JPH01228228A - 多重フレームアライナ回路 - Google Patents
多重フレームアライナ回路Info
- Publication number
- JPH01228228A JPH01228228A JP5437488A JP5437488A JPH01228228A JP H01228228 A JPH01228228 A JP H01228228A JP 5437488 A JP5437488 A JP 5437488A JP 5437488 A JP5437488 A JP 5437488A JP H01228228 A JPH01228228 A JP H01228228A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- data
- multiplex
- phase difference
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
位相の異なる多重化された複数チャネルデータのフレー
ム位相を特定の基準位相に合わせる多重フレームアライ
ナ回路に関し、 回路規模を小さくすることを目的とし、該データよりフ
レームの同期をとるとともに特定の共通のデータ位置に
対応してフレームパルスを各チャネル毎に出力する多重
同期検出部と、該基準位相と各フレームパルスとの位相
差を各チャネル毎に検出する多重位相差検出部と、各チ
ャネルにおける該位相差に応じた遅延量を生成する多重
遅延量生成部と、該遅延量に応じて各チャネルデータを
遅延させる多重出力制御部と、該複数チャネルに対応し
た各アドレスを前記各部に与えるチャネルアドレス発生
部と、で構成する。
ム位相を特定の基準位相に合わせる多重フレームアライ
ナ回路に関し、 回路規模を小さくすることを目的とし、該データよりフ
レームの同期をとるとともに特定の共通のデータ位置に
対応してフレームパルスを各チャネル毎に出力する多重
同期検出部と、該基準位相と各フレームパルスとの位相
差を各チャネル毎に検出する多重位相差検出部と、各チ
ャネルにおける該位相差に応じた遅延量を生成する多重
遅延量生成部と、該遅延量に応じて各チャネルデータを
遅延させる多重出力制御部と、該複数チャネルに対応し
た各アドレスを前記各部に与えるチャネルアドレス発生
部と、で構成する。
本発明はフレームアライナ回路に関し、特に位相の異な
る多重化された複数チャネルデータのフレーム位相を特
定の基準位相に合わせる多重フレームアライナ回路に関
するものである。
る多重化された複数チャネルデータのフレーム位相を特
定の基準位相に合わせる多重フレームアライナ回路に関
するものである。
データ通信において、各チャネル毎にフレームの位相が
異なる複数チャネルのデータを受信する場合に、受信し
た各チャネルのデータについて、以後の処理を行う前に
各チャネルのフレームの位相を合わせておくことが便利
なことが多く、かかる観点からフレームの位相合わせｃ
フレームアライング）が望まれている。
異なる複数チャネルのデータを受信する場合に、受信し
た各チャネルのデータについて、以後の処理を行う前に
各チャネルのフレームの位相を合わせておくことが便利
なことが多く、かかる観点からフレームの位相合わせｃ
フレームアライング）が望まれている。
第５図は各チャネル毎にフレームの位相を合わせるため
の従来から良く知られたフレームアライナ回路を示した
もので、５０は分離部（ＤＭＵＸ）、５１、〜５１．は
位相差検出回路、５２．〜５２７は位相合わせ回路であ
り、この回路では、多重化データを分離部５０で各チャ
ネルＣＨＩ〜ＣＨｎに分離し、各チャネル毎にフレーム
の特定位置（例えばフレームの先頭のフレームパルス）
を位相差検出回路５１．〜５１７で各々検出し、更にそ
の位置と基準信号との位相差を検出することにより各位
相合わせ回路５２１〜５２７で、その検出された位相差
に基づいて各チャネルデータを遅延出力することにより
、各チャフルのデータの位相合わせを行っていた。
の従来から良く知られたフレームアライナ回路を示した
もので、５０は分離部（ＤＭＵＸ）、５１、〜５１．は
位相差検出回路、５２．〜５２７は位相合わせ回路であ
り、この回路では、多重化データを分離部５０で各チャ
ネルＣＨＩ〜ＣＨｎに分離し、各チャネル毎にフレーム
の特定位置（例えばフレームの先頭のフレームパルス）
を位相差検出回路５１．〜５１７で各々検出し、更にそ
の位置と基準信号との位相差を検出することにより各位
相合わせ回路５２１〜５２７で、その検出された位相差
に基づいて各チャネルデータを遅延出力することにより
、各チャフルのデータの位相合わせを行っていた。
上記のような複数チャネルを位相合わせするフレームア
ライナ回路の場合、各チャネル毎に位相差検出回路と位
相合わせ回路を別々に設ける必要があり、回路規模が大
きくなってしまうという問題点があった。
ライナ回路の場合、各チャネル毎に位相差検出回路と位
相合わせ回路を別々に設ける必要があり、回路規模が大
きくなってしまうという問題点があった。
従って、本発明は、位相の異なる多重化された複数チャ
ネルデータのフレーム位相を特定の７１位相に合わせる
多重フレームアライナ回路において、回路規模を小さ（
することを目的とする。
ネルデータのフレーム位相を特定の７１位相に合わせる
多重フレームアライナ回路において、回路規模を小さ（
することを目的とする。
上記の目的を達成するため、本発明に係る多重フレーム
アライナ回路においては、第１図に概念的に示すように
、該データよりフレームの同期をとるとともに特定の共
通のデータ位置に対応してフレームパルスを各チャネル
毎に出力する多重同期検出部１と、該基準位相と各フレ
ームパルスとの位相差を各チャネル毎に検出する多重位
相差検出部２と、各チャネルにおける該位相差に応じた
遅延量を生成する多重遅延量生成部３と、該遅延量に応
じて各チャネルデータを遅延させる多重出力制御部４と
、該複数チャネルに対応した各アドレスを前記各部に与
えるチャネルアドレス発生部５と、を備えている。
アライナ回路においては、第１図に概念的に示すように
、該データよりフレームの同期をとるとともに特定の共
通のデータ位置に対応してフレームパルスを各チャネル
毎に出力する多重同期検出部１と、該基準位相と各フレ
ームパルスとの位相差を各チャネル毎に検出する多重位
相差検出部２と、各チャネルにおける該位相差に応じた
遅延量を生成する多重遅延量生成部３と、該遅延量に応
じて各チャネルデータを遅延させる多重出力制御部４と
、該複数チャネルに対応した各アドレスを前記各部に与
えるチャネルアドレス発生部５と、を備えている。
本発明では、まず、多重同期検出部１で多重化された入
力データからフレームの同期をとるとともにチャネルア
ドレス発生部５からの各チャネルアドレスに従ってフレ
ーム内の特定の共通データ位置に対応してフレームパル
スを各チャネル毎に出力する。このフレームパルスは多
重位相差検出部２において基準位相信号の基準位相との
位相差が各チャネル毎に検出される。検出された各チャ
ネル毎の位相差は多重遅延量生成部３に送られ、ここで
その位相差に応じた遅延量が生成される。
力データからフレームの同期をとるとともにチャネルア
ドレス発生部５からの各チャネルアドレスに従ってフレ
ーム内の特定の共通データ位置に対応してフレームパル
スを各チャネル毎に出力する。このフレームパルスは多
重位相差検出部２において基準位相信号の基準位相との
位相差が各チャネル毎に検出される。検出された各チャ
ネル毎の位相差は多重遅延量生成部３に送られ、ここで
その位相差に応じた遅延量が生成される。
そして、生成された各チャネルの遅延量は多重出力制御
部４に送られてその遅延量に応じて各チャネルのデータ
を遅延させる。
部４に送られてその遅延量に応じて各チャネルのデータ
を遅延させる。
これにより常に基準位相に合ったデータを出力すること
ができる。
ができる。
第２図は、本発明に係る多重フレームアライナ回路の一
実施例を示したもので、この実施例では、多重同期検出
部１は、多重化された１６チヤネルのデータ（直列デー
タ）とチャネルアドレス生成部５からの各チャネルアド
レスとを受けてフレームパルスＦＰを発生する同期検出
回路１ａで構成され、多重位相差検出部２はカウンタク
ロンクＣに■によりカウントを行うカウンタ２ａと、こ
のカウンタ２ａのリノプルキャリイ出力ＲＣの反転信号
と基準位相信号■とを入力してカウンタ２ａのロード端
子Ｌ０に与えるアンドゲート２ｂと、カウンタ２ａの出
力とチャネルアドレス生成部５のチャネルアドレスとフ
レームパルスＦＰとを受けて位相差を発生するＲＡＭ２
ｃとで構成されている。また、多重遅延量生成部３は、
上記の位相差信号を選択するセレクタ３ａと、このセレ
クタ３ａの出力と各チャネルアドレスとを受けてカウン
タ初期値を発生するＲＡＭ３ ｂと、二〇カウンタ初期
値とカウンタクロックＣＫ■と受けてリップルキャリイ
信号ＲＣをセレクタ３ａに送りカウント値をそのセレク
タ３ａ及び多重出力制御部４を構成するＲＡＭ４ａに送
るカウンタ３Ｃとで構成され、セレクタ３ａはリップル
キャリイ信号ＲＣを受けたときＲＡＭ２ ｃの出力を選
択し、そうでないときカウンタ３Ｃの出力を選択してＲ
ＡＭ３ｂに与えるようになっている。多重出力制御部４
のＲＡＭ４ ａは各チャネルアドレスとカウンタ３ｃか
らの出力とによって決まるアドレスに多重化されたデー
タの続出／書込を行う。チャネルアドレス生成部５はこ
の実施例での１６チヤネルデータに合わせてクロックＣ
Ｋ■をカウントする１６進カウンタ５．ａ （初期値“
０”）で構成されている。
実施例を示したもので、この実施例では、多重同期検出
部１は、多重化された１６チヤネルのデータ（直列デー
タ）とチャネルアドレス生成部５からの各チャネルアド
レスとを受けてフレームパルスＦＰを発生する同期検出
回路１ａで構成され、多重位相差検出部２はカウンタク
ロンクＣに■によりカウントを行うカウンタ２ａと、こ
のカウンタ２ａのリノプルキャリイ出力ＲＣの反転信号
と基準位相信号■とを入力してカウンタ２ａのロード端
子Ｌ０に与えるアンドゲート２ｂと、カウンタ２ａの出
力とチャネルアドレス生成部５のチャネルアドレスとフ
レームパルスＦＰとを受けて位相差を発生するＲＡＭ２
ｃとで構成されている。また、多重遅延量生成部３は、
上記の位相差信号を選択するセレクタ３ａと、このセレ
クタ３ａの出力と各チャネルアドレスとを受けてカウン
タ初期値を発生するＲＡＭ３ ｂと、二〇カウンタ初期
値とカウンタクロックＣＫ■と受けてリップルキャリイ
信号ＲＣをセレクタ３ａに送りカウント値をそのセレク
タ３ａ及び多重出力制御部４を構成するＲＡＭ４ａに送
るカウンタ３Ｃとで構成され、セレクタ３ａはリップル
キャリイ信号ＲＣを受けたときＲＡＭ２ ｃの出力を選
択し、そうでないときカウンタ３Ｃの出力を選択してＲ
ＡＭ３ｂに与えるようになっている。多重出力制御部４
のＲＡＭ４ ａは各チャネルアドレスとカウンタ３ｃか
らの出力とによって決まるアドレスに多重化されたデー
タの続出／書込を行う。チャネルアドレス生成部５はこ
の実施例での１６チヤネルデータに合わせてクロックＣ
Ｋ■をカウントする１６進カウンタ５．ａ （初期値“
０”）で構成されている。
第３図は、位相合わせ前／後のデータのフレーム位相を
示し、第４図は、特にチャネルＣＨ８の位相合わせのタ
イムチャートを示しており、以下、チャネルＣＨ８の位
相合わせの動作を例にとりながら説明する。
示し、第４図は、特にチャネルＣＨ８の位相合わせのタ
イムチャートを示しており、以下、チャネルＣＨ８の位
相合わせの動作を例にとりながら説明する。
まず、チャネルアドレス生成部５の１６進カウンタ５ａ
のロード端子り。に先頭チャネルのデータが来た時に入
力するロード信号を用い、第３図（ａ）、（ｂ）の上部
に示す１０進数で“０”〜“１５”までの１６チヤネル
分のアドレスを発生させて各部１〜４へ供給する。尚、
クロックＣＫ■は各チャネルデータと同速度のクロック
である。
のロード端子り。に先頭チャネルのデータが来た時に入
力するロード信号を用い、第３図（ａ）、（ｂ）の上部
に示す１０進数で“０”〜“１５”までの１６チヤネル
分のアドレスを発生させて各部１〜４へ供給する。尚、
クロックＣＫ■は各チャネルデータと同速度のクロック
である。
次に、多重同期検出部１において１６チヤネルのデータ
の同期をとり、上記のフレームパルスＦＰ（この場合は
先頭データＤ１の１つ前）を検出し、多重位相差検出部
２のＲＡＭ２ｃの書込イネーブル端子ＷＥに出力する。
の同期をとり、上記のフレームパルスＦＰ（この場合は
先頭データＤ１の１つ前）を検出し、多重位相差検出部
２のＲＡＭ２ｃの書込イネーブル端子ＷＥに出力する。
多重位相差検出部２においては、第４図のタイムチャー
トに示す基準位相信号■を用い、この基準位相信号■が
入力されると２０進カウンタ２ａに初期値“Ｘ″がロー
ドされてクロックＣＫ■によりカウントを開始し、ＲＡ
Ｍ２ ｃの書込イネーブル端子ＷＥにフレームパルスＦ
Ｐが入力されると、このときのカウンタ２ａのカウント
値“Ｘ＋２″ （ＣＨ８の場合）がカウンタ５ａによっ
て発生されたチャネルＣＨ８を示すＲＡＭ２ｃのアドレ
ス“７”に位相差を示す値として書き込まれる。
トに示す基準位相信号■を用い、この基準位相信号■が
入力されると２０進カウンタ２ａに初期値“Ｘ″がロー
ドされてクロックＣＫ■によりカウントを開始し、ＲＡ
Ｍ２ ｃの書込イネーブル端子ＷＥにフレームパルスＦ
Ｐが入力されると、このときのカウンタ２ａのカウント
値“Ｘ＋２″ （ＣＨ８の場合）がカウンタ５ａによっ
て発生されたチャネルＣＨ８を示すＲＡＭ２ｃのアドレ
ス“７”に位相差を示す値として書き込まれる。
このようにして基準位相信号■と各チャネルのフレーム
パルスＦＰとの位相差がＲＡＭ２ｃの各チャネルアドレ
スに順次保持された後、次に、対応するチャネルアドレ
スになった時にＲＡＭ２ｃより読み出され、順次多重遅
延量生成部３に出力される。
パルスＦＰとの位相差がＲＡＭ２ｃの各チャネルアドレ
スに順次保持された後、次に、対応するチャネルアドレ
スになった時にＲＡＭ２ｃより読み出され、順次多重遅
延量生成部３に出力される。
多重遅延量生成部３に入力される例えばチャネルＣＨ８
についての位相差’Ｘ＋−２”は、カウンタ３Ｃのリッ
プルキャリイ信号ＲＣが出力されたときのみセレクタ３
ａを通ってＲＡＭ３ ｂのチャネルアドレス“７”に−
時保持され、これを各チャネルに対応して行い、更に、
次にチャネルアドレスが“７”になった時に読み出され
てカウンタ３ｃの初期値として与えられ、カウンタ３ｃ
では第４図のクロックＣＫ■により、ＲＡＭ３ｂがら読
み出した初期値゛Ｘ＋２”がロードされてカウントアツ
プを開始し、まず最初に“Ｘ＋３”が多重出力制御部４
のＲＡＭ４ａの書込アドレスとして与えられるとともに
セレクタ３ａを通って再びＲＡＭ３ｂのチャネルアドレ
ス“７″に一時保持される。従ってアドレス“７”の値
はアクセスされる度に「１」づつインクリメントして行
く。
についての位相差’Ｘ＋−２”は、カウンタ３Ｃのリッ
プルキャリイ信号ＲＣが出力されたときのみセレクタ３
ａを通ってＲＡＭ３ ｂのチャネルアドレス“７”に−
時保持され、これを各チャネルに対応して行い、更に、
次にチャネルアドレスが“７”になった時に読み出され
てカウンタ３ｃの初期値として与えられ、カウンタ３ｃ
では第４図のクロックＣＫ■により、ＲＡＭ３ｂがら読
み出した初期値゛Ｘ＋２”がロードされてカウントアツ
プを開始し、まず最初に“Ｘ＋３”が多重出力制御部４
のＲＡＭ４ａの書込アドレスとして与えられるとともに
セレクタ３ａを通って再びＲＡＭ３ｂのチャネルアドレ
ス“７″に一時保持される。従ってアドレス“７”の値
はアクセスされる度に「１」づつインクリメントして行
く。
以下、同様にしてチャネルアドレスに従って各チャネル
の位相差（ＲＡＭ２ｃから読み出されてＲＡＭ３ｂに書
き込まれた値）を読み出してカウンタ３Ｃに各初期値と
して与え、チャネルＣＨ８の場合ではカウント値“Ｘ＋
１９”まで順次ロード、カウントアツプし、ＲＡＭ４ａ
のデータ書込アドレスとして与えられる。
の位相差（ＲＡＭ２ｃから読み出されてＲＡＭ３ｂに書
き込まれた値）を読み出してカウンタ３Ｃに各初期値と
して与え、チャネルＣＨ８の場合ではカウント値“Ｘ＋
１９”まで順次ロード、カウントアツプし、ＲＡＭ４ａ
のデータ書込アドレスとして与えられる。
ＲＡＭ４ａでは、第４図に示すようにチャネルアドレス
゛７”の時のカウンタ３Ｃから受は取ったアドレス″Ｘ
＋３″に保持していた前のデータを読み出した後、チャ
ネルＣＨ８のデータＤよを書き込み、以下、順次、カウ
ント値−アドレス“Ｘ＋１９°に対応するデータＤＩＭ
まで書き込んだ時、カウンタ３ｃからりップルキャリイ
信号ＲＣが出力されるため、ＲＡＭ２ｃに保持されてい
た位相差“Ｘ＋２”を、再びセレクタ３ａからＲＡＭ３
ｂに書き込み、チャネルアドレス“７”の時に読み出さ
れてカウンタ３Ｃの初期値として与えられカウント“Ｘ
＋３”を続出アドレスとしてＲＡＭ４ａに与えることに
より、アドレス“Ｘ＋３″に書き込まれていたデータＤ
、を読み出した後、データＤＩ４を書き込む、尚、ＲＡ
Ｍ４ａの書込／読出アドレスはチャネルアドレス生成部
５からのアドレスとカウンタ３Ｃからのアドレスとを組
み合わせたものである。
゛７”の時のカウンタ３Ｃから受は取ったアドレス″Ｘ
＋３″に保持していた前のデータを読み出した後、チャ
ネルＣＨ８のデータＤよを書き込み、以下、順次、カウ
ント値−アドレス“Ｘ＋１９°に対応するデータＤＩＭ
まで書き込んだ時、カウンタ３ｃからりップルキャリイ
信号ＲＣが出力されるため、ＲＡＭ２ｃに保持されてい
た位相差“Ｘ＋２”を、再びセレクタ３ａからＲＡＭ３
ｂに書き込み、チャネルアドレス“７”の時に読み出さ
れてカウンタ３Ｃの初期値として与えられカウント“Ｘ
＋３”を続出アドレスとしてＲＡＭ４ａに与えることに
より、アドレス“Ｘ＋３″に書き込まれていたデータＤ
、を読み出した後、データＤＩ４を書き込む、尚、ＲＡ
Ｍ４ａの書込／読出アドレスはチャネルアドレス生成部
５からのアドレスとカウンタ３Ｃからのアドレスとを組
み合わせたものである。
以下、各チャネル毎に同様の読出動作を繰り返し、チャ
ネルＣＨ８のデータで言えば、「１７」データ遅延させ
ることにより、先頭データの位相を基準位相信号■と合
わせることができる。
ネルＣＨ８のデータで言えば、「１７」データ遅延させ
ることにより、先頭データの位相を基準位相信号■と合
わせることができる。
以上のように本発明に係る多重フレームアライナ回路に
よれば、基準位相に対する各チャネルデータの位相差に
基づいて各チャネル毎に遅延量を生成して出力制御を行
うように各部を多重化構成したので、小さい規模の回路
で多重化データの位相合わせを実現することができる。
よれば、基準位相に対する各チャネルデータの位相差に
基づいて各チャネル毎に遅延量を生成して出力制御を行
うように各部を多重化構成したので、小さい規模の回路
で多重化データの位相合わせを実現することができる。
第１図は本発明に係る多重フレームアライナ回路の原理
ブロック図、 第２図は本発明に係る多重フレームアライナ回路の一実
施例を示したブロック図、 第３図は位相合わせ前後のデータフレーム構成を示す図
、 第４図はチャネルＣＨ８の位相合わせを例にとったタイ
ムチャート図、 第５図は従来のフレームアライナ回路を示すブロック図
、である。 第１図において、 １・・・多重同期検出部、 ２・・・多重位相差検出部、 ３・・・多重遅延量生成部、 ４・・・多重出力制御部、 ５・・・チャネルアドレス生成部。 図中、同一符号は同−又は相当部分を示す。 本発明の原理図 第１図 本発明の一実光イ列 第２図 従来例 第５図
ブロック図、 第２図は本発明に係る多重フレームアライナ回路の一実
施例を示したブロック図、 第３図は位相合わせ前後のデータフレーム構成を示す図
、 第４図はチャネルＣＨ８の位相合わせを例にとったタイ
ムチャート図、 第５図は従来のフレームアライナ回路を示すブロック図
、である。 第１図において、 １・・・多重同期検出部、 ２・・・多重位相差検出部、 ３・・・多重遅延量生成部、 ４・・・多重出力制御部、 ５・・・チャネルアドレス生成部。 図中、同一符号は同−又は相当部分を示す。 本発明の原理図 第１図 本発明の一実光イ列 第２図 従来例 第５図
Claims (1)
- 【特許請求の範囲】 位相の異なる多重化された複数チャネルデータのフレー
ム位相を特定の基準位相に合わせる多重フレームアライ
ナ回路であって、 該データよりフレームの同期をとるとともに特定の共通
のデータ位置に対応してフレームパルスを各チャネル毎
に出力する多重同期検出部（１）と、該基準位相と各フ
レームパルスとの位相差を各チャネル毎に検出する多重
位相差検出部（２）と、各チャネルにおける該位相差に
応じた遅延量を生成する多重遅延量生成部（３）と、 該遅延量に応じて各チャネルデータを遅延させる多重出
力制御部（４）と、 該複数チャネルに対応した各アドレスを前記各部に与え
るチャネルアドレス発生部（５）と、を備えたことを特
徴とする多重フレームアライナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437488A JPH01228228A (ja) | 1988-03-08 | 1988-03-08 | 多重フレームアライナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437488A JPH01228228A (ja) | 1988-03-08 | 1988-03-08 | 多重フレームアライナ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228228A true JPH01228228A (ja) | 1989-09-12 |
Family
ID=12968897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5437488A Pending JPH01228228A (ja) | 1988-03-08 | 1988-03-08 | 多重フレームアライナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
-
1988
- 1988-03-08 JP JP5437488A patent/JPH01228228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128939A (en) | Method of phase-converting frame and apparatus using same | |
| JPS60164A (ja) | テレビジヨンフレ−ム信号の同期回路 | |
| US5946327A (en) | Method and apparatus for converting between a multi-bit TDM bus and a single-bit TDM bus using digital logic | |
| JPH01228228A (ja) | 多重フレームアライナ回路 | |
| US5452305A (en) | Frame phase synchronization apparatus and method, and a phase synchronization apparatus of TDM frames | |
| US5477490A (en) | Memory control device | |
| JP3188563B2 (ja) | マルチプレクサ | |
| JPH02192240A (ja) | 伝送遅延補正方式 | |
| JPS6125340A (ja) | 速度変換回路 | |
| JP3038809B2 (ja) | 信号変換回路 | |
| JP2973682B2 (ja) | シリアルビット抽出回路 | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JPH0530068A (ja) | 調歩式データ多重化方式 | |
| JP3034561B2 (ja) | フレーム位相同期回路 | |
| JP2960761B2 (ja) | Ｔｄｍａ信号用エラスティックバッファ | |
| JP2850875B2 (ja) | 位相調整用メモリ | |
| JPS61171246A (ja) | 同期外れ検出回路 | |
| KR940004480Y1 (ko) | 채널 분할에 따른 동기 부가 장치 | |
| JPH0685777A (ja) | 多重フレーム化信号の位相整合回路 | |
| JPH0327636A (ja) | プレジオクロナスバッファ装置 | |
| JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 | |
| JPH04373338A (ja) | チャンネル間同期化方法及び装置 | |
| JPH04167638A (ja) | ２系統ディジタル信号同期化回路 | |
| JPH0993214A (ja) | 多チャネルデコーダデータの多重同期処理方式 | |
| JPH0828692B2 (ja) | フレーム同期装置 |