JP3038809B2 - 信号変換回路 - Google Patents
信号変換回路Info
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 101150046378 RAM1 gene Proteins 0.000 description 3
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Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号変換回路に関し、特に１フレームに複数
個のデータ信号列が時分割多重化されている入力信号を
各入力データ信号列の位相関係とは無関係に複数個の出
力データ信号列として並列に出力する信号変換回路に関
する。
個のデータ信号列が時分割多重化されている入力信号を
各入力データ信号列の位相関係とは無関係に複数個の出
力データ信号列として並列に出力する信号変換回路に関
する。
従来のこの種の信号変換回路を第３図のブロック図、
およびデータ信号列の配列およびタイミングを第４図の
タイミングチャートに示す。今、入力される時間割多重
化された多重データ信号D1は、第４図に示すように、１
フレームに３個のデータ１、データ２、データ３がシリ
アルに配列されているものとする。第３図の従来の回路
は、このような多重データ信号D1をデータ1,2,3ごとに
書き込み、および読み出しを行うRAM7と、多重データ信
号D1のフレームの先頭を決める外部から入力されるタイ
ミング信号S1をもとに、RAM7への書き込みタイミング信
号T1をフレームの先頭ごとに作り出す信号発生器８と、
３個の並列出力データ信号列D2,D3,D4の先頭すなわち、
データ１の先頭を決める外部から入力されるタイミング
信号S2をもとに、RAM7からの読み出し信号T2を作り出す
信号発生器９と、読み出されたデータ信号をデータ1,2,
3の単位で順次シフトするシフト回路10,11,12と、並列
出力データ信号列D2,D3,D4を３グループごとに処理する
信号処理回路６とで構成されている。
およびデータ信号列の配列およびタイミングを第４図の
タイミングチャートに示す。今、入力される時間割多重
化された多重データ信号D1は、第４図に示すように、１
フレームに３個のデータ１、データ２、データ３がシリ
アルに配列されているものとする。第３図の従来の回路
は、このような多重データ信号D1をデータ1,2,3ごとに
書き込み、および読み出しを行うRAM7と、多重データ信
号D1のフレームの先頭を決める外部から入力されるタイ
ミング信号S1をもとに、RAM7への書き込みタイミング信
号T1をフレームの先頭ごとに作り出す信号発生器８と、
３個の並列出力データ信号列D2,D3,D4の先頭すなわち、
データ１の先頭を決める外部から入力されるタイミング
信号S2をもとに、RAM7からの読み出し信号T2を作り出す
信号発生器９と、読み出されたデータ信号をデータ1,2,
3の単位で順次シフトするシフト回路10,11,12と、並列
出力データ信号列D2,D3,D4を３グループごとに処理する
信号処理回路６とで構成されている。
次に従来例における信号変換のタイミングを第４図に
より説明する。タイミング信号S1と同期して入力される
多重データ信号D1を書き込みタイミング信号T1によりRA
M1にデータ１からデータ３まで順次書き込む。つぎに、
タイミング信号S2と同期している読み出しタイミグ信号
T2によりRAM7より読み出す。この時書き込みおよび読み
出しタイミング信号T1,T2の位置関係の差θはRAM7で書
き込み読み出しができるような制御条件のもとに一時記
憶されてシフトして行き、シフト回路10にデータ３が一
時記憶された段階でシフト回路10,11,12からそれぞれデ
ータ信号列D4（データ３）、データ信号列D3（データ
２）、データ信号列D2（データ１）が第４図のようにほ
ぼ頭をそろえて並列に出力される。このような手順で各
フレームごとにデータ１のグループからデータ３のグル
ープまで３つのグループに分けて並列に出力されてい
た。
より説明する。タイミング信号S1と同期して入力される
多重データ信号D1を書き込みタイミング信号T1によりRA
M1にデータ１からデータ３まで順次書き込む。つぎに、
タイミング信号S2と同期している読み出しタイミグ信号
T2によりRAM7より読み出す。この時書き込みおよび読み
出しタイミング信号T1,T2の位置関係の差θはRAM7で書
き込み読み出しができるような制御条件のもとに一時記
憶されてシフトして行き、シフト回路10にデータ３が一
時記憶された段階でシフト回路10,11,12からそれぞれデ
ータ信号列D4（データ３）、データ信号列D3（データ
２）、データ信号列D2（データ１）が第４図のようにほ
ぼ頭をそろえて並列に出力される。このような手順で各
フレームごとにデータ１のグループからデータ３のグル
ープまで３つのグループに分けて並列に出力されてい
た。
上述した従来の信号変換回路はRAMが１個であり、か
つ、デジタル信号処理においては、データの信号変換を
行うと必ずRAMへの書き込みおよび読み出しの遅延時間
θに制約条件があるので、読み出しのタイミングがどう
しても遅延してしまい、ほぼ1.5〜２フレーム分の遅延
が生じてしまう欠点がある。データ信号列の数が多くな
り、かつ、データが長くなるとシフト回路の数が多くな
って回路規模も大きくなるとともに、信号処理回路への
遅延時間も大きくなる欠点もある。
つ、デジタル信号処理においては、データの信号変換を
行うと必ずRAMへの書き込みおよび読み出しの遅延時間
θに制約条件があるので、読み出しのタイミングがどう
しても遅延してしまい、ほぼ1.5〜２フレーム分の遅延
が生じてしまう欠点がある。データ信号列の数が多くな
り、かつ、データが長くなるとシフト回路の数が多くな
って回路規模も大きくなるとともに、信号処理回路への
遅延時間も大きくなる欠点もある。
本発明の信号変換回路は、入力多重データ信号に多重
化された複数個のデータの書き込みと読み出しを前記各
データごとに行う複数個のデュアルポートRAMと、前記
複数個のデュアルポートRAMにデータ信号を同時に書き
込む共通の書き込み信号を発生する第１の信号発生手段
と、前記デュアルポートRAMのそれぞれに対応して信号
処理回路の処理要求に応じた任意の遅延時間でかつ前記
データ信号の遅延時間が最小になるように、書き込まれ
たデータを読み出す読み出し信号を前記デュアルポート
RAMと同じ数だけ発生する第２の信号発生手段とを有す
る。
化された複数個のデータの書き込みと読み出しを前記各
データごとに行う複数個のデュアルポートRAMと、前記
複数個のデュアルポートRAMにデータ信号を同時に書き
込む共通の書き込み信号を発生する第１の信号発生手段
と、前記デュアルポートRAMのそれぞれに対応して信号
処理回路の処理要求に応じた任意の遅延時間でかつ前記
データ信号の遅延時間が最小になるように、書き込まれ
たデータを読み出す読み出し信号を前記デュアルポート
RAMと同じ数だけ発生する第２の信号発生手段とを有す
る。
次に、本発明について図面を参照して説明する。第１
図のブロック図は本発明の一実施例のブロック図、第２
図は本実施例の３個のデータ信号を多重化した多重デー
タ信号を３つのグループのデータ信号列に変換する場合
のタイミングチャートである。第１図の実施例は従来例
と同様の多重データ信号D1を書き込み読み出すデュアル
ポートRAMであるRAM1,2,3と、多重データ信号のデータ
１の先頭を決めるタイミング信号S1によりRAM1,2,3に書
き込みタイミング信号T1を作り出す信号発生器４と、３
本のデータ信号列D2,D3,D4の先頭を決めるタイミング信
号S2とタイミング信号S1とによりRAM1,2,3のそれぞれ読
み出し信号T2−1,T2−2,T2−３を作り出す信号発生器５
と、信号処理回路６とで構成されている。ここで、デュ
アルポートRAMは入力データ信号の入力ポートを出力デ
ータ信号の出力ポートとをそれぞれ個別に有し、書き込
みと読み出しを同時に行い得るRAMである。
図のブロック図は本発明の一実施例のブロック図、第２
図は本実施例の３個のデータ信号を多重化した多重デー
タ信号を３つのグループのデータ信号列に変換する場合
のタイミングチャートである。第１図の実施例は従来例
と同様の多重データ信号D1を書き込み読み出すデュアル
ポートRAMであるRAM1,2,3と、多重データ信号のデータ
１の先頭を決めるタイミング信号S1によりRAM1,2,3に書
き込みタイミング信号T1を作り出す信号発生器４と、３
本のデータ信号列D2,D3,D4の先頭を決めるタイミング信
号S2とタイミング信号S1とによりRAM1,2,3のそれぞれ読
み出し信号T2−1,T2−2,T2−３を作り出す信号発生器５
と、信号処理回路６とで構成されている。ここで、デュ
アルポートRAMは入力データ信号の入力ポートを出力デ
ータ信号の出力ポートとをそれぞれ個別に有し、書き込
みと読み出しを同時に行い得るRAMである。
次に本実施例の動作を第１図および第２図により説明
する。タイミング信号S1と同期して入力される多重デー
タ信号D1を書き込みタイミング信号T1によりRAM1,RAM2,
RAM3に書き込む。次にタイミング信号S2と同期して出力
されるデータ信号D2,D3,D4を読み出しタイミング信号T2
−1,T2−2,T2−３によりRAM1,RAM2,RAM3より読み出す。
ここでRAM1,2,3はデュアルポートRAMなのでタイミング
信号S1,S2の位置関係がどんな場合でもRAM1,RAM2,RAM3
で書き込み読み出しができる。なお、多重データ信号D1
の中の各々のデータ1,2,3はそれぞれ共通タイミング信
号T1によりRAM1,2,3に同時に書き込まれる。また、読み
出しタイミング信号T2−1,T2−2,T2−３はRAM1,2,3に対
応して設けられているので、RAM1からデータ信号列D2
（データ１）をT1から１フレーム以内の少ない遅延時間
θ２で読み出し、RAM2からデータ信号列D3（データ２）
をT1から遅延時間θ３で読み出し、RAM3からデータ信号
列D4（データ３）をT1から遅延時間θ４で読み出すこと
ができる。すなわち、遅延時間θ2,θ3,θ４は信号処理
回路６の処理要求により任意の遅延時間内で読み出すこ
とができる。この構成によれば、第２図に示すように多
重データ信号中のデータ１が従来の回路構成と比べると
少なくとも１フレーム分早くデータ信号列D2に出力され
る。すなわち、１フレーム分のデータ遅延がなくなるこ
とになる。さらに多重データ信号中のデータの長さが変
わっても回路構成は変える必要がなく、読み出しタイミ
ング信号T2−1,T2−2,T2−３を変えるだけでよい。
する。タイミング信号S1と同期して入力される多重デー
タ信号D1を書き込みタイミング信号T1によりRAM1,RAM2,
RAM3に書き込む。次にタイミング信号S2と同期して出力
されるデータ信号D2,D3,D4を読み出しタイミング信号T2
−1,T2−2,T2−３によりRAM1,RAM2,RAM3より読み出す。
ここでRAM1,2,3はデュアルポートRAMなのでタイミング
信号S1,S2の位置関係がどんな場合でもRAM1,RAM2,RAM3
で書き込み読み出しができる。なお、多重データ信号D1
の中の各々のデータ1,2,3はそれぞれ共通タイミング信
号T1によりRAM1,2,3に同時に書き込まれる。また、読み
出しタイミング信号T2−1,T2−2,T2−３はRAM1,2,3に対
応して設けられているので、RAM1からデータ信号列D2
（データ１）をT1から１フレーム以内の少ない遅延時間
θ２で読み出し、RAM2からデータ信号列D3（データ２）
をT1から遅延時間θ３で読み出し、RAM3からデータ信号
列D4（データ３）をT1から遅延時間θ４で読み出すこと
ができる。すなわち、遅延時間θ2,θ3,θ４は信号処理
回路６の処理要求により任意の遅延時間内で読み出すこ
とができる。この構成によれば、第２図に示すように多
重データ信号中のデータ１が従来の回路構成と比べると
少なくとも１フレーム分早くデータ信号列D2に出力され
る。すなわち、１フレーム分のデータ遅延がなくなるこ
とになる。さらに多重データ信号中のデータの長さが変
わっても回路構成は変える必要がなく、読み出しタイミ
ング信号T2−1,T2−2,T2−３を変えるだけでよい。
以上説明したように本発明は、複数個のデュアルポー
トRAMを使用して、それぞれのRAMに読み出しタイミング
信号を発生する信号発生器を有することにより、書き込
まれたデータ信号の遅延時間を少なくすることができる
効果がある。また、データ信号の構成や長さが変わって
も、回路規模が増えたり、回路を変更したりする必要が
なく、同一の回路構成で実現できる効果がある。
トRAMを使用して、それぞれのRAMに読み出しタイミング
信号を発生する信号発生器を有することにより、書き込
まれたデータ信号の遅延時間を少なくすることができる
効果がある。また、データ信号の構成や長さが変わって
も、回路規模が増えたり、回路を変更したりする必要が
なく、同一の回路構成で実現できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のタイムチャート、第３図は従来の信号変換回路の
ブロック図、第４図は従来例のタイムチャートである。 1,2,3……デュアルポートRAM、4,5……信号発生器、６
……信号処理回路、７……RAM、8,9……信号発生器、1
0,11,12……シフト回路。
施例のタイムチャート、第３図は従来の信号変換回路の
ブロック図、第４図は従来例のタイムチャートである。 1,2,3……デュアルポートRAM、4,5……信号発生器、６
……信号処理回路、７……RAM、8,9……信号発生器、1
0,11,12……シフト回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H03M 9/00
Claims (1)
- 【請求項１】入力多重データ信号に多重化された複数個
のデータの書き込みと読み出しを前記各データごとに行
う複数個のデュアルポートRAMと、前記複数個のデュア
ルポートRAMにデータ信号を同時に書き込む共通の書き
込み信号を発生する第１の信号発生手段と、前記デュア
ルポートRAMのそれぞれに対応して信号処理回路の処理
要求に応じた任意の遅延時間でかつ前記データ信号の遅
延時間が最小になるように、書き込まれたデータを読み
出す読み出し信号を前記デュアルポートRAMと同じ数だ
け発生する第２の信号発生手段とを有することを特徴と
する信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156820A JP3038809B2 (ja) | 1990-06-15 | 1990-06-15 | 信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156820A JP3038809B2 (ja) | 1990-06-15 | 1990-06-15 | 信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0447818A JPH0447818A (ja) | 1992-02-18 |
| JP3038809B2 true JP3038809B2 (ja) | 2000-05-08 |
Family
ID=15636061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156820A Expired - Lifetime JP3038809B2 (ja) | 1990-06-15 | 1990-06-15 | 信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038809B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4836165B2 (ja) * | 2004-10-05 | 2011-12-14 | 株式会社アマダ | 曲げ加工方法及びその装置 |
| JP5131720B2 (ja) * | 2005-09-09 | 2013-01-30 | 株式会社アマダ | 曲げ加工装置 |
-
1990
- 1990-06-15 JP JP2156820A patent/JP3038809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447818A (ja) | 1992-02-18 |
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