JPH0122908B2 - - Google Patents
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- JPH0122908B2 JPH0122908B2 JP56021326A JP2132681A JPH0122908B2 JP H0122908 B2 JPH0122908 B2 JP H0122908B2 JP 56021326 A JP56021326 A JP 56021326A JP 2132681 A JP2132681 A JP 2132681A JP H0122908 B2 JPH0122908 B2 JP H0122908B2
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Description
本発明は大規模集積回路（LSI）半導体チツプ
およびそのテスト方法に関し、特にメモリ、制御
手段等を含むデイジタル処理装置のテスト方法に
関する。 単一の大規模集積回路LSI半導体チツプ内ある
いは小数のチツプ内に主たる電子機能のすべてを
もつ型の電子計算器装置は、最初1967年９月29日
に出願された出願に基づくキルビー（Kilby）等
による米国特許第3819921号「小型電子計算器」、
1971年７月19日ボーン（Boone）およびコツホラ
ン（Cochran）により出願された米国特許出願第
163565号「可変機能プログラム型計算器」（現在
1973年12月３日出願の第420999号）、ブリアント
（Bryant）が1973年９月24日出願した米国特許出
願第400473号「電子計算器チツプにおけるデイジ
ツトマスク論理」（現在米国特許第3892957号）、
バンデイアレンドンク（Vandierendonck）、フ
イツシヤ（Fischer）およびハルツセル
（Hartsell）による1973年９月24日出願の米国特
許出願第400437号「デイスプレイおよびキーボー
ド走査を備えた電子計算器」（現在米国特許第
3987416号、およびコツホラン（Cochran）とグ
ラント（Grant）による1973年９月13日出願の米
国特許出願第397060号「多重チツプ計算器装置」
（現在米国特許第3900722号）等のテキサスインス
ツルメンツ社に譲渡された特許出願ないしは特許
に記載されている。 これらの先の発明により電子計算器のコストと
大きさが大幅に縮少しまた機能が増加した。また
そのような計算器が何百万台も生産された。生産
コストを減少し使用者に供する機能を増加させる
努力はいまも続いている。特に、大きな汎用性が
あり多種の異なる計算器および同様なデイジタル
処理器装置に使用できる基本チツプの構造が得ら
れゝば好ましいものになる。これが可能になれば
単一の生産設備により同じ装置が多量に生産さ
れ、違うところは単一のマスク変更だけであり、
それで多数の異なるタイプが生産され、一方大幅
なコスト利点が維持される。 上述した以前のMOS／LSI計算器チツプは一
般的にはレジスタ組織型で単一の命令語は与えら
れたレジスタのすべてのデイジツトに操作した。
さらに汎用的な試みは装置をデイジツト組織にし
一度に一つのデイジツトについて操作するように
することである。たとえば特定の一つのビツトフ
ラグをテストしたり設定できるのが好ましい。レ
ジスタ機器ではこれを行うために全13デイジツト
レジスタがアドレスされマスクされなければなら
ないが、一方デイジツト組織の機器は必要なデイ
ジツトあるいはビツトだけを呼び出せばよい。そ
のような性質を持つ計算器チツプの例は、ロツク
ウエル（Roekwell）の1972年９月25日の「エレ
クトロニクス」第31−32ページに記載されてい
る。 電子計算器あるいは電子式デイジタル処理装置
の半導体チツプを製造するとき、チツプ内の全素
子、相互接続配線及び複雑なユニツトに発生する
かも知れない問題点が完全であることを確認する
為のデバイス・テストは相当な時間を追加的に要
求するものであり、その結果コスト高をも引き起
すものである。本発明によれば、半導体チツプの
テストは著しく軽減される。 半導体チツプは、電子計算器あるいはデイジタ
ル処理装置のプログラムを記憶する読取り専用メ
モリあるいはROMを含んでいる。一例として、
このROMはそれぞれ８ビツトの1024語として組
織される8192ビツトを含む。チツプは更にデータ
記憶の為のRAM（ランダム・アクセス・メモ
リ）、加算回路（演算ユニツト）および複雑な制
御回路をも持つている。本発明はこれらの回路お
よびROM内に記憶されているビツトを最短時間
でテストする事のできる半導体チツプ及びそのテ
スト方法に関するものである。 「本願出願人による先出願である1973年９月24
日付米国出願のSer.No.400299（現在米国特許第
3921142号）には、電子計算器用のROM（読取り
専用メモリ）のテスト法及びその構成が示されて
いるが、そこに開示された技術によると限定され
たテストしか行うことができなかつた。本発明は
上記先行技術を改良したテスト機能を有する半導
体チツプ及びそのテスト方法であり、他のモード
でも使用される通常の入力端子を用いてテストモ
ードを可能とするものである。」 具体的な実施例においては、MOS／LSI半導
体チツプは電子計算器あるいは柔軟性の大きなデ
イジタル処理器としての機能を果すように用いら
れる。チツプはデータ記憶用RAM、プログラム
命令記憶用ROM、データに関し演算を行う演算
装置およびROMからの命令に対応して装置の機
能を規定する制御装置とを有する。キーボード入
力および表示出力用に入出力端子が用いられる。
出力端子の一組を用いて表示装置デイジツトとキ
ーボードマトリツクスを順次走査する。出力端子
のいくつかは、同じ端子が補助RAMをアドレス
しあるいはプリンタを駆動するのに用いることが
できるように任意の順序あるいはコード組合せで
起動される。他の出力端子の組は表示装置に至る
セグメント出力を発生する。出力端子のこの２つ
の組は別々に制御可能であり、出力端子の両組へ
のデータはラツチされるか、スタテイツクバツフ
アレジスタを通過するので、機器は与えられた出
力が存在する間他の命令を実行することができ
る。 全体の装置 第１図を参照すると、本発明のデイジタル処理
器が使用される小型電子計算器が図示され、その
計算器は、キーボード１１および表示装置１２と
ともに鋳型プラステイツクでできたハウジング１
０から構成される。キーボードには数字キー０〜
９、小数点キーおよび＋、−、＝、×、÷、Ｃ（クリ
ア）等数種の標準演算キーが納められている。好
ましい実施例では、EE（エンタエクスポネント）、
√、X2、 X√、YX、SIN、COS、TAN、
LOG等がキーボード１１に納められ、科学計算
ができるように計算器が設計されている。プログ
アミングに応じて他の多くの機能を含ませること
ができる。表示装置１２は、たとえば７セグメン
ト型で６から12のデイジツトであり、小数点ある
いはコンマとともに右側にべき指数あるいは科学
表示用の２つのデイジツトを備えている。表示装
置は、たとえば発光ダイオードLED、ガス放電
パネルあるいは液晶装置から構成される。計算器
は、ACアダプタが取り付けられ、またバツテリ
充電器を用いてもよいがハウジング１０内にバツ
テリ型の電源を有する自蔵型ユニツトである。 計算器のほぼすべての電子回路は、代表的には
28のピンプラスチツクパツケージ内にパツケージ
されハウジング１０内の印刷回路板に取り付けら
れる大規模集積回路半導体チツプ内に収納され
る。計算器装置の全体の構成は第２図にブロツク
図で示されており、キーボード１１と表示装置１
２は半導体チツプ１５に接続されている。チツプ
への入力はＫ１，Ｋ２，Ｋ４およびＫ８で表示し
た４つの「Ｋ線」１６とクリアキー入力KCであ
る。チツプからの出力には８つのセグメント出力
１７があり、表示装置１２の共通セグメントに接
続されている。表示装置の各デイジツトにおける
すべての同様なセグメントはいつしよに接続され
ているので、８つのセグメント出力だけが必要と
なる。表示装置１２のデイジツトはＤ０〜Ｄ１１
で表示した出力線１８により駆動され、特定の表
示用に適当な電圧と電流値を供給するためにデイ
ジツト駆動回路１９が用いられている。表示装置
のデイジツト数に応じ、出力線１８の数は13まで
の任意の数である。表示装置１２のデイジツト
数、キーボードに必要なＫ線１６の数およびハー
ドウエアクリアキーKCを用いるべきか、ならび
にパツケージ用のピンの好ましい数は具体的な設
計に対して最適にされる。出力線１８はまたキー
ボード１１を構成するキースイツチのマトリツク
スに接続される。出力線１８が13本あると仮定す
ると、マトリツクスは13×４すなわち52の交差点
を有し、52のキー位置（プラスKC）が可能にな
るが、その位置のすべてが設計に用いられるわけ
でない。〔×〕、〔÷〕、〔＋〕、〔−〕、〔＝〕、〔
Ｃ〕、
〔・〕、〔０〜９〕だけのキーボードを有する最小
機能の計算器にはただ17のキーが必要なだけであ
る。チツプ１５用の他の入出力ピンは、「Ｃ」す
なわちクリア機能に用いられるクリアキー入力
KC、単一電圧源すなわちVdd線２０、アースす
なわちVssピン２１、およびオン−チツプ発振器
用の種々の可能性を制御する２つの発振器入出力
ピン２３，２３を有する。通常ピン２２と２３は
接続されており、内部クロツク発生器の周波数を
設定するためにピンからVddへ抵抗が接続されて
いる。コンデンサをアースに接続することにより
さらに精度が得られる。チツプ１５の一つを他と
同期させるためには、ピン２２と２３は接続しな
いで、他のチツプの出力ピン２３からくる外部同
期は駆動されたチツプの入力ピン２２に接続され
る。代表的なクロツク周波数は500KHzである。 このようにして11デイジツト表示装置に対して
は28ピンの標準集積回路パツケージが用いられ
る。44個のキースイツチ、11個のデイジツトおよ
び１デイジツトあたり８セグメントを用い、もし
すべての入出力を直接接続したら余分のピンが必
要になるので、米国特許出願第163565号に記載さ
れたような方法でキーボードと表示装置入出力の
時間多重方法が必要となる。グループ１６，１
７，１８の24本のリード線は44＋11×８すなわち
132の接続の等価となる。 チツプ１５により汎用目的デイジタル処理器と
しての種々の機能が得られる。第１，２図のよう
に計算器として用いるとユニツトはリード線１６
のキーボード入力を受け、演算キーにより選択さ
れた入力データについて加減乗除、平方根等の演
算を行い、表示装置１２にその結果を出力する。
これらの機能を実施するために必要な電子装置は
0.508×0.508cm以下の大きさのウエハー上に8800
以上のMOSトランジスタを有するMOS／LSI半
導体チツプにより実現される。このチツプは２〜
３ドルのユニツトコストで多量に生産でき、非常
に複雑な機能を持つているにもかかわらず20〜30
ドルの範囲で販売できる計算器が可能になる。 装置のブロツク線図 チツプ１５により実現する装置のブロツク線図
が第３図に図示されている。本装置はリードオン
リーメモリROM（読み取り専用メモリ）２４と
ランダムアクセスメモリRAM（データ記憶メモ
リ）２５を含んでいる。ROM２４は一語あたり
８ビツトからなる1024の命令語を含み、本装置を
操作するプログラムを記憶するのに用いられる。 RAM２５は１デイジツトあたり４ビツトをも
つ４つの16デイジツトグループとしてソフトウエ
ア組識された256の記憶素子を有する。キーボー
ドで入られた数値データは、計算の中間および最
終値、ならびに状態情報すなわち「フラグ」、小
数点位置および他のワーキングデータとともに
RAM２５に記憶される。RAM２５は、計算器
装置のワークレジスタとの機能を果しているが、
それはシフトレジスタ等がこの目的のために用い
られる場合のようにハードウエアの意味における
分離したレジスタとして構成されているのではな
い。RAM２５は線２６の語アドレスによりアド
レスされる。すなわち、RAM２５内の16本の語
線のうち一つが組合せられたROM・RAM語ア
ドレスデコード回路２７により選択される。
RAM２５の４つの「ページ」のうち一つは２本
の線２８によつてRAM２５内のRAMページア
ドレスデコーダ２９に印加されたアドレス信号に
より選択される。線２６に語アドレスがまた線２
８にページアドレスが与えられた場合、４つの特
定ビツトがRAM Ｉ／Ｏ線３０によつてアクセ
スされ、読み出されて入出力回路３１を経て
RAM読出し線３２にくる。あるいは、データは
入出力回路３１と線３０を介してRAM２５に書
き込まれる。RAM語アドレスとして用いられた
16本の同じ線２６はまた出力線１８上に表示およ
びキーボード走査を発生するのに用いられる。こ
の目的のためにリード線２６はRAM２５を通過
し、以下説明するように出力レジスタとバツフア
に接続される。 ROM２４は各命令周期の間にROM出力線３
３上に８ビツトの命令語を発生する（命令語のビ
ツトはRO−R7で表示されている）。命令は各々
８ビツトを含む1024語に構成されたROM内の
8192ビツト位置から選択される。語は各々64語か
らなる16のグループないしはページに分割され
る。ROM内のある命令の番地を指定するために
はリード線３４上に64のうち１つのROM語アド
レスとリード線３５に16のうち１つのROMペー
ジアドレスが必要となる。線３４のROM語アド
レスは線２６のRAM語アドレスを発生するのに
用いられたのと同じデコーダ２７でつくられる。
ROM語アドレスはプログラムカウンタ３６でつ
くられる６ビツトのアドレスであり、そのプログ
ラムカウンタ３６は、命令サイクルのあと新しく
されるかあるいはROM出力線３３からリード線
３７を経てロードされ呼び出しあるいは分岐操作
に供される６ビツトのアドレスを有する６段のシ
フトレジスタである。RAMとROMの語アドレ
スデコーダ２７には２入力を有する復号データ選
択ユニツト３９からリード線３８に現われる６ビ
ツトのコード化されたアドレスが印加される。信
号データ選択ユニツト３９にはリード線４１を経
てRAM Ｙレジスタ４０から４ビツトのアドレ
スが印加されるか、線４２を経てプログラムカウ
ンタ３６から６ビツトのアドレスが印加される。
６ビツトサブルーチンレジスタ４３はプログラム
カウンタ３６と関連し、サブルーチン操作中戻り
語アドレス用の一時記憶装置としての機能を果
す。６ビツトアドレスは呼出し命令が開始された
ときリード４４を経てサブルーチンレジスタ４３
に記憶され、この同じアドレスはこの呼出し位置
で始まるサブルーチンの実行が完了したときリー
ド線４５を経てプログラムカウンタ３６にロード
され戻される。これにより命令語が保存されプロ
グラミングがさらにやりやすくなる。リード線３
５のROMページアドレスはROMページアドレ
スレジスタ（以下ページアドレスレジスタと略
称）４６でつくられ、そのレジスタはまたそれに
関連したROMページバツフアレジスタ（以下バ
ツフアレジスタと略称）４７を有しサブルーチン
の目的に使用される。ページアドレスレジスタ４
６は常に現に使用されるROM用ページアドレス
を含み、直接ROMページデコーダを呼び出す。
バツフアレジスタ４７は多機能バツフア一時記憶
レジスタであり、その内容はサブルーチン操作中
現在用いられるROMページアドレス、あるいは
別のページアドレスあるいは戻りページアドレス
である。プログラムカウンタ３６、サブルーチン
レジスタ４３およびページアドレスレジスタ４６
はすべてリード線４９を介してROM出力線３３
から入力を受ける制御回路４８により制御され
る。制御回路４８は「状態」についての分岐と呼
出し、あるいはサブルーチンのいずれの操作が実
施されるのかを決定し、命令語をプログラムカウ
ンタ３６および／またはページアドレスレジスタ
４６にロードし、ビツトのサブルーチンレジスタ
４３あるいはバツフアレジスタ４７への移送ある
いはその戻しを制御し、プログラムカウンタ３６
を制御して最新のものにする。 数値データおよび他の情報は本装置内で三進加
算器５０により操作され、加算器５０はプレチヤ
ージされた桁上げ回路を有するビツト並列加算器
で、ソフトウエアBCD補正により２進法で作動
する。加算器５０への入力は入力選択器５１によ
り決定され、入力選択器５１は数種の信号源から
４ビツトの並列入力を受け、信号源からどの入力
を加算器５０に印加するかを選択する。記憶読出
しあるいはRAM２５からの呼戻し線３２により
まず最初に可能性の一つが定まる。２つのレジス
タに加算器５０の出力が印加される。このレジス
タはRAMYレジスタ４０と累算器５２でありそ
の各々の出力線は別々に接続され、入力選択器５
１の入力５３，５４となる。第４の入力５５は以
下説明するように「CKB」論理５６からの出力
である。このようにして、加算器入力は、線３２
のデータメモリすなわちRAM２５、線５３を通
る累算器５２、線５４を通るRAMYレジスタ４
０、およびCKB論理５６から線５５に現われる
一定情報、キーボード情報あるいはビツト情報の
それぞれの信号源から選ばれる。線５７と５８に
現われる加算器５０への正負入力は選択器回路５
１からつくられる。 加算器５０からの出力はRAMYレジスタ４０
および累算器５２のいずれか一方あるいはその両
方に線５９を経て印加される。加算器５０とその
入力選択器５１等の操作のすべては、ROM２４
から線３３に現われる命令語に応答するデータ通
路制御回路PLA（以下制御回路PLAと略称）６０
により制御される。制御回路PLA６０からの制
御出力は点線６１により図示されている。累算器
５２からの４ビツト出力は線５３を経て累算器出
力バツフアレジスタ（以下出力バツフアレジス
タ）６２従つてセグメントデコーダ６３へ印加す
ることができ本装置からの出力となる。セグメン
トデコーダ６３は米国特許出願第163565号に記載
されたのと同様なプログラム可能な論理回路であ
り、リード線６４に８までのセグメント出力を発
生し、その出力は一組の８出力バツフア６５に印
加される。出力回路には出力デイジツトが一機器
サイクル以上にわたつて維持されるようにバツフ
アレジスタ６２内に記憶装置が設けられている。
出力はROM２４からリード線３３に現われる命
令語に応答する制御回路PLA６０により制御さ
れる。 状態論理回路６６は加算器５０からの出力が桁
上げか比較であるかを吟味する機能をもち、分岐
すべきかあるいは呼出すべきかを決定する。この
ために線６７を通る加算器５０からの入力と線６
１を通る制御回路PLA６０からの入力が接続さ
れる。状態論理回路６６は出力６９を出力バツフ
アレジスタ６２に発生させるラツチ回路を有す
る。この出力は種々の方法でセグメントデコーダ
６３を介して復号することができる。ラツチ回路
は小数点DPTを指示するために、また７セグメ
ントのような２つのデイジツトコードシーケンス
あるいは同じ制御回路PLA６０からBCDコード
を選択するために用いることができる。DPTに
対しては、所望のDPT位置のBCDコードが
RAM２５のある位置に記憶され、加算器５０に
おいて比較され、RAMYレジスタ４０で定めら
れる出力１８が起動される。もし同じならば、状
態ラツチが設定されDPTがそのデイジツトに対
して表示装置上に図示される。さらに、状態ラツ
チはある一定のリード線１７に現われるBCDデ
ータ差を描写し、他のリード線１７の出力を制御
するのに用いられる。 RAM書込み制御回路（書込み制御回路と略
称）７０はどのデータをいつRAM入出力制御回
路（入出力制御回路と略称）３１と線３０を経て
RAM２５内に書き込み記憶させるかを決定す
る。この書込み制御回路７０はリード線５３を介
して累算器５２から入力を受けるかリード線５５
を介してCKB論理回路５６から入力を受け、入
出力制御回路３１に接続された線７１上に出力を
発生する。RAM２５に何が書込まれるかの選択
は制御回路PLA６０および命令線６１を経て、
リード線３３に現われる命令語により行われる。
本装置の他の重要な特徴は、CKB論理５６から
の定数あるいはキーボード情報および累算器５２
を介しての加算器５０の出力がともに書き込み制
御回路７０を介してRAM２５内に書き込まれる
ことであり、さらにCKB論理回路５６が書き込
み制御回路７０を介してRAM２５内のビツトの
セツトあるいはリセツトを制御するのに用いられ
ることである。 データが書き込まれるRAMページアドレス
は、線７２を介してRAMページアドレスレジス
タ７３、従つてRAMページを選択する線２８に
印加されるような線３３の命令語の２ビツトによ
つて決定される。もちろんRAM語すなわちＹア
ドレスはRAMYレジスタ４０、選択回路３９お
よびデコーダ２７により選択される。 ４つのキーボード入力１６はリード線７５に現
われ、それによりCKB論理回路５６への入力が
得られる。通常の操作においては、キーボード入
力はCKB論理回路５６を経て累算器５２あるい
はRAMYレジスタ４０に至り、そこからソフト
ウエアすなわちROMプログラミングにより吟味
される。チツプを製造する場合には、テストモー
ドが可能であり、その場合線７５のキーボード入
力は後で説明するように直接ページアドレスレジ
スタ４６に入れることができる。またKC入力を
用いてハードウエアをクリアする間、Ｋ線はペー
ジアドレスレジスタ４６に接続でき、あるＫ線は
計算器以外の応用に供する場合には遮断線（イン
タラプト）用として用いることができる。 またチツプ１５内にはクロツク発振発生器８０
があり、内部的に約500KHzあるいはそれ以下の
基本クロツク周波数を発生し、本装置全体にわた
つて用いられる５つのクロツクφ1〜φ5を発生す
る。電力アツプクリア回路８２は電力が入つたと
き計算器をクリアする制御信号をつくる。これは
また外部コンデンサをもつKC入力により補うこ
とができる。 キーボードと表示の走査に用いられるチツプ１
５からの出力１８はリード線２６のRAM語アド
レスからＤ出力レジスタ８４によりつくられ、こ
のＤ出力レジスタ８４は線２６によりアドレスさ
れるリード線６１の制御によりロードされる。こ
のＤレジスタ８４からの出力はリード線８５を経
て一組の出力バツフア８６に接続される。16個の
出力が可能であるが、代表的な計算器仕様の場合
は９〜13の出力が用いられる。たとえば、対数の
仮数に対して８デイジツト、指数に対して２デイ
ジツト、仮数と指数用のマイナス記号のような注
釈記号に対して２デイジツトである。 Ｄ出力レジスタ８４がランダムアクセスレジス
タであることは重要なことであり、その場合すべ
てのビツトは別々に、独立して、相互に排他的に
アドレスされる。本実施例においてはＤ出力レジ
スタ８４内には13ケ段が設けられているだけで、
16本の線２６のうち最初の13本だけが用いられ
る。Ｄ出力レジスタ８４の12ビツトのうち１ビツ
トがデコーダ２７からアドレスされると、このビ
ツトは制御回路PLA６０からの制御すなわち現
に用いられている命令語により決定されるところ
に従いセツトあるいはリセツトされる。このビツ
トは再び特にアドレスされ変化するまでセツトあ
るいはリセツトの状態を続け、一方他のビツトの
いくつかあるいはその全部は任意の順でアドレス
されてセツトあるいはリセツトされる。従つて、
セツトあるいはリセツトされたＤレジスタ８４の
ビツトの任意の組合せが得られ、出力線１８に
213すなわち8192のコード組合せが得られる。電
力アツプすなわちハードウエアクリアの間、Ｄ出
力レジスタ８４のすべてのビツトは無条件にリセ
ツトされる。 出力線１８（第２の端子の組）のうちいずれか
ひとつあるいは複数の端子は、出力線（第１の端
子の組）に接続された出力レジスタ６２（第１の
出力記憶手段）とは独立にまた任意の組合せで起
動させることができる。 Ｄ出力レジスタ８４と同様に、他の出力バツフ
アレジスタ６２は、一たん入力された内容が意図
的に変えられるまでその状態を続けることにおい
て静的である出力バツフアレジスタ６２は、累算
器５２と状態論理回路６６が次の出力により操作
されている間は、出力データバツフアとしての機
能を果す。Ｄ出力レジスタ８４はRAMYレジス
タ４０の内容を出力するための同様なバツフアで
あるが、完全にランダムアクセスであるという附
加的な特徴がある。Ｙレジスタ４０のデータ源
は、命令語の一部としてROM２４に記憶された
４ビツトの定数、入力選択器５１と加算器５０を
経てRAMYレジスタ４０に移送された累算器５
２の出力および直接RAM２５からくるデータで
ある。いつたんデータがＹレジスタ４０に入る
と、データは増加あるいは減少のような付加命令
により操作される。 装置タイミング 第３図のチツプ１５内に用いられるクロツク電
圧波形のタイミング図が第４図に示されている。
基本機器サイクルはまた命令サイクルとも呼ば
れ、９１〜９６で示された６つの期間からなる期
間９０であり、６つの期間の各々は公称上２マイ
クロ秒あるいはそれ以上なので、機器サイクルは
12マイクロ秒あるいはそれ以上である。位相φ1
は期間９２と９３、φ2は９５と９６、φ3は９３，
９４および９５、φ5は９４のそれぞれの間に存
在する。クロツク発振発生器８０においてクロツ
クφ1〜φ5が引き出される基本クロツクφが参照
のため図示されている。 データ記憶装置RAM２５ 第５図を参照すると、RAM２５とその入出力
回路が図示されている。RAM２５は256個の素
子配列１００から構成され、その各々はいずれも
本出願人に譲渡された1974年３月24日出願された
米国特許出願第454349号に記載されたセルフリフ
レツシユ型記憶素子である。配列は16×４×４で
構成され、16本のアドレス線２６により
「RAMY」アドレス機能が得られる。すなわち通
常Ｙレジスタ４０内に収納された４ビツトの信号
はデコーダ２７で復号され、16本の線２６のうち
１本の線を選択する。これらの線は２６−０〜２
６−１５で図示され、Ａ０〜Ａ１５信号を表わ
す。RAM２５の配列には16本のデータ入出力線
１０１が含まれ、それぞれ１０１−１〜１０１−
１６で図示されている。これらの線は４グループ
に配列されており、１０１−１〜１０１−４の４
つが１グループである。線２８の２ビツト
RAMXアドレスは各グループにおいて線１０１
−１〜１０１−４、等の４線のうち１つを選択
し、それにより各グループから１本計４本の選択
された線は、４ビツトBCDコードの１、２、４、
８に相応する４つの入出力線３０−１，３０−
２，３０−４，３０−８に接続される。簡略化の
ために第５図では素子１００のいくつか、代表的
なアドレスおよび入出力線のみが示されており、
配列中の各セルに対して必要なφ1とφ5線は図示
されていない。 RAMページデコーダ２９はトランジスタ１０
２からなる４つのグループから構成され、トラン
ジスタはリード線２８からそのままのおよび反転
されたRAMXアドレス信号を受け、導通すると、
４つの各グループにおいて線１０１のうち１つの
みがリード線３０のうちのそれぞれ一つに接続さ
れる。もしコード「01」がリード線２８に存在す
ると、１０１−１，１０１−５，１０１−９，１
０１−１３の線がそれぞれ３０−１，３０−２，
３０−４，６０−８の線に接続される。コード
「11」の場合は１０１−２，１０１−１４等の線
が選択される。 入出力回路３１は４つのグループ３１−１…３
１−８から構成されその各々は１ビツトに対して
読み出し、書込みを制御する。線３０の各々は、
φ3でクロツクされる４つの直列トランジスタ１
０３の１つを介して書き込み線７１の一つに接続
されるので、データは、それが選択された線１０
１に存在していなければならない期間φ5の間に
線３０に到達し書き込まれる。φ3は第４図から
明らかなようにこの目的に必要な期間より大き
い。リード線３０はφ2でクロツクされる装置１
０４により期間φ2の間にVssに短絡されるので、
各サイクルの開始時すべての線１０１はVssすな
わち論理「１」である。データはφ1中選択され
た16個の素子１００からリード線１０１に読み出
され、続いてこのφ1のときに４本の選択線１０
１が４本のリード線３０−１〜３０−８に読み出
される。読出しのため、データは、φ1のとき、
φ4でクロツクされる装置１０５を経てトランジ
スタ１０６のゲートに入る。トランジスタ１０７
はφ2中出力線３２−１〜３２−８をプレチヤー
ジし、これらの出力線は次のφ4（φ1）の間に装置
１０６を介して条件付でデイスチヤージされる。
このようにして選択されたデータはφ4（φ1）の期
間９２の間だけ有効な読出し線あるいは呼戻し線
３２−１〜３２−８に現われる。トランジスタ１
０６のゲートはφ2が有効なときφ4の期間９５の
間装置１０４と１０５を介してVssに短絡される。 リード線１０１は、次のサイクルの期間９２の
間に起る読出しの前にVssであることが必要であ
るので、装置１０８によりφ2の間Vssに短絡され
る。すべてのアドレス線２６はφ2の間Vssであ
る。これはアドレスデコーダ２７内において、ア
ドレスすなわちVddがφ2の間のみリード線２６の
うち１つの線だけに存在するように、また他のす
べての時にはすべてのリード線２６がVssである
ようにして行われる。ある与えられた時間にはた
だ一つのアドレス線のみがオンである。 RAM書き込み制御回路７０には４つの同様な
回路７０−１…７０−８が含まれ、第５図にはそ
の２つのみが図示されていて、累算器５２からの
データ入力５３−１，５３−２，５３−４および
５３−８を受け、またCKB論理回路５６から４
つのデータすなわち制御入力５５−１〜５５−８
を受ける。トランジスタ１０９は、「STO」命令
が制御回路PLA６０から出力線６１−１２に現
われたとき制御線１１０に現われる電圧により制
御される。これはゲート１１１において実現され
るようにφ2が−Vddにないときのみ有効である。
トランジスタ１１２は、「CKB」あるいはメモリ
へのCKB命令が制御回路PLA６０から他の出力
線６１−１１に現われたとき、制御線１１３の電
圧により制御され、同様にφ2がゲート１１４に
より−Vddにないときのみ有効になる。この装置
１０９と１１２により累算器出力５３あるいは
CKBデータ出力５５はメモリへの入力となるこ
とができる。他のCKB機能も書込制御回路７０
により行われる。制御回路PLA６０よりの出力
として線６１−１７と６１−１８に現われる出力
信号とはトランジスタ１１５と１１
６のゲートに印加され、それぞれ「１」と「０」
（VssとVdd）の電圧を発生する。トランジスタ１
１５と１１６と直列のトランジスタ１１７は、
CKB出力線５５により制御され、セツトおよび
リセツトビツトの機能をもたらす。装置１１５
は、CKB出力線５５により選択された４ビツト
のうち１つに対し、もしが−Vddにあるな
らばRAMへの入力線７１上にアースすなわち論
理「１」を発生する。同様に装置１１６は、選択
されたビツトに対し、もしが−Vddにある
ならば入力線７１上に論理「０」を発生する。
CKBがビツトモードで機能を果しているときは
CKB出力線５５の１つのみが−Vddであることが
でき、他はアースされており、非選択ビツトに対
してはトランジスタ１１７を遮断する。これによ
りRAM２５の特定ビツトがセツトあいはリセツ
トされる。この機能は計算器操作においては主に
フラツグをセツトおよびリセツトするのに用いら
れ、デイジツトはフラツグ用、薄記用にその名称
が用いられ、各１ビツトは加算フラツグ、減算フ
ラツグ、掛け算フラツグ、割算フラツグとなる。
後で、特定のフラツグビツトは再びCKBを用い
て、加算器入力をマスクすることにより呼び出さ
れる。テスト用フラツグは加算器の比較機能によ
る。この機構により演算機能において用いられる
のと同じ制御および選択回路がテストビツト機能
においても用いられる点で構造が簡単になる。 ２進加算器５０ 累算器、RAMYレジスタとともに演算ユニツ
トを構成する２進加算器５０は従来形式の４つの
並列加算器段５０−１，５０−２，５０−４，５
０−８の組から構成される。このすべての４つの
段は基本的には同じである。第６図にはその２つ
が図示されている。５０−１の段を参照すると、
各加算器段は第１の複合ゲート１２０と第２の複
合ゲート１２１、桁上げ入力線１２２と桁上げ出
力線１２３から構成される。複合ゲート１２０に
は、時々正負入力と同一視される２つの入力５７
−１と５８−１が印加され、入力５７−１と５８
−１の「排他的論理和」あるいは「等価値」であ
る出力をリード線１２４上に発生する。桁上げ出
力は、最初桁上げ線１２３をφ1のとき「０」ま
たは「Vdd」にプツチヤージし、続いてゲート１
２５の出力に応じてφ1がVssにいつたとき条件的
にデイスチヤージすることにより桁上げ出力線１
２３上に発生する。両入力５７−１と５８−１が
１であるとき、桁上げを発生する条件が満たされ
るので、ゲート１２５の出力により装置１２６は
φ1が終了後導通し、桁上げ出力線１２３デイス
チヤージしてVssあるいは「１」にする。入力５
７−１および５８−１の両方が１であるか、いず
れかが「１」であつて桁上げ入力線１２２の「桁
上げ入力」が「１」であるか、あるいは入力５７
−１および５８−１の両方が「１」で線１２２の
「桁上げ入力」が１である場合は、次段に通じる
桁上げ出力線１２３に桁上げ信号が発生する。そ
の他の場合は、１２６あるいは１２７に通じる通
路もまた次段もデイスチヤージされないので、桁
上げ出力線１２３はφ1が終了しても「０」すな
わち「−Vdd」の状態に残る。第１ビツトに対す
る桁上げ入力はリード線６１−０を経て制御回路
PLA６０より発生する命令より得られる。
桁上げ入力線１２２もまたφ1でプリチヤージさ
れる。段５０−８からの桁上げ出力は線１２８に
現われ、φ3でゲートされて反転され、状態論理
回路６６に接続されたリード線６７−１に
８信号を発生させる。 加算器５０により「比較」機能が得られ、その
場合状態論理回路６６に接続されたリード線６７
−２にCOMP出力がつくられる。この信号は、
トランジスタ１３０のいずれかがゲート１２０の
出力１２４により作動したときφによりプリチヤ
ージされφ1で条件的にデイスチヤージされるリ
ード線２３９上に発生する。条件的なデイスチヤ
ージ線１２４が−Vddになつたとき起る。線１２
４が−Vddになるのは５７−１と５８−１での複
合ゲート１２０への入力が同じでないときであ
る。入力５７のすべてが入力５８と同じであるな
らば、COMPは「１」であり、他の場合は「０」
である。 加算器段５０−１，５０−２等からの出力は、
複合ゲート１２１の出力であるリード線５９−
１，５９−２，５９−４および５９−８で発生す
る。ゲート１２１は入力１２４を受け桁上げ入力
線１２２上のビツトを桁上げする。ゲート１２１
は出力１２４の「等価値」機能を発揮し桁上げす
る。φ1の間では、桁上げ回路はプレチヤージさ
れているのでこれらの出力５９は有効でない。
φ1が終了する迄桁上げが有効でなくしたがつて
出力５９に有効でない。制御回路PLA６０から
の入力６１−９（A4TA）と６１−１０
（A4TY）に依存して加算器出力５９−１は累算
器レジスタ段５２−１またはRAMYレジスタ段
４０−１の入力となる。これらの制御はφ1入力
を有し間のみ−Vddである制御線１３３に続く
反転ゲート１３２を通して行なわれる。 加算器入力選択器５１ 第６図に図示したように、入力選択器５１には
各々複合NAND／NORゲート１３５，１３６か
らなる複合ゲート配列５１−１，５１−２，５１
−４と５１−８から構成された４つの同様な組が
設けられる。ゲート１３５には制御回路PLA６
０から15、、およびと示
される入力６１−４，６１−５，６１−７，６１
−８が印加され、これらの入力は入力５７−１が
それぞれ無条件「１」か、1か、1か
ACC1のいずれであるかを決定する。RAM２５
からのデータは第５図からのリード線３２−１，
３２−２、等から現われ、1、2等と
呼ばれる。累算器５２からのデータはそのままの
形および反転形、すなわち選択器５１の入力とな
るACC1および1として線５３−１と５３−
１′上に現われるので、累算器データあるいはそ
の補数が加算器入力である。CKB論理回路５６
からの入力はCKB1、1′、ならびにゲート１
３５と１３６をバイパスする線５５−１，５５−
１′に得られる。 CKB入力は装置１３７と１３８を介して
とにより制御される。線６１−１と６１−
２の制御信号とはゲート１３６を通る
入力としてリード線１３９より1あるいは
リード線３２−１よりMEM1を選択する。 累算器５２とRAMYレジスタ４０ 第６図には、４つの段５２−１，５２−２，５
２−４，５２−８を有する累算器レジスタ５２、
ならびに４つの段４０−１〜４０−８を有する
RAMYレジスタ４０が図示されている。これら
のレジスタの各段は通路１４０を介してそれ自身
で再循環する通常の１段シフトレジスタであるの
で、累算器レジスタ５２あるいはRAMYレジス
タ４０に入つたビツトは新データが入力されるま
ではそこに留まる。各段は通常の２つのインバー
タおよびφ2続いてφ1でクロツクされる２つのク
ロツク移転回路から構成される。加算器出力５９
が累算器レジスタ５２あるいはRAMYレジスタ
４０にいくかどうかの選択は、装置１４１用のリ
ード線１３３に現われる制御信号を発生させる線
６１−９と６１−１０のAUTAおよびAUTY命
令によりきめられる。データはφ1がVssにいつた
のち加算器５０よりの出力５９のとき有効なの
で、リード線１３３はφ1が終るまで−Vddにはな
らない。これはゲート１３２の働きによる。 出力４１−１，４１−２等およびRAMYレジ
スタ４０からの１３９はφ1終了後有効となる。
累算器レジスタ５２からのそのままの出力５３−
１，５３−２等および反転出力５３−１′等はφ2
の始まりから有効となる。 データ通過制御回路PLA６０ 第７図に制御回路PLA６０が詳細に図示され
ている。この回路は基本的には米国特許第
3702985号に記載された型のプログラム可能な論
理配列から構成されている。 ROM２４からくる命令語はそのまゝの形と反
転した形で制御回路PLA６０の第１区分６０−
１に印加される。これはROM２４からの出力で
あり、RO、、R1、1等に対応する。リード
線３３等は金属細片である。φ2時プリチヤージ
されたインバータ１４５から反転信号等が発
生する。第１区分にある30本の線１４６は伸長し
たＰ拡散領域であり、各々は別の負荷装置を介し
てVddに接続されている。すべてのリード線はφ1
時クロツクされる。隣接する線１４６間には、同
様にＰ拡散であるVss線がある。円は薄い酸化ゲ
ート領域を表わし、円があるところでは、重なつ
た金属線３３が−Vddにあるときリード線１４６
はVssに接続され、その他のときは−Vddにある。
制御回路PLA６０の区分６０−１は、リード線
３３に命令コードが与えられたとき１つのリード
線１４６のみが動作されるか−Vddにあるように
ゲートまたは円によりコード化される。リード線
１４６はPLA６０の第２区分６０−２で金属細
片１４７となる。他の組の16本のＰ拡散リード線
１４８は、Vss線（図示されず）とともに金属細
片１４７の下にある。再び、円は金属細片の酸化
ゲートを表わす。30本の線１４７の１つが起動し
た場合、選択された組の線１４８が「１」あるい
は「０」の論理値で起動するようにコード化され
る。図示したコード付けは計算器操作の１例に対
するものである。両区分６０−１と６０−２は製
造の場合、マスクによりプログラム可能であるの
で、命令の違う多くの組が可能である。リード線
１４８はリード線６１−０〜６１−１５と同じ命
令を有している。 RO＝１の場合どの命令語に対しても分岐ある
いは呼出しが実行されて、リード線６１により制
御される全装置のどの素子も作用されてはならな
いのでリード線１４７はいずれも起動しない。第
１区分６０−１の線３３には各リード線用の
ゲートはない。第２区分６０−２からの出力線１
４８あるいは６１−０〜６１−１５のすべては
φ2時クロツクされる装置により−Vddにプリチヤ
ージされる。この線６１−０〜６１−１５は区分
６０−２内では拡散領域であるがその後は金属細
片となりチツプの他の部分にある加算器選択回路
５１等に接続される。制御回路PLA６０の第３
の区分６０−３はPLAというよりむしろ簡単な
デコーダである。このデコーダは、レジスタおよ
びビツトのセツト、リセツト命令、ロードあるい
はクリアセグメント命令、およびロードあるいは
補数RAMXアドレス命令のすべてをＰ拡散領域
であるリード線６１−１６〜６１−２３に発生す
る。負荷（図示される）がこれらのリード線に接
続される。これらの線のうち特定の線がゲートコ
ーデイングおよびそのときの命令語により選択さ
れる。 状態論理と状態ラツチ回路６６ 第８図には、状態リード線７９をリセツトする
複合ゲート６６−１と状態ラツチ回路６６−２を
有する状態回路６６が詳細に図示されている。状
態は通常論理「１」であるので、状態線７９が論
理「０」あるいは−Vddにリセツトにならないな
ら機器は通常分岐する。ラツチ回路は２つのクロ
ツクインバータとフイードバツク線を有する通常
の回路である。状態ラツチ６６−２からの出力６
９は出力レジスタ６２に接続される。ラツチ回路
はセツトあるいはリセツトされる。すなわち線７
９は、制御回路PLA６０からリード線６１−１
５に現われるSTSL命令およびφ1の制御により装
置１５７を介してラツチ入力に接続される。状態
論理６６−１の出力（φ2の後半分が始まるとき
有効）はリード線７９を介して装置１５７に印加
され、リード線７９はまた第１１図の種々のゲー
トに接続されている。状態論理回路６６−１は
φ3でクロツクされるダイナミツクORゲートであ
り、３つの状態で出力を発生する。１つは「クリ
ア」である。クリアキーを閉じたとき、が線
１９９に発生し、状態信号が線７９に発生する。
これはそのリード線が１情報サイクルの間−Ｖに
留まることを意味する。もう一つは加算器５０よ
り8信号がリード線６７−１に発生すること
である。この信号は、制御回路PLA６０よりリ
ード線６１−１４に現われるc8命令といつしよに
なりリード線７９に「状態」を発生する、いずれ
の場合も同じ命令サイクルでSTSLが発生すると
状態ラツチ回路はセツトされる。このようにして
加算器の８ビツトよりの桁上げ出力はリード線７
９に状態を発生させるか状態ラツチ回路をセツト
するかあるいはその両方を行うのに用いることが
できる。同様に加算器５０よりリード線６７−２
に現われるCOMP出力もNE命令が制御回路PLA
６０より線６１−１３に発生するならば状態を発
生するのに用いることができるので、もし加算器
がこの２つの入力を比較するのに用いられるのな
らばその結果はリード線７９に「状態」を発生さ
せるか、状態ラツチをセツトするかあるいはその
両方を行うのに用いることができる。 第８図には論理図というより概略図のかたちで
複合ゲート６６−１が図示されている。出力は
φ3間−Vddにプリチヤージされ、φ3がVssにいつ
たあと、その間φ2が−Vddにあるとき論理入力に
従つて条件的にデイチヤージされる。 ROMアドレスの発生 ROMの語およびページアドレスは、プログラ
ムカウンタ３６、サブルーチンレジスタ４３、
ROMページアドレスレジスタ４６とバツフア４
７、ならびに制御回路４８およびリード線３３に
発生するROM出力それ自身を用いて種々の方法
でつくられる。いまこれらの回路を説明する。 プログラムカウンタ３６ 第９図を参照すると、プログラムカウンタ３６
には８つの段３６−０〜３６−７があり、その各
各は２つのインバータ１６０と１６１を有するレ
ジスタ段である。クロツクキングはφ1、φ2であ
り、φ3でプリチヤージされ、電力が節約される。
ユニツトの通常操作ではプログラムカウンタの６
段のみが用いられ、これらの段は３６−２〜３６
−７であつて、リード線３７−２〜３７−７を経
てリード線３３よりくる2〜7ROM出力を受
ける。2〜7の６ビツトアドレスは、
BRNCAL「分岐あるいは呼出し」信号が制御回
路４８からくるリード線１６３に現われたとき装
置１６２により段３６−２〜３６−７にゲートさ
れる。これは、成功する分岐あるいは呼出しが行
われて分岐アドレスを形成する命令コードの一部
が今記載した通路によりプログラムカウンタ３６
にロードされることを意味する。 通常の操作に使用されないプログラムカウンタ
３６の２つの余分の段３６−０と３６−１はテス
ト用に用いられる。リード線３３のROM出力の
すべての８ビツトは、反転され0〜7として現
われ、リード線１６３の信号の制御に
よつて線３７−０〜３７−７を介してプログラム
カウンタ３６の８段全部にロードされる。そして
節点１６４に現われ、そこから次の８つの命令サ
イクルの間端子１６５を経て８ビツトの語が読み
出される。 段３６−２〜３６−７は全て、命令がリ
ード線１６７に現われたとき作動する装置１６６
によりゼロにセツトされて電力アツプクリアし、
各段の節点１６８をVddに接続する。このように
して「000000」のROM語アドレスがリード線４
２に発生する。 プログラムカウンタ段３６−２〜３６−７から
ROMアドレスデコーダへ行く６つの出力は４２
−０〜４２−５の６つの線を通り、PC0〜PC5信
号を表わす。これらの出力は各段の節点１６９で
得られる。線３３のアドレス2〜7は、装置１
６２によりゲートされたとき、直ちに節点１６
４、インバータ１６１および節点１６９を経てク
ロツク遅延なしでリード線４２−０〜４２−５に
至る。 サブルーチンレジスタ４３ 第９図において、サブルーチンレジスタ４３は
プログラムカウンタ段３６−２〜３６−７に対応
する６つの同じ段４３−２〜４３−７から構成さ
れる。各サブルーチンレジスタには２つのインバ
ータ１７０と１７１およびフイードバツクループ
１７２があり、ゲートはφ2とφ1でクロツクされ
る。ビツトは、いつたん入力されると連続して再
循環する。「CLATCH」命令が制御回路４８か
らリード線１７３に発生すると、節点１７４に現
われるプログラムカウンタ３６の内容は装置１７
５を経てサブルーチンレジスタ４３の各段にロー
ドされる。これはφ2のときに起る。通常制御線
１７３は常に作動しているので、プログラムカウ
ンタ３６の内容は通常通り各機器サイクル毎に装
置１７５を経てサブルーチンレジスタ４３にサン
プルされる。しかしCALLが実行されると、命令
は「ロードしない」なので、最終のアドレスは保
持される。このようにしてサブルーチンレジスタ
４３にロードされた６ビツトはその後段４３−２
〜４３−７内で個々に再循環し続け、命
令のような信号が制御回路４８よりリード線１７
６に現われるまで続く。これにより装置１７７は
６ビツトをプログラムカウンタ段３６−２〜３６
−７の節点１６４にロードし戻し続いて直ちにイ
ンバータ１６１を経て節点１６９と出力線４２に
送る。同時に、CLATCHは負になるので装置１
７５はその後、他のCALLモードが到着するまで
アドレスビツトをサブルーチンレジスタ４３にロ
ードする。 ROMページアドレスレジスタ４６とバツフア４
７ 第１０図を参照すると、ROMページアドレス
レジスタ４６は４つの段４６−１，４６−２，４
６−４および４６−８から構成され、その各々は
再循環通路１７９とφ1とφ2でクロツクされる装
置の他複合ゲート４６′とインバータ１７８を有
する。レジスタ４６からの出力は節点１８０より
くる４つのリード線３５−１，３５−２，３５−
４および３５−８を経て、ROM２４のROMペ
ージデコードに入り、φ2の間有効である。電力
アツプクリアの場合は、前述したようにリード線
１６７の命令の制御によりすべての節点１
８１はVssに接続される。これにより最終的にリ
ード線３５に「1111」ページアドレスが発生す
る。C4RX命令が制御回路４８よりリード線１８
４に現われると、ゲート４６′への入力はバツフ
アレジスタ４７からくる出力であるリード線１８
３より得られる。しかし通常ページアドレスは再
循環する。は通常Vssにありφ2を駆動線から
−Vddに封鎖する。 バツフアレジスタ４７は４つのレジスタ段と再
循環通路１８８を有し、各レジスタ段は複合ゲー
ト４７′（φ3でプレチヤージされる）とインバー
タ１８７を有する。前と同様、リード線１６７の
電力アツプクリア命令はすべての節点１８９を装
置１９０を介してVssに接続し、バツフアレジス
タ４７をクリアする。 複合ゲート４７′を通過するバツフアレジスタ
段４７−１〜４７−８への入力は数種の信号源よ
り得られる。第１に、1命令が制御装置４８
からリード線１９２に発生されたとき
（0001XXXの命令語）リード線３３のROM出力
R4、5、6、7はリード線７８−１〜７８−
８を経てバツフアにロードされる。ゲート４７′
に入る両方の入力はφ1でゲート・インされる。
第２に、2命令が制御回路４８よりリード線
１９３に現われ、φ1でゲートされたとき、リー
ド線１９２に現われるROMページアドレスレジ
スタ４６よりの出力はゲート４７′への入力とな
る。これは状態が論理「１」のときCALLに対し
て起る。第３に、バツフア段は、3命令が制
御回路４８よりリード線１９４に現われたときル
ープ１８８によりそれ自身再循環させられる。こ
のようなときは1あるいは2の両方がVss
にあるときはいつでも起きる。すなわちレジスタ
４７は、アドレスがＲ４−４７からロードされて
いるか、CALLが成功される時を除いて通常再循
環する。テストモードにおいては、リード線１９
９の信号によりキーボード入力線Ｋ１〜Ｋ８
は移送装置１９６とリード線１９２を通つてゲー
ト４６′に入る入力となる。これはテストあるい
は計算器機能以外の機能のとき用いられる。また
クリアキー線の−Vddは複合ゲート４７′の一
部であるゲート１９７に入る入力を発生し、リー
ド線１９３の2命令によりすべての制御を
ほゞ不能にし、リード線１９２を経て出力３５を
４７にロードする通路を遮断する。これによりハ
ードウエアクリア機能と他の可能性が得られる。 一般に、レジスタ４６と４７は同じデータを有
するが、これはROMにある同じ「ページ」のア
ドレスが用いられていることを意味している。す
べての分岐は同じページに属する。しかし異なる
ページ、すなわち長い分岐に行くためには、新し
いページアドレスがＲ４−Ｒ７からレジスタ４７
にロードされる。この結果、現在のアドレスはレ
ジスタ４６と線３５に入り、新しいページアドレ
スがレジスタ４７に入る。分岐が正しいか、状態
条件が満足されるならば、レジスタ４７はレジス
タ４６従つてリード線３５に移送される。この時
点において、同じデータが再びレジスタ４６と４
７にあるので、機器は設定され再び同じページで
短かい分岐を行う。もしCALLが実行されると、
レジスタ４７はレジスタ４６に移され、あるいは
その逆が行われる。しかし呼出しが同じページに
あるならば、もちろんデータは各レジスタにおい
て同じである。しかしそれが異なるページへの長
い呼出しであるならば、レジスタ４７はCALLが
開始されたとき存在するページのアドレスを記憶
する働きをする。戻しが実行されたときは、レジ
スタ４７はレジスタ４６に移され、２つのレジス
タは再び同じデータを持ち、機器は最初のアドレ
スになり、短かい分岐に設定される。 アドレス制御回路４８ 第１１図を参照すると、ROMアドレス拾定回
路用の制御回路は種々の命令を発生するための数
値の複合ゲート４８−１，４８−２、等を有す
る。ゲート４８−１はリード線３３に0、1、
R2およびR3が存在したリード線１９１に1
命令を発生し、リード１９９の入力はVssとな
る。これによりＲ４−Ｒ７より線３３に新しいペ
ージがロードされ長い分岐あるいは呼出しが行わ
れる。ゲート４８−２は、リード線３３にR0、
R1が、リード線１９９にがまた状態論理回路
６６よりリード線７９に「状態」信号が存在した
ときリード線１９３に3命令を発生する。こ
れらの信号はすべて、3が−Vddであるため
にVssでなければならない。このことは
11XXXXXX命令語がリード線３３にあり、状態
が論理「１」であることを意味する。これは
CALLである。ゲート４８−１，４８−２，４８
−３への入力は、クリアキーが押されたとき
これらすべてのゲートを不能にする働きをする。
ゲート４８−３はリード線１９９のに応答し
てリード線１９４に3命令を発生し、ゲート
４８−１と４８−２の出力の1と2はす
べてVssである。このことはリード線１８８を経
てレジスタ４７を再循環させることであり、バツ
フアレジスタのアドレスを節約することとなる。
ゲート４８−４は、リード線７９の「状態」の機
能としてリード線１８４にC4RX命令を、線３３
からR0を、リード線１７６に信号を、ま
たより得られ、リード線２００に現わ
れる信号を発生する。戻しが実行されるときはい
つでもC4RXはVssになるのでレジスタ４７は線
１８３を経てレジスタ４６にロードされる。
RETN命令１７８はリード線３３の0、1、
R2、3、R4、R5、R6、R7に応答してゲート４
８−５によりつくられる。すなわち00001111の命
令コードの結果、命令が発生し、サブル
ーチンレジスタ４３のアドレスをプログラムカウ
ンタ３６へ従つてデコード選択回路３９に至るリ
ード線４２へ呼び戻し、またロード用レジスタ４
７をレジスタ４６に戻す。CLATCH命令は複合
ゲート４８−６よりつくられ、ゲート４８−６
は、リード線７９の「状態」、リード線３３から
のR0とR1、リード線１７６の、リード線
１９９の、およびリード線１６７の電力アツ
プクリア信号に応答する。CLATCHの機能
はCALLが実行されたときレジスタ４７からレジ
スタ４６に至る通路１８３を不能にすることであ
る。これはゲート４８−４に接続されたリード線
２００により行われ、ゲート４８−４はまたR0
とVssの状態に応答する。リード線１８４と１８
５によりレジスタ４６用の再循環通路１７９はゲ
ート４６′において開通し一方通路１８３は不能
となる。R0と「１」である状態により分岐ある
いは呼出しが成功し、レジスタ４７はレジスタ４
６に移る。しかしCLATCHはそれをするなと命
令する。CLATCHは通常非呼出しモードであ
り、機器は呼び出しているのでなく分岐している
ことを意味する。もしR0、R1および状態が
「１」でありゲート４８−６に入ると、それは
CALLが有効であることを意味し、ラツチ回路は
CALLモードに設定される。命令はCALL
モードをやめることを意味し、ラツチ回路をリセ
ツトする。あるいはもまたラツチ回路を
リセツトする。節点２０１とリード線２００間の
インバータとゲート、それにゲート４８−６によ
りフイードバツク接続、従つてラツチ機能が得ら
れるので、CLATCHがつくられると、戻し
RETN、ハードウエアクリアあるいは電力ア
ツプクリアが発生するまでCLATCHが存在
する。リード線１６３の命令は、R0と
「状態」に応答するゲート４８−７でつくられる。
ゲート４８−７は成功する分岐あるいは呼出しを
さがす。語アドレスの移転は、R0が「１」で状
態が「１」のとき実行される。 テストモードにおいては、ゲート４８−７にい
くとK2入力は機能的である。KCは通常負な
のでK2は回路内にはない。KCがVssであるなら、
K2はを制御できる。テストモードで
は、K1線のアドレスを直列にロードしたあとも
しK2が接地されているならBRNCAL命令がつく
られる。これにより８つのすべてのROMビツト
は第９図の装置１６２を経てード線３３からプロ
グラムカウンタ３６に入れられ、そこからビツト
はテスト用にリード線１６５を経て移される。
BRNCALはφ2のときゲート４８−７において接
地されるのでφ2の間有効である。 キーボード入力 第１１図にはまた入力１６からくるキーボード
入力線７５が図示されている。シユミツトトリガ
回路２０５がリード線１６と７５との間に用いら
れしきい値とヒステリシス効果をもたなす。キー
ボード入力と呼ばれ計算器用に使用されるが、本
発明のデイジタル処理器チツプが他の目的に用い
られたときはBCDすなわち二進データが任意の
信号源から直接リード線１６に入力できることが
理解される。反転されないデータは「１」あるい
はVssレベルであり、その他のときはリード線１
６したがつてリード線７５は空乏負荷装置Ｌによ
り「０」あるいはVddに保持される。計算器に利
用したときハードウエアクリアあるいは「クリ
ア」キーに用いられるKC線２０６はインバータ
を介して線１９９に接続される。クリアキー
が上がるとはVssあるいは１であり、下がると
リード線２０６は接地され、リード線１９９は−
Vddになる。チツプには外部コンデンサが用いら
れ、KC入力に対して遅延、平滑あるいははね返
り防止を行う。 一般に処理器チツプを計算器として用いる場合
は、数値データは、その形でキーボード入力を介
して入力されない。すなわち「７」のキーを押圧
したとき、BCDの「７」すなわち0111はＫ線に
は発生しない。その代り普通一連のプラグラム用
ステツプが用いられてキーが下がつたことをを検
出し続いて累算器５２にＫ線情報を記憶し、起動
したリード線１８の符号がＹレジスタ４０に記憶
される。このデータはソフトウエアによりキーを
確認し、BCDをRAM２５に入力し、操作を実行
するのに用いられる。 この入力装置の利点は番号と操作がＫ線で混合
し、番号が数値順である必要がないことである。
また２つのキーを同時に押してもよく、この場
合、一つはソフトウエアにより拒絶される。さら
にDPT位置のためのような固定スイツチも一時
スイツチと混合できる。このような操作は公知の
ものでは実行できない。 テストモードを除いて、キーボード入力は
CKB論理回路５６だけに入る。そこからキーボ
ードは累算器あるいはRAMYレジスタにロード
される。 制御・キーボード・ビツト（CKB）論理５６ 第１２図に示されたCKB論理回路５６は繰５
５−１〜５５−８に1〜8出力を発生さ
せる同じ４つの複合ゲート５６−１，５６−２，
５６−４および５６−８から構成される。すでに
説明したようにCKB出力は加算器入力選択回路
５１とRAM書き制御回路７０に印加される。４
つの複合ゲート５６−１〜５６−８の各々は３つ
の異なるゲート用回路２１０，２１１，２１２を
有し、各々は線３３に現在現われる命令語に応じ
てある条件のもとにCKB出力を発生する。各各
の場合、ゲート用回路２１１には線３３から
ANDゲート２１３に入る0、1、2、3、R4
が印加され、また線７５−１〜７５−８から
ANDゲート２１４に入るK1、K2、K4あるいは
K8のいずれかが印加される。これは、命令語が
00001XXXであるとき、CKB線５５のキーボー
ドデータあるいは外部データを配置する働きをす
る。ゲート用回路２１０はRAM２５のビツトを
セツトおよびリセツトする働きをし、線３３から
ANDゲート２１６に入る0、1、R2およびR3
を受ける。従つてこの部分は命令語0011XXXX
に応答し、一方ゲート２１０の残る部分はORゲ
ート２１７を経てR6、6、R7あるいは7のう
ち２つに応答するので、４つのゲート５６−１〜
５６−８のうち１つのみがCKB出力を発生する。
これは４ビツトのうち１つを選択しビツト操作を
行う働きをする。ゲート用回路２１２は各々の場
合、線３３より2、3、4に応答するANDゲ
ート２１８を有する。ゲート２１８の出力はゲー
ト２１９のR1でORされ、ゲート２１９は続いて
R0およびR4、R5、R6あるいはR7でANDゲート
２２０に接続される。このようにして、複合ゲー
ト２１２は、命令コードが01XXXXXXでR2、
R3あるいはR4のいずれか１つあるいはそれ以上
が０であるときCKB出力５５の４ビツトR4、
R5、R6およびR7のすべてを配置する働きをす
る。定数操作のある場合には、定数欄のR4ある
いは最初のビツトは常に「１」である。これはこ
の場合用いられる定数に関する必要な制限であ
る。R1は、00000XXXのコードによりまた定数
欄R4−R7がCKB線５５に用いられるという点で
もしR2−R4が「０」ならば実際には「関与する
な」のビツトである。 第１２ａ図を参照すると、複合ゲート５６の１
つであるゲート５６−８が図示されている。他の
ゲート５６−１，５６−２，５６−４は第１２図
に示したR6、R7およびＫ入力が変ることを除け
れば同じものである。φ2のとき、出力線５５−
８は装置２２２を経て−Vddにプリチヤージさ
れ、続いて次のサイクルのφ1の間にゲート用回
路２１０，２１１，２１２および装置２２３を介
して条件的にデイスチヤージされる。もしリード
線３３の命令コードが0011XXXXであるなら、
ゲート２１２は、R1、2、3により短絡され一
方ゲート２１１は2と3により短絡されるので
ゲート２１０は制御していることが理解される。
このようにして、0011XXXXの場合、４つの
CKBゲート５６のうち一つはR6、6、R7、7
の組合せを受けるゲート２１７により選択され
る。リード線３３の命令が00001XXXならば、ゲ
ート２１０がR2、R3により短絡され、一方ゲー
ト２１２はR1、4により短絡されるのでゲート
２１１は制御し続けることになる。したがつて、
K8はリード線５５−８がアースに接続されてい
るか否かを決定する。リード線３３の命令が
01XXXXXXであるならば、ゲート２１０と２１
１が1により短絡されるのでゲート２１２は制
御し続ける。従つてR7（あるいは他のゲート５６
のR4、R5あるいはR6）はリード線５５−８がデ
イスチヤージされたかどうかを決定する。リード
線３３の命令が00000XXXならばゲート２１０は
R2、R3により短絡され、ゲート２１１はR4によ
り短絡されるのでゲート２１２も制御し、一方グ
ート２１９は、2、3と4のすべてが「１」で
あるので導通しない。 このようにしてCKB論理回路５６の全体の機
能は３重になつていることがわかる。第１に、命
令コードのある場合にあらわれる定数は線５５に
印加される。第２に、リード線７５のキーボード
あるいは外部入力はリード線５５に印加される。
第３に、RAM２５のデイジツトの４ビツトのう
ち１つをアドレスするときの場合のように、４つ
のリード線５５のうち１つが選択される。これら
の機能のすべてはそのときの命令語により制御さ
れる。 RAMページアドレスレジスタ７３ 第１３図にRAMページアドレスレジスタ７３
が図示しれている。RAMページアドレスはリー
ド線２８に現われる２つのビツトRAX0とRAX1
から構成される。レジスタは同じ２つの段７３−
０と７３−１からなり、その各々は入力２２５、
２つのインバータ２２６および２つの異なるフイ
ードバツク接続２２７，２２８を有する。各段は
従つてφ1とφ2のときクロツクされる再循環レジ
スタである。２ビツトRAMページアドレスは、
もし装置２３０が制御回路PLA６０からリード
線６１−２３に現われるあるいは
「RAMXロード」により作動すると入力２２５に
ロードされる。アドレスは、いつたんロードされ
ると通路２２８を経て無限に再循環する。レジス
タのRAMXアドレスは、装置２３１が制御PLA
６０からリード線６１−２２に現われる
「COMRAX」命令により作動したときもしそれ
が「０」あるいは−Vddであるならば、補数がと
られる。これにより通路２２７を介して再循環が
起り、アドレスは補数がとられる。が
「１」であるときはビツトは通路２２８を経て再
循環し、アドレスは同じ状態に留まる。 RAMページアドレスはリード線２８を経て直
接RAMページデコーダ２９をアドレスするため
に用いられる２ビツトＸレジスタに納められる。
レジスタ７３は二通りに変更される。第１に、
ROM２４から命令語の一部としてくる6と7
は、すでに説明したようにロードされる。第２に
レジスタ７３に記憶されたアドレスはビツト毎補
数がとられる。電力アツプクリアとハードウエア
クリアを有する機構以外にＸレジスタ７３には何
の影響も与えない。レジスタ７３に起る変更は次
の命令サイクルまでは有効でない。 ROM２４とROMページアドレスデコーダ 第１４図を参照すると、ROM２４とROMペ
ージデコーダが図示されている。ROM２４は半
導体基板に伸長したＰ−拡散であるＸ線２４０の
配列と、基板の電界酸化被膜にのせられた金属細
片であるＹ線２４１の配列より構成され、各線は
通常の方法でつくられる。Ｙ線は、第１４図には
一部しか図示されていないが64本設けられ、Ｘ線
は128本設けられる。ROM２４は仮想アース型
であるので８つのＸ線２４０毎に１本のアース線
２４２が必要なだけである。内部アース線は隣接
するグループで共通となるので実際には16本では
なく９本のアース線が必要なだけである。仮想ア
ース型のROMは本出願人に譲渡された1973年９
月13日付米国出願第369901号と1973年９月24日付
米国特許出願第400471号に記載されている。本出
願人に譲渡された米国特許第3541543号に記載さ
れているようにデータビツトは薄い酸化物領域２
４３を介して隣接する線間および線２４０とアー
ス線２４２間に形成される。薄い酸化領域２４３
は各々MOSトランジスタの存在あるいは非存在
を定めるものであるが、その模様により各データ
ビツトに対して記憶されたものが「１」であるか
「０」であるかが定まる。ROM２４は薄い酸化
物領域２４３に対して8192のビツト位置ないしは
電位位置を有する。その位置は各８ビツトを含む
1024の語として構成される。８ビツトはROMよ
り８本の線３３（第１４図にはその一つのみが図
示されている）に存在し、８本の線３３は命令語
のビツトR0〜R7に対応する。1024の語は各64語
からなる16個のグループあるいはページに分割さ
れる。 ページデコーダはトランジスタ２４５からなる
16個の配列２４４から構成される。そのうち２つ
の配列２４４が図示されているだけが、正確には
16個存在する。各配列は16個だけのトランジスタ
２４５と１つのトランジスタ２４６を有し、トラ
ンジスタ２４６は公知の仮想アース型ROM用の
デコーダに比べて大きい改良されている。デコー
ダには第１０図のROMページアドレスレジスタ
４６から４本のリード線３５−１〜３５−８に現
われる４ビツトのROMページアドレスが印加さ
れる。４つの入力／プレチヤージ回路２４７には
すべて同時にφ2のとき装置２４８によりクロツ
クされるROMページアドレスビツトが印加され
る。インバータ２４９によりそのままの信号と反
転信号が得られるので、８本のアドレス線２５０
は、16個のすべての配列２４４を経てROMの全
体の幅を走る。これらの幅２５０によりトランジ
スタ２４５のゲートに至るX1、1、X2、2、
X4、4の入力、ならびにトランジスタ２４６に
至るX8、8の入力が得られる。選択されたリー
ド線２５０は装置２５１を介してφ2でチヤージ
され、ゲートされたコンデンサ２５２によりブー
トストラツプする。出力回路２５３により各対の
配列２４４はリード線３３の１つに接続されるの
で、回路２５３は８個ある。隣接する配列の各々
は出力線２５４と２５５を有し、その出力線はま
たROM配列のＸ線２４０である。X8、8アド
レスビツトはトランジスタ２４６を介してこれら
の出力線のうち１つを選ぶリード線２５４，２５
５のうち選択された１つの線は、φ2のときVssに
あるならばインバータ２５６の入力に接続され装
置２５７を経て入力線３３をアースし、またφ2
のとき−Vddにあるならば出力線３３を装置２５
８を介して−Vdd（φ2の間）に接続する。ゲート
されたコンデンサ２５９は出力を高い値にブート
ストラツプする働きをする。ページアドレスは各
配列２４４のトランジスタ２４５により８つの各
グループ内にある８本のリード線２４０の一つを
選択する。１、２および４ビツト、すなわちX1、
X1、X2、2、X4、4のリード線は、１つのＸ
線をアース線２４２にまた次の隣りのＸ線２４０
をリード線２５４か２５５に接続するように起動
される。たとえば、1010のページアドレス（X1、
X2、X4、X8とリストされる）によりリード線２
４０ａは装置２４５ａと２４５ｂを経てアース線
２４２に接続され、リード線２０４ｂは装置２４
５ｃを経て出力線２５４に接続され、一方X8線
の装置２４６は線２５４を節点２６０したがつて
出力に接続する。したがつて後述するように特定
のＹ線２４１がＹデコード２７により選択された
場合は、線２４０ａと２４０ｂ間にある酸化物ゲ
ート２４３ａはいずれも限定的となる。 ROMの重要な特徴はリード線２４０のプリチ
ヤージする方法である。これらの線２４０はすべ
てφ1のときクロツクされる装置により共通線２
６２に接続される。共通線２６２は２つの乏デプ
リーシヨン型のMOSトランジスタ２６５により
−Vdd源に接続されるので、線２６２は−（Vdd−
2Vt）の電位になる。ここでVtは装置２６５のし
きい値である。普通、Vddは15.0ボルト、Vtは2.0
ボルトである。線２４０は低い電圧へチヤージさ
れ、このことは線がVddにプリチヤージされたと
きの様子と比較すると線は早くプリチヤージされ
また早くデイスチヤージされることを意味する。 ROM／RAM語デコーダ２７ 第１５図を参照すると、ROM２４とRAM２
５用の語デコーダ２７がデータ選択回路３９とと
もに詳細に図示されている。デコーダ２７はリー
ド線３８の12本の線アドレス（６のビツトとその
補数）を受け、64本の出力線３４から１つを
ROM用にあるいは16本のリード線２６のうち１
つをRAM用に選択する。線３４は金属細片すな
わちROMのＹ線２４１である。選択回路３９
は、装置２７０によりφ2でゲートされたとき
RAMYレジスタ４０から４本の線４１−１〜４
１−８に現われる４ビツトのRAMYアドレスを
受ける。この回路はまた装置２７１によりφ1で
ゲートされたときリード線４２−０〜４２−５に
現われる６ビツトのプログラムカウンタ出力４２
も受ける。各機器サイクルの間、ROMアドレス
はφ1のとき出力され、RAMアドレスはφ2のとき
出力される。RAMアドレスは４ビツト（24＝16）
だけであり一方ROMアドレスは６ビツト（26＝
64）であるので、余分のビツトはそれぞれRAM
アドレス用の点２７２と２７３でVssとVddに接
続される。インバータ２７４によりそのまゝの信
号と補数の信号がデコーダに得られ、Y0、0、
Y1、1、…Y6、6と表示された12本のリード
線２８０（リード線３８に同じ）に現われる。リ
ード線２８０は金属細片でありＰ拡散リード線２
８１と重なりROMと同様な配列を形成する。リ
ード線２８０の選択ビツト位置に薄い酸化物領域
が設けられ隣接するリード線２８１間にMOSト
ランジスタを形成する。６ビツトコードが与えら
れるとリード線２８１の一つが選択される。リー
ド線２８１のすべては装置２８３を経てφ1のと
き装置２８２のゲートに接続される。ゲートされ
たコンデンサ２８４は装置２８２のゲート電圧を
ブートストツプして高い値にする働きをする。ト
ランジスタ２８２の１つのゲートがφ1の間に負
に駆動されたことによりリード線２４１の１つが
φ2の間リード線２８５より負に駆動されるまで
すべてのリード線２４１はアースされている。リ
ード線２８１は各機器サイクルの間２回φ4によ
りチヤージされる。φ4は装置２８７と２８８を
介してリード酸２８６から２８１に印加される。
φ1の最初の部分でリード線２８１のすべてと装
置２８２のゲートはφ4により負にチヤージされ、
続いてφ1の後半分でφ4はアースになる。またリ
ード線２８１を接続する酸化物領域の配置に従い
またリード線２８０のどの線が負になるかに従つ
てリード線２８１の１つを除くすべてと装置２８
２のゲートはデイスチヤージされアースに戻る。
装置２８９と２９０はリード線２８１をデイスチ
ヤージする通路を交互に選択する。装置２８９と
２９０はY6と6によりゲートされるので、φ1と
φ2の間１つは常にオン、他の１つはオフである
線２８１はまた期間９５、すなわちφ2の最初の
半分で負になり、φ2の後半分で１つを除くすべ
ての線がデイスチヤージされφ4源にアースされ
る。 デコーダ２７からリード線２６に至る出力は
φ2のとき装置２９２を経て発生する。その装置
を経て64本のリード線のうち16本がアドレス出力
回路３００にある装置２９５のゲート２９４に接
続される。出力回路３００は16個の同じ回路から
なるが、その４つのみが図示されている。選択さ
れたRAMアドレスリード線２６は装置２９５に
よりリード線３０１を経てφ2の間に−Vddに駆動
される。デートストラツプ・ゲートされたコンデ
ンサ３０２により選択されたリード線２６には確
実に大きな負値が発生する。選択されなかつた２
６は装置３０２，３０３，３０４を有する零保持
回路によりアースに保たれる。φ2の間、すなわ
ち選択された出力のためゲート２９４がチヤージ
されている間、装置３０４は導通し、ゲート３０
５を負に駆動して、トランジスタ３０２を作動さ
せしたがつてすべてのリード線２６をVss線３０
６に接続する。続いてφ2がアースになりφ2が負
になるとき、選択されたアドレス線２６の節点３
０７は負になり始め、装置３０３を作動し節点３
０５をデイスチヤージし従つて選択されたアドレ
ス線をアースから切り離す。選択されなかつたア
ドレス線は節点３０５が負に留まり、装置３０２
をオンに保持するのでアースに留まる。その出力
回路の効果は、φ2の間線２６のすべてがアース
にあり、2の間は選択されて−Vddになる線を除
いてすべてアースになることである。 Ｄ出力レジスタ８４ 第１６図を参照すると、出力レジスタ８４と出
力バツフア８６が詳細に図示されている。このレ
ジスタは同じ13個の段３１０から構成されるが、
図にはそのうち２つだけが示されている。各段３
１０はRAM２５に用いられたのとほゞ同じであ
るが制御回路が付加されたセルフリフレツシユ型
RAM素子である。この素子は、５つのトランジ
スタ３１１，３１２，３１３，３１４および３１
５を有する。節点３１６の容量とトランジスタ３
１１のゲート３１７の容量は重要である。負の電
圧が節点３１６に記憶されると、その電圧は装置
３１４を介してφ5間ゲート３１７をチヤージす
る。続いてφ1の間ゲート３１７の負の電圧は装
置３１１を作動し、装置３１２はオンになるので
節点３１６はさらに負の電位になり、記憶された
電荷をリフレツシユする。節点３１６がVssにあ
るときは、ゲート３１７はφ5の間チヤージされ
ず、装置３１１はφ1の間作動しないので、節点
３１６はVssに留まる。節点３１６への入力はア
ドレス線２６の１つによりオン、オフされる装置
３１３を通過する。13個の全ての段３１０の装置
３１３は、装置３２１によりφ2の間アースされ
るリード線３２０に接続されるる。リード線６１
−１６と６１−１７にはと命令が制
御PLA６０より印加され、それによつてリード
線３２０は、装置３２２と３２３を介してそれぞ
れアースあるいはVddに接続される。節点３１５
は＋がクリア回路３２より印加される命
令線３２４を介して電力アツプクリアあるいはク
リアキーにより−Vddにされる。リード線３２４
の負電圧は装置３２５をターン・オンし、節点３
１６に「０」あるいは「−Vdd」を印加する。す
べての段３１０は命令が発生し、2のと
き線２６の１つが−Vddになるまでこの「０」の
状態に留まる。１つのRAMYレジスタ線２６が
負になるので段３１０のうち１つだけが１命令サ
イクルの間にセツトされる。いつたん「１」ある
いは「Vss」にセツトされると、命令を起
動しリード線２６により１つの段をアドレスする
ことによつて特にアドレスされリセツトされるま
でその段はその状態に留まる。段８４−０〜８４
−１２は任意の順でセツトおよびリセツトされ、
そのいくつかあるいはすべては同時にセツト状態
にあり得る。たとえば「任意のキーを下げる」に
対してテストをしようと思うとき、すべての出力
１８は、すべての段８４をセツトすることにより
（各段に対して１命令サイクルを必要とする）起
動され、続いてＫ線が読み込まれ、テストされ
る。すべてのＤ出力を起動する必要がなく、Ｄ出
力はMSDからLSD、あるいはLSDからMSDに起
動されるので零削除は種々の方法で導かれる。 出力バツフア８６はレジスタ８４の種々の段に
記憶されたビツトに従い端子１８にVddあるいは
アース電位を与える働きをする。図示回路は全電
圧振幅を確実に行わせるのに適している。 累算器状態出力レジスタ６２とセグメントデコー
ダ６３ 第１７図には、セグメントデコーダ６３と出力
バツフア６５とともに累算器・状態出力レジスタ
６２（以下レジスタ６２）が図示されている。レ
ジスタ６２は同じ５つの再循環レジスタ段６２−
１、等から構成され、その各々はNANDゲート
３３０、インバータ３３１と再循環通路３３２を
有する。段はリード線３３４と３３３によりφ3
とφ2のときクロツクされる。入力データは第６
図の累算器出力線ACC１〜ACC８５３−１〜５
３−８より段６２−１〜６２−８に印加される。
また入力データは第８図の状態ラツチ出力線６９
より状態バツフア６２−Ｓに印加される。これら
の入力は制御回路PLA６０からリード線６１−
２０に命令が発生したとき装置３３５を経
てロードされる。レジスタ６２のすべての段は、
ゲート３３０のすべてに対する入力である、制御
回路PLA６０からリード線６１−２１に現われ
るCLRS命令によりクリアされる。またリード線
３２４の＋命令により、レジスタ６２の
段はクリアされる。すなわち零がロードされる。
そのまゝの出力と反転した出力がA1、1、A2、
A2、…Ｓ、線３３６を経てPLA６３の第１区
分６３−１の10個の入力に印加され、それにより
PLAをコード化する通常の方法で20本のリード
線６３−２のうち１本が起動させる。PLA６３
の第２の区分６３−３はリード線６３−２の入力
に対してリード線６４の１本またはそれ以上を起
動するようにコード化される。PLA６３は、代
表的な計算器操作の場合、累算器出力のBCD情
報を標準の７セグメント表示装置駆動信号に変え
るようにコード化される。BCDは４つのリード
線６４に送られてもよいしまたは他のコードでも
よい。小数点位置はS8の状態ラツチ出力による。 ８つの出力バツフア６５−１〜６５−８はすべ
て同様であり、第１７図にはその２つだけが図示
されている。このバツフアはVssあるいは−Vdd
を出力端子１７に印加し、表示装置のセグメント
あるいはデータ線やプリンタのような他の出力を
駆動する働きをする。 電力アツプクリア回路８２ 第１８図には、第９と１０図の線１６７に電力
アツプクリア命令を発生しまた第１７図の
線３２４に「ハードウエアクリアあるいは電力ア
ツプクリア」命令＋を発生する回路が示
されている。NORゲート３３８にはリード線１
９９のおよびインバータからクリアキー信号
が印加される。はラツチ回路３４０とコン
デンサ３４１よりつくられる。電力が最初入れら
れたとき、コンデンサ３４１はまだ充電されず入
力３４２はほゞアースにあるので、ラツチ回路３
４０は１つの状態にあり、リード線３４３を介し
て出力を発生し、リード線１６７にをまた
リード線３２４に＋を発生する。コンデ
ンサが充電したあと、ラツチ回路３４０は状態を
変え、はアースに戻るので、計算器は通常
のモードで操作することができる。フイードバツ
ク接続３４４により電力が入つたときコンデンサ
は確実に放電し、あるいはラツチ回路３４０は本
来の状態になる。外部コンデンサが用いられるな
らば、リード線３４５の反転されたはを
伸ばす働きをする。回路の残りの部分はチツプを
テストするためのものである。プログラムカウン
タ３６の最後の段３６−０の出力１６５は、リー
ド線１９９のにより作動する装置３４６に接
続される。装置３４６の出力はリード線３４７に
よりS8出力バツフア６５−８の入力に接続され
る。従つてが負のときは、プログラムカウン
タ３６の内容はバツフア６５−８を介して直列に
端子１７−８に読み出される。がアースにあ
るときは、装置３４８がターンオンし、リード線
６４−８は通常操作モード用のS8出力バツフア
に接続される。 プログラムカウンタフイードバツク 第１９図を参照すると、第９図のプログラムカ
ウンタ用フイードバツク回路が図示されている。
この論理回路はプログラムカウンタ３６の各６個
の出力４２−０〜４２−５を吟味し、リード線３
５０を経てプログラムカウンタ３６の第１段に
「１」あるいは「０」のどれが入力されたかを決
定する。排他的論理和回路はプログラムカウンタ
３６の最後の２つの段の出力であるリード線４２
−４と４２−５を吟味し、等価値を発生する。も
し両方とも「０」あるいは「１」であるときは、
「１」が入力３５０にフイードバツクされ、もし
その両方が異なるときは、「０」がフイードバツ
クされる。これによりランダムなやり方で63まで
の計数が可能であるが、ある手段を用いてシフト
レジスタ３６のすべてが１である状態をぬけ出す
必要がある。すべてが１であるとき、フイードバ
ツクされた項は「１」であり、カウンタはすべて
１に留まる。この状態をさけるために、ゲート３
５２は01234５に応答し、111111の計数を強制す
る。この場合カウンタは固定されるが、NAND
ゲート３５３と３５４はともに012345に応答し、
次のフイードバツクで「０」を強制する。この回
路により６段シフトレジスタは準ランダムな方法
で、すなわち規則的な順序ではないが、繰返し的
な設定順で計数する。ゲート回路３５５はテスト
用であり、が第１１図よりリード線に現われ
るとゲート３５１からの通常の通路は破られ、リ
ード線７５−１のK1入力が連続的にプログラム
カウンタ入力３５０に供給される。 クロツク発生器８０ 第２０図を参照すると、クロツク発生器８０の
ブロツク図が示されている。クロツク発生器８０
は通常のカウンタ段３６０から構成され、その各
各はクロツク発振器３６１より得られるφとφに
よりクロツクされる。約500KHzのクロツクφは
直接外部ピン２２により同期される。すなわち外
部ピン２２と２３はともに周波数を設定する抵抗
３６２を介して−Vddに接続される。周波数はよ
り小さな抵抗とVssに接続されたコンデンサ３６
３を用いてより正確に設定できる。いずれにして
も発振器は種々の型がある。クロツクφより、第
４図の６つの期間９１〜９６を発生するために、
カウンタ段は、フイードバツク回路３６４を用い
て通常の方法で６まで計数するように接続され
る。デコーダ３６５は、カウンタの６つの状態を
表わす３つのカウンタ出力３６６を選択し、出力
線３６７に1、2、3と5を発生する。これら
は反転されて出力３８８にφ1、φ2、φ3とφ5を発
生し、本装置全体にわたつて用いられる。φ4を
発生するためにと2の出力はNORゲート３６
９に接続され、その出力は一つのカウンタ段３７
０により一期間遅延され、4を発生する。4の
出力は反転されリード線３７１にφ4を発生する。 論理ブロツクの詳細 第２１ａ〜２１ｊ図に、第３、５〜２０図の装
置に用いられる論理ゲート、インバータ等が詳細
に図示されている。すべてのインバータはイオン
注入デプレーシヨン負荷型であり電力消費を最小
にする。ゲートは、デプレーシヨン負荷あるいは
負荷がゲートされるものを用い、あるいはプレチ
ヤージ型で再び電力の節約をはかる。 命令の組 ROM２４に収納されリード線３３に読み出さ
れた８ビツトの命令語は第２２図に図示されたよ
うなフオーマツトであり、ブロツク３８０は８ビ
ツトR0〜R7を有する語を表わす。この語は、各
機能に対して異なるいくつかの欄およびその下位
を持つと考えられる。R0のビツトは分岐あるい
は呼出し（論理１）と操作（論理０）を識別す
る。これはOP1欄である。命令の組は４つの基本
的なフオーマツト、、およびを有し、い
ずれの場合もOP1欄は現われる。フオーマツト
は分岐あるいは呼出し用であり、R1にその２つ
を識別するCB欄とR2〜R7に分岐あるいは呼出し
用の６ビツトアドレスであるＷ欄とを有する。フ
オーマツトはR4〜R7の欄Ｃに納められた４ビ
ツトの定数を含む命令であり、R1〜R3にある３
ビツトのOP2欄は定数により実行される操作を規
定する。フオーマツトはビツトとRAMページ
操作用であり、欄Ｂはビツトあるいはアドレス、
欄Ｆは操作を決め、欄OP3はビツトあるいは
RAMページ操作用の011コードの特性をもつ。
フオーマツトは欄OP3とＡにより形成される演
算あるいは特殊な命令用である。 命令の概略の組分けを表わすカルノ
（Karnaugh）図が第２３図に図示されている。
８ビツトの命令語により28すなわち256の組合せ
あるいは固有の命令が可能である。このうち４分
の１、すなわち上部左にある「11」区画の64は64
のCALL操作を表わす。「10」の区画にある４分
の１は64種類の分岐操作を表わす。すなわち各々
は64個のROM位置の可能性のうちの１つへの分
岐を表わす。下部左の「01」区画は定数操作の64
種類の可能性を有しこの1/4区画の各々は４ビツ
トの定数欄Ｃにおいて16種類の定数の可能性を有
する。下部右の「00」区画は「0001」部分の欄Ｃ
において長い呼出しあるいは長い分岐用の16個の
ページアドレスを有し、また「0011」部分におい
て16種類の「ビツト」およびRAMページ操作を
有する。演算および特殊な命令のすべては0010お
よび0000部分において32種類の可能性として収納
される。 １つの命令の組についての詳細は添付した表に
示されている。他の命令の組は制御PLAとROM
をプログラミングし直すことにより可能である。
表に示されたものは計算器機能に用いられる。 命令の組の各種命令に対する記憶方法は第７図
の制御PLAの大部分のリード線１４７，６１−
１６〜６１−２３に対するものと同じである。 プログラムカウンタ３６とサブルーチンレジス
タ４３の操作は本装置のモード（すなわち機器の
状態）に従うものであることを注意しておく。２
つの状態、すなわち通常の状態とサブルーチンへ
の組込みを意味するCALL状態が可能である。機
器の状態は成功するようなCALLあるいは
RETURN命令により制御されるCALLラツチ２
０１により決められる。 機器が操作の通常のモードにある各命令サイク
ルの開始時、プログラムカウンタ３６の語アドレ
スは第１９図の回路を経て更新され次のROM語
アドレスを発生し、次のこのROMアドレスはサ
ブルーチンレジスタ４３に無条件に記憶される。
CALLを成功させる命令が実行されたとき、機器
はCALL状態に入り、さらにデータがサブルーチ
ンレジスタ４３に入るのを防止する。サブルーチ
ンレジスタ４３の内容はCALL命令の語アドレス
ではなく次の番にくる命令の語アドレスに保持さ
れる。 RETURN命令を実行すると機器は通常の状態
に戻り、サブルーチンレジスタ４３の内容はプロ
グラムカウンタ３６に移され、それにより本来の
語アドレスに戻される。 プログラムカウンタ３６は機器の状態あるいは
CLATCHにより影響されない。プログラムカウ
ンタは、その内容がCALL、BRANCHあるいは
RETURNを成功させる命令により変更されなけ
れば各命令サイクル毎に次の語アドレスを発生す
る。 機器の状態はROMページバツフアレジスタ４
７の機能を変える。通常のモードの間、レジスタ
４７はCALLあるいはBRANCHを成功させよう
とするときの新しいページ情報用源の働きをす
る。 通常のモードでBRANCHを成功させようとし
たとき、そのBRANCHは常にレジスタ４７の内
容をコピーしROMページアドレスレジスタ４６
に入力する。従つてレジスタ４７の内容が変更さ
れないならば、その後に続く成功に導く分岐のす
べては同じページ内にある。この種のBRANCH
は短かい分岐と呼ばれる。異なるページへの分岐
すなわち長い分岐を行うために、バツフアレジス
タ４７の内容はROMページレジスタ４７のロー
ド命令を実行することにより変更され所望のペー
ジアドレスに変えられる。BRANCHを成功させ
る場合は新しいページアドレスはアドレスレジス
タ４６にコピーされず、ハードウエアがセツトさ
れて新しいページ内で短かい分岐が行われる。 バツフアレジスタ４７からアドレスレジスタ４
６への移送はCALLを成功させる命令が行われた
とき同じ方法で行われる。長いCALLはCALL命
令を実行する前にアドレスレジスタ４６のロード
命令を実行することにより行われる。ページレジ
スタ４６のロード命令を省略すると短い呼出しと
なる。 長い呼出しあるいは短かい呼出しが実行された
あと、前のCALLページアドレスを含んだアドレ
スレジスタ４６の内容はバツフアレジスタ４７に
コピーされる。バツフアレジスタ４７とアドレス
レジスタ４６間のデータ移送は禁止される。この
ようにして、バツフアレジスタ４７はサブルーチ
ンから戻るとき所望のページアドレスを記憶する
ために用いられる。上に述べた特徴により、機器
がCALLモードにある間長い分岐を実行すること
はできない。同様にサブルーチンは６４命令（１
全ページ）以上含むことはできない。しかし
CALLモードにあるときROMページレジスタの
ロード命令を実行することによりバツフアレジス
タ４７の内容を変更することは可能である。これ
によりサブルーチンを退場するとき戻りページア
ドレスの変更が可能になる。RETURN命令が実
行されると、バツフアレジスタ４７の内容はアド
レスレジスタ４６にコピーされ、ハードウエアが
設定されて短かい分岐が行われ、機器は通常の状
態に戻る。 CALLあるいはBRANCHが成功しないときは
機器の状態あるいはレジスタ４６と４７の内容は
影響を受けない。２つのページアドレスレジスタ
４６のいずれかにあるデータはいずれも不変の
まゝ残る。すなわち短かいCALLあるいは
BRANCHが実行されるべきなら、ハードウエア
が設定されて短かい操作が行われる。もし長い
CALLあるいはBRANCHが開始されるなら、ハ
ードウエアが設定されて長い操作が行われる。さ
らに通常のモードでRETURNが実行される場合
は操作はない。 ROMアドレス論理の命令制御を補うため電力
アツプクリア回路のほかに外部入力が組み込ま
れ、回路起動が行われる。この回路起動により機
器状態は通常に設定され、ページアドレスが設定
されて短かい分岐が行われ、ページアドレスの内
容が４つのＫ線に印加されたデータの補数に設定
され、K1線にあるデータが直列にプログラムカ
ウンタ３６にコピーされる。 外部入力が印加されないときは、プログラムカ
ウンタ３６は６語000にセツトされページアドレ
スレジスタ４６は６アドレスF15にセツトされ
る。 命令の組に関し、加算器５０は２つの異なる、
同時的な機能を実行し、３つの出力をつくること
ができることが注意される。２つの４ビツト入力
５７と５８が加算され互いに比較されて、反転さ
れない２進和の出力が得られ、MSDが実施され、
２つの２進数が大きさにおいて等しいかどうか、
すなわちビツト毎に同じであるかどうかを示す比
較が行われる。比較および桁上げ情報は呼出しあ
るいは分岐条件を設定するのに用いられる。得ら
れた和は累算器あるいはRAMYレジスタのいず
れかあるいはその両方に記憶でき、また全然使用
しないこともできる。 命令語実行タイミング 命令語実行用タイミングは第２４、２５図を参
照すると理解される。第２４図には装置クロツク
φ1、φ2、φ3、φ4、φ5とともに一連の命令サイク
ルＡ、Ｂ、Ｃ等が示されている。サイクルＣで記
憶装置あるいはRAM２５のデイジツトの内容が
加算器５０に移され、その出力を累算器５２に移
さなければならない場合を考える。第２５図に操
作の概略が表示されている。加算器５０の入力は
φ1Cと図示された命令サイクルＣのφ1の間有効
である。RAM２５からのビツトは装置１０６で
φ4（φ1）Ｃのとき有効になり、出力線３２は装置
１０７によりφ2Bのときプレチヤージされてい
る。リード線６１−５の命令は装置１４９
が制御回路PLA６０でオンになるときφ2Bで有
効になる。制御PLAのリード線１４６はφ1Bが
終つたあと有効になる。リード線３３の命令語は
出力回路２５３でROからくるφ2Bの間有効であ
る。装置２４５と２４６のROM用出力デコード
もまた装置２５１，２４８およびリード線３５−
１よりφ2Bのとき有効である。ROMにおいて、
リード線２４０はφ1Bのときプリチヤージされ、
φ2Bで有効なデータをもつ。Ｙ線２４１はφ2Bで
有効であり、装置２８２はφ1Bで設定されてい
る。Ｙデコード２７の線２８１はφ4（φ1）Ｂでプ
レチヤージされ、φ1Bの後半で有効であつた。プ
ログラムカウンタ３６よりのROMYアドレスは
φ1Bのとき装置２７１によりゲートされた。
MTN操作が分岐の結果であるとすると、リード
線１６３の命令はゲート４８−７にお
いてφ2Aの終了後有効になつた。線３３よりの
RO分岐命令はここでφ2Aのときゲートされ、状
態はゲート６６−１がφ3Aのときデイスチヤージ
されφ2Aの後半線７９で有効になつた。一方分岐
アドレスは、ROMの出力２５３よりのφ2Aで有
効になる分岐アドレスを含んだリード線３３より
プログラムカウンタ３６に入る。 このようにしてサイクルＣで実行するように形
成された命令の場合、データは第２４図の点３８
１で有効であり、データ用RAMYアドレスは点
３８２で有効であり、ROM命令は線３３上点３
８３で有効である。この語に対するROMYアド
レスは点３８４でデコーダ２７に入る。このアド
レスは点３８５で有効であつた。状態は点３８６
でこのアドレスへ分岐する場合に有効になり、ま
た分岐アドレスもこの点３８６でROM出力にお
いて有効であつた。 MOS／LSIチツプ 上述した全体の装置は第２６図にかなり拡大さ
れて図示されているように単一のMOS／LSIチ
ツプで製造される。主要部の大部分は第３図のブ
ロツク図で用いられたのち同じ参照番号で表示さ
れている。デプレーシヨン負荷にイオン注入を用
いた、Ｐチヤンネル金属ゲートの製造工程が使用
されている。さらに多くのデイジツトあるいは表
示が用いられるならば28以上のピンの包装内にチ
ツプを用いることが可能なのでチツプには28以上
の結合パツドが設けられている。ROM、RAM
および制御PLAはチツプの領域の主要部を占め
る。このチツプは一辺が約5.08mmである。 チツプテスト機能 テストモードでチツプを操作できることはすで
に説明した。テストモードは通常、チツプを代表
的な28のピンプラスチツク包装内にシールする前
あるいはその後製造中に用いられる。チツプは
7.62cm直径のシリコンウエハー上で一度に約100
の単位でつくられる。多くのウエハーは同時に処
理される。すべての処理工程が完了したあと、ウ
エハーはスクライブされ第２６図に示したような
個々のチツプに分割される。この工程による良製
品の歩どまりは時々100％をかなり下まわる。各
処理工程で摩滅がありうるのでテストをしてどの
ウエハーがよく、ウエハーのどのチツプがよく、
またパツケージされた最終製品のどれがよいかを
見つけ出さなければならない。8800のトランジス
タそれに関連回路の各々が確実に完全であるため
には、計算器のすべての演算を実行してみなけれ
ばならないのでこのテスト方法は時間がかゝり、
費用がかゝる。この理由によりテストモードが組
み込まれている。その方法はROMの各1024の命
令語をチエツクし、その後で回路の残りをチエツ
クするのに充分な種々の命令を実行することであ
る。 テストモードで利用される操作は次のような操
作である。 第１に、ROM語アドレスは、第１９図のゲー
ト３５５に入りそれからリード線３５０を経て第
９図のプログラムカウンタ３６に入るK1ピン７
５−１を通過してプログラムカウンタ３６に直列
にロードされる。これは入力２０６のKCにより
制御される。KCがVssであるとき、リード線１９
９のはゲート３５１を経るフイードバツク回
路を不能にしK1入力をプログラムカウンタ３６
に入れさせる。このようにして８機器サイクル、
すなわち８×２すなわち16マイクロ秒後に語アド
レスが得られる。プログラムカウンタが節点１６
８へ新しいデータを受け入れることができるとき
のように各ビツトはφ1のときロードされる。 第２に、ROMアドレスは第１０図のK1〜K8
線７５、装置１９６、リード線１９２およびゲー
ト４６′を経てROMページアドレスレジスタ４
６に並列にロードされる。この通路は−Vddであ
るによつても作動され、ビツトはφ2でロード
される。語アドレスはφ1のとき直列にまたペー
ジアドレスはφ2のとき並列に入るので各アドレ
スは時間多重される。したがつて両アドレスをロ
ードするのに余分の時間は必要でない。全体の新
しい８ビツトの語アドレスは新しいROMアドレ
スを発生するのに用いられるのではなく、１ビツ
トだけ前進されることを考慮すると、1024のすべ
ての位置は1024×16すなわち16000マイクロ秒以
下でアドレスできることが理解される。 第３に、規定されたアドレスにある、ROMか
らの８ビツト命令語は外部制御によりリード線３
３からプログラムカウンタ３６に移される。これ
は装置１６２を作動させることにより実行され、
R0〜7を第９図に図示したような段３６−０〜
３６−７の節点にロードさせる。装置１６２は、
第１１図に図示したようにゲート４８−７のKC
とＫ２によりつくられる、リード線１６３の
BRNCALにより制御される。これは１機器サイ
クルに発生する。 第４に、プログラムカウンタ３６のデータは、
再びリード線１９９のの制御により、第９、
１８図のリード線１６５、リード線３４７および
セグメント出力バツフア６５−８を経て直列に送
り出される。これは、新しいROM語アドレスが
第１９図のK1およびリード線３５０を経てロー
ドされているよりも１ステツプ前に行われるが、
しかしロードされているときと同じ時に行われ
る。 ROM位置のすべてあるいはいくつかをテスト
するために、いま説明した、１、２、３、４のス
テツプが順に行われる。1024のすべての位置にあ
るビツトのすべては、適当に設計されたテスト機
器により20ミリ秒以下でテストされ、それは通常
の操作において複雑なある計算を行うに必要な時
間よりかなり小さい。 他のテスト方法は上述した第１と第２のステツ
プに従つて語およびページアドレスをロードし、
機器にその位置から始まる一連の命令を実行さ
せ、それから出力端子１７，１８の結果を観察す
るかいくつかのサイクル後プログラムカウンタか
らくる最後のROM出力あるいはアドレスを読み
出す方法である。これによりユニツトの全体をテ
ストするに充分な増分を選択し、それをテストす
ることが可能になる。ある複雑な操作の場合、何
回も、多分何百回も用いられる、たとえば規格化
のようなやつかいなルーチンがある。これらは一
度チエツクすればする必要がない。この方法によ
り繰返しルーチンは飛び越すことができる。 もちろんROMアドレスと内容の書き込みと読
み出しは模擬キーボードの見出し語で読ませて補
うことができる。 命令の表 CALL：11×××××× 状態に依存する。もし状態線７９が論理「１」
ならば、CALL命令は実行されない。 状態が「１」ならば、機器はCALLラツチ回路
２００を論理「１」にセツトすることにより示さ
れるようなCALLモードに入る。プログラムカウ
ンタ３６はサブルーチンレジスタ４３に記憶され
る。ページアドレスはバツフアレジスタ４７に記
憶される。バツフアレジスタ４７の内容はページ
アドレスとして用いられる。命令語のＷ欄R2〜
R7は装置１６２を経てプログラムカウンタ３６
にロードされる。CALLモード中実行されるすべ
ての命令は、CALLおよび分岐命令を除いて通常
の機能を行う。CALLモード内のCALLの実行は
有効でない。CALLモード内に行われる分岐は内
部ページでなければならない。 分岐（BRNC）：10×××××× 状態に依存する。もし状態が論理「０」なら
ば、分岐命令は実行されない。状態が「１」なら
ばＷ欄はプログラムカウンタ３６にロードされ、
バツフアレジスタ４７の内容はCALLモードのと
きを除いてレジスタ４６の新しいページアドレス
となる。分岐（CALLと同様）は状態論理回路６
６により無条件的である。状態論理回路６６は通
常分岐あるいはCALLを成功させる本来の条件で
ある「１」にある。分岐あるいはCALLのすぐ前
をいく命令が状態に影響を及ぼさないから、操作
は成功に導びかれる。状態は１命令サイクルの間
だけ有効である。従つて分岐操作の前に多重テス
トをすることは有効でない。分岐命令直前の命令
のみが分岐が成功するかどうかを決める。状態論
理回路６６は分岐命令後常に論理「１」に戻る。 Ｙレジスタの定数によるロード（TRCY）：0100
×××× 命令語のＣ欄、すなわちビツトR4〜R7はＹレ
ジスタ４０に移される。これは無条件であり、桁
上げも比較も状態論理回路６６に入らない。 Ｙレジスタと定数の比較（YNEC）：0101×××
× Ｙレジスタ４０の内容は命令語のＣ欄と比較さ
れる。リード線６７の比較情報は状態論理６６へ
の入力である。等しくないときは状態を論理
「１」に変える。この命令は状態に関係しない。 定数記憶、Ｙレジスタの増加（CMIY）：0110×
××× Ｃ欄の定数はＸ、Ｙレジスタ７３と４０により
アドレスされる記憶位置に直接記憶される。続い
てＹレジスタ４０は１だけ増加する。命令は状態
に関係せず、桁上げと比較は状態論理に入らな
い。 定数以下あるいはそれに等しい累算器
（ALEC）：0111×××× 累算器５２は２の補数を加えて命令語のＣ欄よ
り引かれる。その結果得られるリード線６７の桁
上げ情報は状態論理回路６６の入力である。累算
器５２が定数以下かそれに等しいならば、状態論
理回路６６は論理「１」にセツトされる。命令は
無条件的である。 ページレジスタのロード（LDP）：0001×××× バツフアレジスタ４７は命令語にあるＣ欄の内
容によりロードされる。これは無条件的で桁上も
比較も状態論理にいかない。 ビツトセツト（SBIT）：001100×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
た記憶位置の内容が選択される。命令語のＢ欄に
より選択されるような４ビツトの１つは論理
「１」にセツトされる。 ビツトリセツト（RBIT）：001101×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たROM２５の記憶位置の内容が選択される。 CKB論理回路５６を経て命令語のＢ欄により
選択されるような４ビツトの１つは論理「０」に
リセツトされる。 ビツトテスト（TBIT）：001110×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
た記憶位置の内容が選択される。CKB論理回路
５６を経て命令語のＢ欄により選択されるような
４ビツトの１つが加算器５０でテストされる。選
択されたビツトが論理「１」ならば状態は、線６
７の状態論理回路６６に入る比較出力を介して論
理「１」にセツトされる。 Ｙレジスタのロード（LDX）：001111×× ＸあるいはRAMページアドレスレジスタ７３
は命令語のＢ欄よりロードされる。これは無条件
的で、桁上げも比較も状態論理回路６６に入らな
い。 記憶および増加（STIN）：00100000 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAM記憶位置に記憶され
る。記憶操作の完了後、Ｙレジスタ４０は１だけ
増加する。無条件的であり、状態は影響されな
い。 メモリの累算器への移送（TRMA）：00100001 ＸおよびＹレジスタ７３，４０によりアドレス
されたRAMメモリ位置の内容は無条件的に累算
器５２に移送される。RAMのメモリデータは不
変である。無条件的であり、桁上げと比較は状態
論理には行かない。 メモリのＹレジスタへの移送（TRMY）：
00100010 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
るRAMメモリ位置の内容は無条件的にＹレジス
タ４０に移送される。RAMのメモリデータは不
変である。 Ｙレジスタの累算器への移送（TRYA）：
00100011 Ｙレジスタ４０は無条件的に累算器５２に移送
される。Ｙレジスタ４０の内容は不変である。 累算器のＹレジスタへの移送（TRAY）：
00100100 累算器５２は無条件的にＹレジスタ４０に移送
される。累算器内容は不変である。 メモリと累算器加算（AMAA）：00100101 累算器５２の内容はＸとＹレジスタ７３，４０
によりアドレスされたRAMメモリ位置の内容に
加算され、その結果得られる和は累算器５２に記
憶される。一方その結果より得られるリード線６
７の桁上げ情報は状態論理回路６６への入力とな
る。15より大きな和により状態は論理「１」にセ
ツトされる。RAM２５のメモリ位置の内容は不
変である。 メモリと零の比較（MNEO）：00100110 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAXメモリの内容は零と比較される。リード
線６７の比較情報は状態論理回路６６への入力で
ある。メモリと零が等しくないと状態論理回路６
６は論理「１」にセツトされる。 メモリと累算器の減算（SMAA）：00100111 累算器５２の内容は２の補数を加えることによ
りRAMメモリ位置の内容から減算され、差は累
算器５２に記憶される。その結果得られる情報は
状態論理回路６６への入力である。累算器がメモ
リより少ないか等しいならば、状態論理回路６６
は「１」にセツトされる。 増加分メモリのロード（INMA）：00101000 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAMメモリ位置の内容は１だけ増加され、累
算器５２に記憶される。RAMメモリのもとの内
容は不変である。結果としての桁上げ情報はリー
ド線６７を経て状態論理回路６６に入力される。
和が15より大きいときは、状態論理回路６６は論
理「１」にセツトされる。 メモリより小さいあるいは等しい累算器
（ALEM）：00101001 累算器５２は２の補数を加えることによりＸ、
Ｙレジスタ７３，４０によりアドレスされる
RAMメモリ位置の内容から減算される。その結
果得られる桁上げ情報はリード線６７を経て状態
論理６６への入力となる。論理「１」に等しい状
態は累算器がメモリより少ないか等しいことを示
す。メモリと累算器の内容は不変である。 減少分メモリのロード（DCMA）：00101010 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAMメモリ位置の内容は１だけ減少し累算器
５２にロードされる。メモリの内容は不変であ
る。その結果得られる桁上げ情報は状態論理回路
６６への入力である。メモリが１より大きいか等
しい場合は、状態論理回路６６は論理「１」にセ
ツトされる。 Ｙレジスタの増加（INY） Ｙレジスタ４０の内容は１だけ増加される。そ
の結果得られる桁上げ情報は状態論理６６の入力
である。１５より大きな和により状態論理回路６
６は論理「１」にセツトされる。 Ｙレジスタの減少（DCY）：00101100 Ｙレジスタ４０の内容は１だけ減少する。その
結果得られる桁上げ情報は状態論理回路６６の入
力である。Ｙが１より大きいか等しいと状態は論
理「１」にセツトされる。 累算器の２の補数（CIA）：00101101 累算器５２の内容は２の補数を加えることによ
り零から減算される。その結果は累算器５２に記
憶される。結果としての桁上げ情報は状態論理６
６の入力である。この操作は累算器５２の補数を
取り増加することに等しい。累算器の内容が零に
等しいならば、状態論理回路６６は論理「１」に
セツトされる。 メモリと累算器の交換（EXMA）：00101110 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
るRAMメモリ位置の内容は累算器５２と交換さ
れる。すなわち、累算器５２はメモリに記憶さ
れ、メモリは累算器５２に移送される。 累算器のクリア（CLA）：00101111 累算器５２の内容は無条件的に零にセツトされ
る。 ８の累算器への加算（A8AA）：00000001 命令語のビツトR7〜R4で決められるような定
数が累算器５２に加えられる。その結果得られる
桁上げ情報は状態論理回路６６の入力である。１
５より大きな和の場合は状態論理６６は論理
「１」にセツトされる。 Ｙレジスタと累算器の比較（YNEA）：00000010 Ｙレジスタ４０の内容は累算器５２の内容と比
較される。比較情報は状態論理回路６６の入力で
ある。Ｙレジスタ４０と累算器５２が等しくない
ときは状態論理６６は論理「１」にセツトされ
る。状態６６−１の論理状態はまた状態ラツチ６
６−２にコピーされる。 累算器の記憶（STA）：00000011 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAMメモリ位置に記憶さ
れる累算器５２の内容は不変である。 累算器の記憶とクリア（STCLA）：0000100 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAMメモリ位置に記憶さ
れる。そのとき累算器５２は零にリセツトされ
る。 10の累算器への加算（A10AA）：00000101 命令語のビツトR7とR4により決まるような定
数10が累算器５２に加算される。 ６の累算器への加算（A6AA）：00000110 命令語のビツトR7とR4により決められるよう
な定数６が累算器５０の内容に加算される。その
結果得られる桁上げ情報は状態論理回路６６の入
力である。結果が15より大きいと状態論理回路６
６は論理「１」にセツトされる。 累算器の減少（DCA）：00000111 累算器５２の内容は１だけ減少する。結果とし
ての桁上げ情報は状態論理回路６６の入力であ
る。累算器が１より大きいか等しいときは状態論
理６６は論理「１」にセツトされる。 累算器の増加（INA）：00001110 累算器５２の内容は１だけ増加する。 Ｘレジスタの補数（COMX）：00000000 ＸあるいはRAMページアドレスレジスタ７３
の内容は論理的に補数がとらえる。 外部入力のロード（TRKA）：00001000 ４つの外部Ｋ入力線７５にあるデータは累算器
５２に移送される。 テスト外部入力（KNEO）：00001001 外部Ｋ入力線７５のデータは零と比較される。
比較情報は状態論理回路６６の入力である。零で
ない外部データにより状態論理回路６６は論理
「１」にセツトされる。 出力レジスタのロード（LDO）：00001010 累算器５２の出力と状態ラツチ６６−２は出力
レジスタ６２に移送される。レジスタ６２は６２
で復号され８も出力線１７にデータを供給する。
またレジスタ６２はチツプへ外部データ出力に用
いられる主レジスタである。Ｙレジスタ４０の内
容もまた１だけ減少する。 ０出力レジスタのクリア（CLRO）：00001011 出力レジスタ６２の内容は零にセツトされる。 Ｄ〔Ｙ〕出力（RSTR）のリセツト：00001100 Ｙレジスタ４０の内容が０から12までの間にあ
るならば、Ｄ出力の一つは論理「０」にリセツト
される。Ｄ出力の選択はＹレジスタ４０の内容を
復号することにより決められる。Ｙレジスタに１
２より大きい値がある場合は、命令は使用者には
操作なしである。 Ｄ〔Ｙ〕出力のセツト（SETR）：00001101 Ｙレジスタ４０の内容が０と12の間にあるなら
ば、Ｄ出力の１つは論理「１」にセツトされる。
Ｄ出力の選択はＹレジスタ４０の内容を復号する
ことにより決められる。Ｙレジスタに12より大き
い値がある場合は、命令は使用者には操作なしで
ある。 戻り（RETN）：00001111 CALLモードで実行されたとき、サブルーチン
レジスタ４３はプログラムカウンタ３６に移送さ
れる。同時にバツフアレジスタ４７の内容は
ROMページアドレスレジスタ４６に移送され
る。この操作により本装置はサブルーチンが実行
されたあと本来の点に戻される。戻り命令が非
CALLモードで実行されるとき、すなわちサブル
ーチンを実行しないとき、命令は操作なしであ
る。
およびそのテスト方法に関し、特にメモリ、制御
手段等を含むデイジタル処理装置のテスト方法に
関する。 単一の大規模集積回路LSI半導体チツプ内ある
いは小数のチツプ内に主たる電子機能のすべてを
もつ型の電子計算器装置は、最初1967年９月29日
に出願された出願に基づくキルビー（Kilby）等
による米国特許第3819921号「小型電子計算器」、
1971年７月19日ボーン（Boone）およびコツホラ
ン（Cochran）により出願された米国特許出願第
163565号「可変機能プログラム型計算器」（現在
1973年12月３日出願の第420999号）、ブリアント
（Bryant）が1973年９月24日出願した米国特許出
願第400473号「電子計算器チツプにおけるデイジ
ツトマスク論理」（現在米国特許第3892957号）、
バンデイアレンドンク（Vandierendonck）、フ
イツシヤ（Fischer）およびハルツセル
（Hartsell）による1973年９月24日出願の米国特
許出願第400437号「デイスプレイおよびキーボー
ド走査を備えた電子計算器」（現在米国特許第
3987416号、およびコツホラン（Cochran）とグ
ラント（Grant）による1973年９月13日出願の米
国特許出願第397060号「多重チツプ計算器装置」
（現在米国特許第3900722号）等のテキサスインス
ツルメンツ社に譲渡された特許出願ないしは特許
に記載されている。 これらの先の発明により電子計算器のコストと
大きさが大幅に縮少しまた機能が増加した。また
そのような計算器が何百万台も生産された。生産
コストを減少し使用者に供する機能を増加させる
努力はいまも続いている。特に、大きな汎用性が
あり多種の異なる計算器および同様なデイジタル
処理器装置に使用できる基本チツプの構造が得ら
れゝば好ましいものになる。これが可能になれば
単一の生産設備により同じ装置が多量に生産さ
れ、違うところは単一のマスク変更だけであり、
それで多数の異なるタイプが生産され、一方大幅
なコスト利点が維持される。 上述した以前のMOS／LSI計算器チツプは一
般的にはレジスタ組織型で単一の命令語は与えら
れたレジスタのすべてのデイジツトに操作した。
さらに汎用的な試みは装置をデイジツト組織にし
一度に一つのデイジツトについて操作するように
することである。たとえば特定の一つのビツトフ
ラグをテストしたり設定できるのが好ましい。レ
ジスタ機器ではこれを行うために全13デイジツト
レジスタがアドレスされマスクされなければなら
ないが、一方デイジツト組織の機器は必要なデイ
ジツトあるいはビツトだけを呼び出せばよい。そ
のような性質を持つ計算器チツプの例は、ロツク
ウエル（Roekwell）の1972年９月25日の「エレ
クトロニクス」第31−32ページに記載されてい
る。 電子計算器あるいは電子式デイジタル処理装置
の半導体チツプを製造するとき、チツプ内の全素
子、相互接続配線及び複雑なユニツトに発生する
かも知れない問題点が完全であることを確認する
為のデバイス・テストは相当な時間を追加的に要
求するものであり、その結果コスト高をも引き起
すものである。本発明によれば、半導体チツプの
テストは著しく軽減される。 半導体チツプは、電子計算器あるいはデイジタ
ル処理装置のプログラムを記憶する読取り専用メ
モリあるいはROMを含んでいる。一例として、
このROMはそれぞれ８ビツトの1024語として組
織される8192ビツトを含む。チツプは更にデータ
記憶の為のRAM（ランダム・アクセス・メモ
リ）、加算回路（演算ユニツト）および複雑な制
御回路をも持つている。本発明はこれらの回路お
よびROM内に記憶されているビツトを最短時間
でテストする事のできる半導体チツプ及びそのテ
スト方法に関するものである。 「本願出願人による先出願である1973年９月24
日付米国出願のSer.No.400299（現在米国特許第
3921142号）には、電子計算器用のROM（読取り
専用メモリ）のテスト法及びその構成が示されて
いるが、そこに開示された技術によると限定され
たテストしか行うことができなかつた。本発明は
上記先行技術を改良したテスト機能を有する半導
体チツプ及びそのテスト方法であり、他のモード
でも使用される通常の入力端子を用いてテストモ
ードを可能とするものである。」 具体的な実施例においては、MOS／LSI半導
体チツプは電子計算器あるいは柔軟性の大きなデ
イジタル処理器としての機能を果すように用いら
れる。チツプはデータ記憶用RAM、プログラム
命令記憶用ROM、データに関し演算を行う演算
装置およびROMからの命令に対応して装置の機
能を規定する制御装置とを有する。キーボード入
力および表示出力用に入出力端子が用いられる。
出力端子の一組を用いて表示装置デイジツトとキ
ーボードマトリツクスを順次走査する。出力端子
のいくつかは、同じ端子が補助RAMをアドレス
しあるいはプリンタを駆動するのに用いることが
できるように任意の順序あるいはコード組合せで
起動される。他の出力端子の組は表示装置に至る
セグメント出力を発生する。出力端子のこの２つ
の組は別々に制御可能であり、出力端子の両組へ
のデータはラツチされるか、スタテイツクバツフ
アレジスタを通過するので、機器は与えられた出
力が存在する間他の命令を実行することができ
る。 全体の装置 第１図を参照すると、本発明のデイジタル処理
器が使用される小型電子計算器が図示され、その
計算器は、キーボード１１および表示装置１２と
ともに鋳型プラステイツクでできたハウジング１
０から構成される。キーボードには数字キー０〜
９、小数点キーおよび＋、−、＝、×、÷、Ｃ（クリ
ア）等数種の標準演算キーが納められている。好
ましい実施例では、EE（エンタエクスポネント）、
√、X2、 X√、YX、SIN、COS、TAN、
LOG等がキーボード１１に納められ、科学計算
ができるように計算器が設計されている。プログ
アミングに応じて他の多くの機能を含ませること
ができる。表示装置１２は、たとえば７セグメン
ト型で６から12のデイジツトであり、小数点ある
いはコンマとともに右側にべき指数あるいは科学
表示用の２つのデイジツトを備えている。表示装
置は、たとえば発光ダイオードLED、ガス放電
パネルあるいは液晶装置から構成される。計算器
は、ACアダプタが取り付けられ、またバツテリ
充電器を用いてもよいがハウジング１０内にバツ
テリ型の電源を有する自蔵型ユニツトである。 計算器のほぼすべての電子回路は、代表的には
28のピンプラスチツクパツケージ内にパツケージ
されハウジング１０内の印刷回路板に取り付けら
れる大規模集積回路半導体チツプ内に収納され
る。計算器装置の全体の構成は第２図にブロツク
図で示されており、キーボード１１と表示装置１
２は半導体チツプ１５に接続されている。チツプ
への入力はＫ１，Ｋ２，Ｋ４およびＫ８で表示し
た４つの「Ｋ線」１６とクリアキー入力KCであ
る。チツプからの出力には８つのセグメント出力
１７があり、表示装置１２の共通セグメントに接
続されている。表示装置の各デイジツトにおける
すべての同様なセグメントはいつしよに接続され
ているので、８つのセグメント出力だけが必要と
なる。表示装置１２のデイジツトはＤ０〜Ｄ１１
で表示した出力線１８により駆動され、特定の表
示用に適当な電圧と電流値を供給するためにデイ
ジツト駆動回路１９が用いられている。表示装置
のデイジツト数に応じ、出力線１８の数は13まで
の任意の数である。表示装置１２のデイジツト
数、キーボードに必要なＫ線１６の数およびハー
ドウエアクリアキーKCを用いるべきか、ならび
にパツケージ用のピンの好ましい数は具体的な設
計に対して最適にされる。出力線１８はまたキー
ボード１１を構成するキースイツチのマトリツク
スに接続される。出力線１８が13本あると仮定す
ると、マトリツクスは13×４すなわち52の交差点
を有し、52のキー位置（プラスKC）が可能にな
るが、その位置のすべてが設計に用いられるわけ
でない。〔×〕、〔÷〕、〔＋〕、〔−〕、〔＝〕、〔
Ｃ〕、
〔・〕、〔０〜９〕だけのキーボードを有する最小
機能の計算器にはただ17のキーが必要なだけであ
る。チツプ１５用の他の入出力ピンは、「Ｃ」す
なわちクリア機能に用いられるクリアキー入力
KC、単一電圧源すなわちVdd線２０、アースす
なわちVssピン２１、およびオン−チツプ発振器
用の種々の可能性を制御する２つの発振器入出力
ピン２３，２３を有する。通常ピン２２と２３は
接続されており、内部クロツク発生器の周波数を
設定するためにピンからVddへ抵抗が接続されて
いる。コンデンサをアースに接続することにより
さらに精度が得られる。チツプ１５の一つを他と
同期させるためには、ピン２２と２３は接続しな
いで、他のチツプの出力ピン２３からくる外部同
期は駆動されたチツプの入力ピン２２に接続され
る。代表的なクロツク周波数は500KHzである。 このようにして11デイジツト表示装置に対して
は28ピンの標準集積回路パツケージが用いられ
る。44個のキースイツチ、11個のデイジツトおよ
び１デイジツトあたり８セグメントを用い、もし
すべての入出力を直接接続したら余分のピンが必
要になるので、米国特許出願第163565号に記載さ
れたような方法でキーボードと表示装置入出力の
時間多重方法が必要となる。グループ１６，１
７，１８の24本のリード線は44＋11×８すなわち
132の接続の等価となる。 チツプ１５により汎用目的デイジタル処理器と
しての種々の機能が得られる。第１，２図のよう
に計算器として用いるとユニツトはリード線１６
のキーボード入力を受け、演算キーにより選択さ
れた入力データについて加減乗除、平方根等の演
算を行い、表示装置１２にその結果を出力する。
これらの機能を実施するために必要な電子装置は
0.508×0.508cm以下の大きさのウエハー上に8800
以上のMOSトランジスタを有するMOS／LSI半
導体チツプにより実現される。このチツプは２〜
３ドルのユニツトコストで多量に生産でき、非常
に複雑な機能を持つているにもかかわらず20〜30
ドルの範囲で販売できる計算器が可能になる。 装置のブロツク線図 チツプ１５により実現する装置のブロツク線図
が第３図に図示されている。本装置はリードオン
リーメモリROM（読み取り専用メモリ）２４と
ランダムアクセスメモリRAM（データ記憶メモ
リ）２５を含んでいる。ROM２４は一語あたり
８ビツトからなる1024の命令語を含み、本装置を
操作するプログラムを記憶するのに用いられる。 RAM２５は１デイジツトあたり４ビツトをも
つ４つの16デイジツトグループとしてソフトウエ
ア組識された256の記憶素子を有する。キーボー
ドで入られた数値データは、計算の中間および最
終値、ならびに状態情報すなわち「フラグ」、小
数点位置および他のワーキングデータとともに
RAM２５に記憶される。RAM２５は、計算器
装置のワークレジスタとの機能を果しているが、
それはシフトレジスタ等がこの目的のために用い
られる場合のようにハードウエアの意味における
分離したレジスタとして構成されているのではな
い。RAM２５は線２６の語アドレスによりアド
レスされる。すなわち、RAM２５内の16本の語
線のうち一つが組合せられたROM・RAM語ア
ドレスデコード回路２７により選択される。
RAM２５の４つの「ページ」のうち一つは２本
の線２８によつてRAM２５内のRAMページア
ドレスデコーダ２９に印加されたアドレス信号に
より選択される。線２６に語アドレスがまた線２
８にページアドレスが与えられた場合、４つの特
定ビツトがRAM Ｉ／Ｏ線３０によつてアクセ
スされ、読み出されて入出力回路３１を経て
RAM読出し線３２にくる。あるいは、データは
入出力回路３１と線３０を介してRAM２５に書
き込まれる。RAM語アドレスとして用いられた
16本の同じ線２６はまた出力線１８上に表示およ
びキーボード走査を発生するのに用いられる。こ
の目的のためにリード線２６はRAM２５を通過
し、以下説明するように出力レジスタとバツフア
に接続される。 ROM２４は各命令周期の間にROM出力線３
３上に８ビツトの命令語を発生する（命令語のビ
ツトはRO−R7で表示されている）。命令は各々
８ビツトを含む1024語に構成されたROM内の
8192ビツト位置から選択される。語は各々64語か
らなる16のグループないしはページに分割され
る。ROM内のある命令の番地を指定するために
はリード線３４上に64のうち１つのROM語アド
レスとリード線３５に16のうち１つのROMペー
ジアドレスが必要となる。線３４のROM語アド
レスは線２６のRAM語アドレスを発生するのに
用いられたのと同じデコーダ２７でつくられる。
ROM語アドレスはプログラムカウンタ３６でつ
くられる６ビツトのアドレスであり、そのプログ
ラムカウンタ３６は、命令サイクルのあと新しく
されるかあるいはROM出力線３３からリード線
３７を経てロードされ呼び出しあるいは分岐操作
に供される６ビツトのアドレスを有する６段のシ
フトレジスタである。RAMとROMの語アドレ
スデコーダ２７には２入力を有する復号データ選
択ユニツト３９からリード線３８に現われる６ビ
ツトのコード化されたアドレスが印加される。信
号データ選択ユニツト３９にはリード線４１を経
てRAM Ｙレジスタ４０から４ビツトのアドレ
スが印加されるか、線４２を経てプログラムカウ
ンタ３６から６ビツトのアドレスが印加される。
６ビツトサブルーチンレジスタ４３はプログラム
カウンタ３６と関連し、サブルーチン操作中戻り
語アドレス用の一時記憶装置としての機能を果
す。６ビツトアドレスは呼出し命令が開始された
ときリード４４を経てサブルーチンレジスタ４３
に記憶され、この同じアドレスはこの呼出し位置
で始まるサブルーチンの実行が完了したときリー
ド線４５を経てプログラムカウンタ３６にロード
され戻される。これにより命令語が保存されプロ
グラミングがさらにやりやすくなる。リード線３
５のROMページアドレスはROMページアドレ
スレジスタ（以下ページアドレスレジスタと略
称）４６でつくられ、そのレジスタはまたそれに
関連したROMページバツフアレジスタ（以下バ
ツフアレジスタと略称）４７を有しサブルーチン
の目的に使用される。ページアドレスレジスタ４
６は常に現に使用されるROM用ページアドレス
を含み、直接ROMページデコーダを呼び出す。
バツフアレジスタ４７は多機能バツフア一時記憶
レジスタであり、その内容はサブルーチン操作中
現在用いられるROMページアドレス、あるいは
別のページアドレスあるいは戻りページアドレス
である。プログラムカウンタ３６、サブルーチン
レジスタ４３およびページアドレスレジスタ４６
はすべてリード線４９を介してROM出力線３３
から入力を受ける制御回路４８により制御され
る。制御回路４８は「状態」についての分岐と呼
出し、あるいはサブルーチンのいずれの操作が実
施されるのかを決定し、命令語をプログラムカウ
ンタ３６および／またはページアドレスレジスタ
４６にロードし、ビツトのサブルーチンレジスタ
４３あるいはバツフアレジスタ４７への移送ある
いはその戻しを制御し、プログラムカウンタ３６
を制御して最新のものにする。 数値データおよび他の情報は本装置内で三進加
算器５０により操作され、加算器５０はプレチヤ
ージされた桁上げ回路を有するビツト並列加算器
で、ソフトウエアBCD補正により２進法で作動
する。加算器５０への入力は入力選択器５１によ
り決定され、入力選択器５１は数種の信号源から
４ビツトの並列入力を受け、信号源からどの入力
を加算器５０に印加するかを選択する。記憶読出
しあるいはRAM２５からの呼戻し線３２により
まず最初に可能性の一つが定まる。２つのレジス
タに加算器５０の出力が印加される。このレジス
タはRAMYレジスタ４０と累算器５２でありそ
の各々の出力線は別々に接続され、入力選択器５
１の入力５３，５４となる。第４の入力５５は以
下説明するように「CKB」論理５６からの出力
である。このようにして、加算器入力は、線３２
のデータメモリすなわちRAM２５、線５３を通
る累算器５２、線５４を通るRAMYレジスタ４
０、およびCKB論理５６から線５５に現われる
一定情報、キーボード情報あるいはビツト情報の
それぞれの信号源から選ばれる。線５７と５８に
現われる加算器５０への正負入力は選択器回路５
１からつくられる。 加算器５０からの出力はRAMYレジスタ４０
および累算器５２のいずれか一方あるいはその両
方に線５９を経て印加される。加算器５０とその
入力選択器５１等の操作のすべては、ROM２４
から線３３に現われる命令語に応答するデータ通
路制御回路PLA（以下制御回路PLAと略称）６０
により制御される。制御回路PLA６０からの制
御出力は点線６１により図示されている。累算器
５２からの４ビツト出力は線５３を経て累算器出
力バツフアレジスタ（以下出力バツフアレジス
タ）６２従つてセグメントデコーダ６３へ印加す
ることができ本装置からの出力となる。セグメン
トデコーダ６３は米国特許出願第163565号に記載
されたのと同様なプログラム可能な論理回路であ
り、リード線６４に８までのセグメント出力を発
生し、その出力は一組の８出力バツフア６５に印
加される。出力回路には出力デイジツトが一機器
サイクル以上にわたつて維持されるようにバツフ
アレジスタ６２内に記憶装置が設けられている。
出力はROM２４からリード線３３に現われる命
令語に応答する制御回路PLA６０により制御さ
れる。 状態論理回路６６は加算器５０からの出力が桁
上げか比較であるかを吟味する機能をもち、分岐
すべきかあるいは呼出すべきかを決定する。この
ために線６７を通る加算器５０からの入力と線６
１を通る制御回路PLA６０からの入力が接続さ
れる。状態論理回路６６は出力６９を出力バツフ
アレジスタ６２に発生させるラツチ回路を有す
る。この出力は種々の方法でセグメントデコーダ
６３を介して復号することができる。ラツチ回路
は小数点DPTを指示するために、また７セグメ
ントのような２つのデイジツトコードシーケンス
あるいは同じ制御回路PLA６０からBCDコード
を選択するために用いることができる。DPTに
対しては、所望のDPT位置のBCDコードが
RAM２５のある位置に記憶され、加算器５０に
おいて比較され、RAMYレジスタ４０で定めら
れる出力１８が起動される。もし同じならば、状
態ラツチが設定されDPTがそのデイジツトに対
して表示装置上に図示される。さらに、状態ラツ
チはある一定のリード線１７に現われるBCDデ
ータ差を描写し、他のリード線１７の出力を制御
するのに用いられる。 RAM書込み制御回路（書込み制御回路と略
称）７０はどのデータをいつRAM入出力制御回
路（入出力制御回路と略称）３１と線３０を経て
RAM２５内に書き込み記憶させるかを決定す
る。この書込み制御回路７０はリード線５３を介
して累算器５２から入力を受けるかリード線５５
を介してCKB論理回路５６から入力を受け、入
出力制御回路３１に接続された線７１上に出力を
発生する。RAM２５に何が書込まれるかの選択
は制御回路PLA６０および命令線６１を経て、
リード線３３に現われる命令語により行われる。
本装置の他の重要な特徴は、CKB論理５６から
の定数あるいはキーボード情報および累算器５２
を介しての加算器５０の出力がともに書き込み制
御回路７０を介してRAM２５内に書き込まれる
ことであり、さらにCKB論理回路５６が書き込
み制御回路７０を介してRAM２５内のビツトの
セツトあるいはリセツトを制御するのに用いられ
ることである。 データが書き込まれるRAMページアドレス
は、線７２を介してRAMページアドレスレジス
タ７３、従つてRAMページを選択する線２８に
印加されるような線３３の命令語の２ビツトによ
つて決定される。もちろんRAM語すなわちＹア
ドレスはRAMYレジスタ４０、選択回路３９お
よびデコーダ２７により選択される。 ４つのキーボード入力１６はリード線７５に現
われ、それによりCKB論理回路５６への入力が
得られる。通常の操作においては、キーボード入
力はCKB論理回路５６を経て累算器５２あるい
はRAMYレジスタ４０に至り、そこからソフト
ウエアすなわちROMプログラミングにより吟味
される。チツプを製造する場合には、テストモー
ドが可能であり、その場合線７５のキーボード入
力は後で説明するように直接ページアドレスレジ
スタ４６に入れることができる。またKC入力を
用いてハードウエアをクリアする間、Ｋ線はペー
ジアドレスレジスタ４６に接続でき、あるＫ線は
計算器以外の応用に供する場合には遮断線（イン
タラプト）用として用いることができる。 またチツプ１５内にはクロツク発振発生器８０
があり、内部的に約500KHzあるいはそれ以下の
基本クロツク周波数を発生し、本装置全体にわた
つて用いられる５つのクロツクφ1〜φ5を発生す
る。電力アツプクリア回路８２は電力が入つたと
き計算器をクリアする制御信号をつくる。これは
また外部コンデンサをもつKC入力により補うこ
とができる。 キーボードと表示の走査に用いられるチツプ１
５からの出力１８はリード線２６のRAM語アド
レスからＤ出力レジスタ８４によりつくられ、こ
のＤ出力レジスタ８４は線２６によりアドレスさ
れるリード線６１の制御によりロードされる。こ
のＤレジスタ８４からの出力はリード線８５を経
て一組の出力バツフア８６に接続される。16個の
出力が可能であるが、代表的な計算器仕様の場合
は９〜13の出力が用いられる。たとえば、対数の
仮数に対して８デイジツト、指数に対して２デイ
ジツト、仮数と指数用のマイナス記号のような注
釈記号に対して２デイジツトである。 Ｄ出力レジスタ８４がランダムアクセスレジス
タであることは重要なことであり、その場合すべ
てのビツトは別々に、独立して、相互に排他的に
アドレスされる。本実施例においてはＤ出力レジ
スタ８４内には13ケ段が設けられているだけで、
16本の線２６のうち最初の13本だけが用いられ
る。Ｄ出力レジスタ８４の12ビツトのうち１ビツ
トがデコーダ２７からアドレスされると、このビ
ツトは制御回路PLA６０からの制御すなわち現
に用いられている命令語により決定されるところ
に従いセツトあるいはリセツトされる。このビツ
トは再び特にアドレスされ変化するまでセツトあ
るいはリセツトの状態を続け、一方他のビツトの
いくつかあるいはその全部は任意の順でアドレス
されてセツトあるいはリセツトされる。従つて、
セツトあるいはリセツトされたＤレジスタ８４の
ビツトの任意の組合せが得られ、出力線１８に
213すなわち8192のコード組合せが得られる。電
力アツプすなわちハードウエアクリアの間、Ｄ出
力レジスタ８４のすべてのビツトは無条件にリセ
ツトされる。 出力線１８（第２の端子の組）のうちいずれか
ひとつあるいは複数の端子は、出力線（第１の端
子の組）に接続された出力レジスタ６２（第１の
出力記憶手段）とは独立にまた任意の組合せで起
動させることができる。 Ｄ出力レジスタ８４と同様に、他の出力バツフ
アレジスタ６２は、一たん入力された内容が意図
的に変えられるまでその状態を続けることにおい
て静的である出力バツフアレジスタ６２は、累算
器５２と状態論理回路６６が次の出力により操作
されている間は、出力データバツフアとしての機
能を果す。Ｄ出力レジスタ８４はRAMYレジス
タ４０の内容を出力するための同様なバツフアで
あるが、完全にランダムアクセスであるという附
加的な特徴がある。Ｙレジスタ４０のデータ源
は、命令語の一部としてROM２４に記憶された
４ビツトの定数、入力選択器５１と加算器５０を
経てRAMYレジスタ４０に移送された累算器５
２の出力および直接RAM２５からくるデータで
ある。いつたんデータがＹレジスタ４０に入る
と、データは増加あるいは減少のような付加命令
により操作される。 装置タイミング 第３図のチツプ１５内に用いられるクロツク電
圧波形のタイミング図が第４図に示されている。
基本機器サイクルはまた命令サイクルとも呼ば
れ、９１〜９６で示された６つの期間からなる期
間９０であり、６つの期間の各々は公称上２マイ
クロ秒あるいはそれ以上なので、機器サイクルは
12マイクロ秒あるいはそれ以上である。位相φ1
は期間９２と９３、φ2は９５と９６、φ3は９３，
９４および９５、φ5は９４のそれぞれの間に存
在する。クロツク発振発生器８０においてクロツ
クφ1〜φ5が引き出される基本クロツクφが参照
のため図示されている。 データ記憶装置RAM２５ 第５図を参照すると、RAM２５とその入出力
回路が図示されている。RAM２５は256個の素
子配列１００から構成され、その各々はいずれも
本出願人に譲渡された1974年３月24日出願された
米国特許出願第454349号に記載されたセルフリフ
レツシユ型記憶素子である。配列は16×４×４で
構成され、16本のアドレス線２６により
「RAMY」アドレス機能が得られる。すなわち通
常Ｙレジスタ４０内に収納された４ビツトの信号
はデコーダ２７で復号され、16本の線２６のうち
１本の線を選択する。これらの線は２６−０〜２
６−１５で図示され、Ａ０〜Ａ１５信号を表わ
す。RAM２５の配列には16本のデータ入出力線
１０１が含まれ、それぞれ１０１−１〜１０１−
１６で図示されている。これらの線は４グループ
に配列されており、１０１−１〜１０１−４の４
つが１グループである。線２８の２ビツト
RAMXアドレスは各グループにおいて線１０１
−１〜１０１−４、等の４線のうち１つを選択
し、それにより各グループから１本計４本の選択
された線は、４ビツトBCDコードの１、２、４、
８に相応する４つの入出力線３０−１，３０−
２，３０−４，３０−８に接続される。簡略化の
ために第５図では素子１００のいくつか、代表的
なアドレスおよび入出力線のみが示されており、
配列中の各セルに対して必要なφ1とφ5線は図示
されていない。 RAMページデコーダ２９はトランジスタ１０
２からなる４つのグループから構成され、トラン
ジスタはリード線２８からそのままのおよび反転
されたRAMXアドレス信号を受け、導通すると、
４つの各グループにおいて線１０１のうち１つの
みがリード線３０のうちのそれぞれ一つに接続さ
れる。もしコード「01」がリード線２８に存在す
ると、１０１−１，１０１−５，１０１−９，１
０１−１３の線がそれぞれ３０−１，３０−２，
３０−４，６０−８の線に接続される。コード
「11」の場合は１０１−２，１０１−１４等の線
が選択される。 入出力回路３１は４つのグループ３１−１…３
１−８から構成されその各々は１ビツトに対して
読み出し、書込みを制御する。線３０の各々は、
φ3でクロツクされる４つの直列トランジスタ１
０３の１つを介して書き込み線７１の一つに接続
されるので、データは、それが選択された線１０
１に存在していなければならない期間φ5の間に
線３０に到達し書き込まれる。φ3は第４図から
明らかなようにこの目的に必要な期間より大き
い。リード線３０はφ2でクロツクされる装置１
０４により期間φ2の間にVssに短絡されるので、
各サイクルの開始時すべての線１０１はVssすな
わち論理「１」である。データはφ1中選択され
た16個の素子１００からリード線１０１に読み出
され、続いてこのφ1のときに４本の選択線１０
１が４本のリード線３０−１〜３０−８に読み出
される。読出しのため、データは、φ1のとき、
φ4でクロツクされる装置１０５を経てトランジ
スタ１０６のゲートに入る。トランジスタ１０７
はφ2中出力線３２−１〜３２−８をプレチヤー
ジし、これらの出力線は次のφ4（φ1）の間に装置
１０６を介して条件付でデイスチヤージされる。
このようにして選択されたデータはφ4（φ1）の期
間９２の間だけ有効な読出し線あるいは呼戻し線
３２−１〜３２−８に現われる。トランジスタ１
０６のゲートはφ2が有効なときφ4の期間９５の
間装置１０４と１０５を介してVssに短絡される。 リード線１０１は、次のサイクルの期間９２の
間に起る読出しの前にVssであることが必要であ
るので、装置１０８によりφ2の間Vssに短絡され
る。すべてのアドレス線２６はφ2の間Vssであ
る。これはアドレスデコーダ２７内において、ア
ドレスすなわちVddがφ2の間のみリード線２６の
うち１つの線だけに存在するように、また他のす
べての時にはすべてのリード線２６がVssである
ようにして行われる。ある与えられた時間にはた
だ一つのアドレス線のみがオンである。 RAM書き込み制御回路７０には４つの同様な
回路７０−１…７０−８が含まれ、第５図にはそ
の２つのみが図示されていて、累算器５２からの
データ入力５３−１，５３−２，５３−４および
５３−８を受け、またCKB論理回路５６から４
つのデータすなわち制御入力５５−１〜５５−８
を受ける。トランジスタ１０９は、「STO」命令
が制御回路PLA６０から出力線６１−１２に現
われたとき制御線１１０に現われる電圧により制
御される。これはゲート１１１において実現され
るようにφ2が−Vddにないときのみ有効である。
トランジスタ１１２は、「CKB」あるいはメモリ
へのCKB命令が制御回路PLA６０から他の出力
線６１−１１に現われたとき、制御線１１３の電
圧により制御され、同様にφ2がゲート１１４に
より−Vddにないときのみ有効になる。この装置
１０９と１１２により累算器出力５３あるいは
CKBデータ出力５５はメモリへの入力となるこ
とができる。他のCKB機能も書込制御回路７０
により行われる。制御回路PLA６０よりの出力
として線６１−１７と６１−１８に現われる出力
信号とはトランジスタ１１５と１１
６のゲートに印加され、それぞれ「１」と「０」
（VssとVdd）の電圧を発生する。トランジスタ１
１５と１１６と直列のトランジスタ１１７は、
CKB出力線５５により制御され、セツトおよび
リセツトビツトの機能をもたらす。装置１１５
は、CKB出力線５５により選択された４ビツト
のうち１つに対し、もしが−Vddにあるな
らばRAMへの入力線７１上にアースすなわち論
理「１」を発生する。同様に装置１１６は、選択
されたビツトに対し、もしが−Vddにある
ならば入力線７１上に論理「０」を発生する。
CKBがビツトモードで機能を果しているときは
CKB出力線５５の１つのみが−Vddであることが
でき、他はアースされており、非選択ビツトに対
してはトランジスタ１１７を遮断する。これによ
りRAM２５の特定ビツトがセツトあいはリセツ
トされる。この機能は計算器操作においては主に
フラツグをセツトおよびリセツトするのに用いら
れ、デイジツトはフラツグ用、薄記用にその名称
が用いられ、各１ビツトは加算フラツグ、減算フ
ラツグ、掛け算フラツグ、割算フラツグとなる。
後で、特定のフラツグビツトは再びCKBを用い
て、加算器入力をマスクすることにより呼び出さ
れる。テスト用フラツグは加算器の比較機能によ
る。この機構により演算機能において用いられる
のと同じ制御および選択回路がテストビツト機能
においても用いられる点で構造が簡単になる。 ２進加算器５０ 累算器、RAMYレジスタとともに演算ユニツ
トを構成する２進加算器５０は従来形式の４つの
並列加算器段５０−１，５０−２，５０−４，５
０−８の組から構成される。このすべての４つの
段は基本的には同じである。第６図にはその２つ
が図示されている。５０−１の段を参照すると、
各加算器段は第１の複合ゲート１２０と第２の複
合ゲート１２１、桁上げ入力線１２２と桁上げ出
力線１２３から構成される。複合ゲート１２０に
は、時々正負入力と同一視される２つの入力５７
−１と５８−１が印加され、入力５７−１と５８
−１の「排他的論理和」あるいは「等価値」であ
る出力をリード線１２４上に発生する。桁上げ出
力は、最初桁上げ線１２３をφ1のとき「０」ま
たは「Vdd」にプツチヤージし、続いてゲート１
２５の出力に応じてφ1がVssにいつたとき条件的
にデイスチヤージすることにより桁上げ出力線１
２３上に発生する。両入力５７−１と５８−１が
１であるとき、桁上げを発生する条件が満たされ
るので、ゲート１２５の出力により装置１２６は
φ1が終了後導通し、桁上げ出力線１２３デイス
チヤージしてVssあるいは「１」にする。入力５
７−１および５８−１の両方が１であるか、いず
れかが「１」であつて桁上げ入力線１２２の「桁
上げ入力」が「１」であるか、あるいは入力５７
−１および５８−１の両方が「１」で線１２２の
「桁上げ入力」が１である場合は、次段に通じる
桁上げ出力線１２３に桁上げ信号が発生する。そ
の他の場合は、１２６あるいは１２７に通じる通
路もまた次段もデイスチヤージされないので、桁
上げ出力線１２３はφ1が終了しても「０」すな
わち「−Vdd」の状態に残る。第１ビツトに対す
る桁上げ入力はリード線６１−０を経て制御回路
PLA６０より発生する命令より得られる。
桁上げ入力線１２２もまたφ1でプリチヤージさ
れる。段５０−８からの桁上げ出力は線１２８に
現われ、φ3でゲートされて反転され、状態論理
回路６６に接続されたリード線６７−１に
８信号を発生させる。 加算器５０により「比較」機能が得られ、その
場合状態論理回路６６に接続されたリード線６７
−２にCOMP出力がつくられる。この信号は、
トランジスタ１３０のいずれかがゲート１２０の
出力１２４により作動したときφによりプリチヤ
ージされφ1で条件的にデイスチヤージされるリ
ード線２３９上に発生する。条件的なデイスチヤ
ージ線１２４が−Vddになつたとき起る。線１２
４が−Vddになるのは５７−１と５８−１での複
合ゲート１２０への入力が同じでないときであ
る。入力５７のすべてが入力５８と同じであるな
らば、COMPは「１」であり、他の場合は「０」
である。 加算器段５０−１，５０−２等からの出力は、
複合ゲート１２１の出力であるリード線５９−
１，５９−２，５９−４および５９−８で発生す
る。ゲート１２１は入力１２４を受け桁上げ入力
線１２２上のビツトを桁上げする。ゲート１２１
は出力１２４の「等価値」機能を発揮し桁上げす
る。φ1の間では、桁上げ回路はプレチヤージさ
れているのでこれらの出力５９は有効でない。
φ1が終了する迄桁上げが有効でなくしたがつて
出力５９に有効でない。制御回路PLA６０から
の入力６１−９（A4TA）と６１−１０
（A4TY）に依存して加算器出力５９−１は累算
器レジスタ段５２−１またはRAMYレジスタ段
４０−１の入力となる。これらの制御はφ1入力
を有し間のみ−Vddである制御線１３３に続く
反転ゲート１３２を通して行なわれる。 加算器入力選択器５１ 第６図に図示したように、入力選択器５１には
各々複合NAND／NORゲート１３５，１３６か
らなる複合ゲート配列５１−１，５１−２，５１
−４と５１−８から構成された４つの同様な組が
設けられる。ゲート１３５には制御回路PLA６
０から15、、およびと示
される入力６１−４，６１−５，６１−７，６１
−８が印加され、これらの入力は入力５７−１が
それぞれ無条件「１」か、1か、1か
ACC1のいずれであるかを決定する。RAM２５
からのデータは第５図からのリード線３２−１，
３２−２、等から現われ、1、2等と
呼ばれる。累算器５２からのデータはそのままの
形および反転形、すなわち選択器５１の入力とな
るACC1および1として線５３−１と５３−
１′上に現われるので、累算器データあるいはそ
の補数が加算器入力である。CKB論理回路５６
からの入力はCKB1、1′、ならびにゲート１
３５と１３６をバイパスする線５５−１，５５−
１′に得られる。 CKB入力は装置１３７と１３８を介して
とにより制御される。線６１−１と６１−
２の制御信号とはゲート１３６を通る
入力としてリード線１３９より1あるいは
リード線３２−１よりMEM1を選択する。 累算器５２とRAMYレジスタ４０ 第６図には、４つの段５２−１，５２−２，５
２−４，５２−８を有する累算器レジスタ５２、
ならびに４つの段４０−１〜４０−８を有する
RAMYレジスタ４０が図示されている。これら
のレジスタの各段は通路１４０を介してそれ自身
で再循環する通常の１段シフトレジスタであるの
で、累算器レジスタ５２あるいはRAMYレジス
タ４０に入つたビツトは新データが入力されるま
ではそこに留まる。各段は通常の２つのインバー
タおよびφ2続いてφ1でクロツクされる２つのク
ロツク移転回路から構成される。加算器出力５９
が累算器レジスタ５２あるいはRAMYレジスタ
４０にいくかどうかの選択は、装置１４１用のリ
ード線１３３に現われる制御信号を発生させる線
６１−９と６１−１０のAUTAおよびAUTY命
令によりきめられる。データはφ1がVssにいつた
のち加算器５０よりの出力５９のとき有効なの
で、リード線１３３はφ1が終るまで−Vddにはな
らない。これはゲート１３２の働きによる。 出力４１−１，４１−２等およびRAMYレジ
スタ４０からの１３９はφ1終了後有効となる。
累算器レジスタ５２からのそのままの出力５３−
１，５３−２等および反転出力５３−１′等はφ2
の始まりから有効となる。 データ通過制御回路PLA６０ 第７図に制御回路PLA６０が詳細に図示され
ている。この回路は基本的には米国特許第
3702985号に記載された型のプログラム可能な論
理配列から構成されている。 ROM２４からくる命令語はそのまゝの形と反
転した形で制御回路PLA６０の第１区分６０−
１に印加される。これはROM２４からの出力で
あり、RO、、R1、1等に対応する。リード
線３３等は金属細片である。φ2時プリチヤージ
されたインバータ１４５から反転信号等が発
生する。第１区分にある30本の線１４６は伸長し
たＰ拡散領域であり、各々は別の負荷装置を介し
てVddに接続されている。すべてのリード線はφ1
時クロツクされる。隣接する線１４６間には、同
様にＰ拡散であるVss線がある。円は薄い酸化ゲ
ート領域を表わし、円があるところでは、重なつ
た金属線３３が−Vddにあるときリード線１４６
はVssに接続され、その他のときは−Vddにある。
制御回路PLA６０の区分６０−１は、リード線
３３に命令コードが与えられたとき１つのリード
線１４６のみが動作されるか−Vddにあるように
ゲートまたは円によりコード化される。リード線
１４６はPLA６０の第２区分６０−２で金属細
片１４７となる。他の組の16本のＰ拡散リード線
１４８は、Vss線（図示されず）とともに金属細
片１４７の下にある。再び、円は金属細片の酸化
ゲートを表わす。30本の線１４７の１つが起動し
た場合、選択された組の線１４８が「１」あるい
は「０」の論理値で起動するようにコード化され
る。図示したコード付けは計算器操作の１例に対
するものである。両区分６０−１と６０−２は製
造の場合、マスクによりプログラム可能であるの
で、命令の違う多くの組が可能である。リード線
１４８はリード線６１−０〜６１−１５と同じ命
令を有している。 RO＝１の場合どの命令語に対しても分岐ある
いは呼出しが実行されて、リード線６１により制
御される全装置のどの素子も作用されてはならな
いのでリード線１４７はいずれも起動しない。第
１区分６０−１の線３３には各リード線用の
ゲートはない。第２区分６０−２からの出力線１
４８あるいは６１−０〜６１−１５のすべては
φ2時クロツクされる装置により−Vddにプリチヤ
ージされる。この線６１−０〜６１−１５は区分
６０−２内では拡散領域であるがその後は金属細
片となりチツプの他の部分にある加算器選択回路
５１等に接続される。制御回路PLA６０の第３
の区分６０−３はPLAというよりむしろ簡単な
デコーダである。このデコーダは、レジスタおよ
びビツトのセツト、リセツト命令、ロードあるい
はクリアセグメント命令、およびロードあるいは
補数RAMXアドレス命令のすべてをＰ拡散領域
であるリード線６１−１６〜６１−２３に発生す
る。負荷（図示される）がこれらのリード線に接
続される。これらの線のうち特定の線がゲートコ
ーデイングおよびそのときの命令語により選択さ
れる。 状態論理と状態ラツチ回路６６ 第８図には、状態リード線７９をリセツトする
複合ゲート６６−１と状態ラツチ回路６６−２を
有する状態回路６６が詳細に図示されている。状
態は通常論理「１」であるので、状態線７９が論
理「０」あるいは−Vddにリセツトにならないな
ら機器は通常分岐する。ラツチ回路は２つのクロ
ツクインバータとフイードバツク線を有する通常
の回路である。状態ラツチ６６−２からの出力６
９は出力レジスタ６２に接続される。ラツチ回路
はセツトあるいはリセツトされる。すなわち線７
９は、制御回路PLA６０からリード線６１−１
５に現われるSTSL命令およびφ1の制御により装
置１５７を介してラツチ入力に接続される。状態
論理６６−１の出力（φ2の後半分が始まるとき
有効）はリード線７９を介して装置１５７に印加
され、リード線７９はまた第１１図の種々のゲー
トに接続されている。状態論理回路６６−１は
φ3でクロツクされるダイナミツクORゲートであ
り、３つの状態で出力を発生する。１つは「クリ
ア」である。クリアキーを閉じたとき、が線
１９９に発生し、状態信号が線７９に発生する。
これはそのリード線が１情報サイクルの間−Ｖに
留まることを意味する。もう一つは加算器５０よ
り8信号がリード線６７−１に発生すること
である。この信号は、制御回路PLA６０よりリ
ード線６１−１４に現われるc8命令といつしよに
なりリード線７９に「状態」を発生する、いずれ
の場合も同じ命令サイクルでSTSLが発生すると
状態ラツチ回路はセツトされる。このようにして
加算器の８ビツトよりの桁上げ出力はリード線７
９に状態を発生させるか状態ラツチ回路をセツト
するかあるいはその両方を行うのに用いることが
できる。同様に加算器５０よりリード線６７−２
に現われるCOMP出力もNE命令が制御回路PLA
６０より線６１−１３に発生するならば状態を発
生するのに用いることができるので、もし加算器
がこの２つの入力を比較するのに用いられるのな
らばその結果はリード線７９に「状態」を発生さ
せるか、状態ラツチをセツトするかあるいはその
両方を行うのに用いることができる。 第８図には論理図というより概略図のかたちで
複合ゲート６６−１が図示されている。出力は
φ3間−Vddにプリチヤージされ、φ3がVssにいつ
たあと、その間φ2が−Vddにあるとき論理入力に
従つて条件的にデイチヤージされる。 ROMアドレスの発生 ROMの語およびページアドレスは、プログラ
ムカウンタ３６、サブルーチンレジスタ４３、
ROMページアドレスレジスタ４６とバツフア４
７、ならびに制御回路４８およびリード線３３に
発生するROM出力それ自身を用いて種々の方法
でつくられる。いまこれらの回路を説明する。 プログラムカウンタ３６ 第９図を参照すると、プログラムカウンタ３６
には８つの段３６−０〜３６−７があり、その各
各は２つのインバータ１６０と１６１を有するレ
ジスタ段である。クロツクキングはφ1、φ2であ
り、φ3でプリチヤージされ、電力が節約される。
ユニツトの通常操作ではプログラムカウンタの６
段のみが用いられ、これらの段は３６−２〜３６
−７であつて、リード線３７−２〜３７−７を経
てリード線３３よりくる2〜7ROM出力を受
ける。2〜7の６ビツトアドレスは、
BRNCAL「分岐あるいは呼出し」信号が制御回
路４８からくるリード線１６３に現われたとき装
置１６２により段３６−２〜３６−７にゲートさ
れる。これは、成功する分岐あるいは呼出しが行
われて分岐アドレスを形成する命令コードの一部
が今記載した通路によりプログラムカウンタ３６
にロードされることを意味する。 通常の操作に使用されないプログラムカウンタ
３６の２つの余分の段３６−０と３６−１はテス
ト用に用いられる。リード線３３のROM出力の
すべての８ビツトは、反転され0〜7として現
われ、リード線１６３の信号の制御に
よつて線３７−０〜３７−７を介してプログラム
カウンタ３６の８段全部にロードされる。そして
節点１６４に現われ、そこから次の８つの命令サ
イクルの間端子１６５を経て８ビツトの語が読み
出される。 段３６−２〜３６−７は全て、命令がリ
ード線１６７に現われたとき作動する装置１６６
によりゼロにセツトされて電力アツプクリアし、
各段の節点１６８をVddに接続する。このように
して「000000」のROM語アドレスがリード線４
２に発生する。 プログラムカウンタ段３６−２〜３６−７から
ROMアドレスデコーダへ行く６つの出力は４２
−０〜４２−５の６つの線を通り、PC0〜PC5信
号を表わす。これらの出力は各段の節点１６９で
得られる。線３３のアドレス2〜7は、装置１
６２によりゲートされたとき、直ちに節点１６
４、インバータ１６１および節点１６９を経てク
ロツク遅延なしでリード線４２−０〜４２−５に
至る。 サブルーチンレジスタ４３ 第９図において、サブルーチンレジスタ４３は
プログラムカウンタ段３６−２〜３６−７に対応
する６つの同じ段４３−２〜４３−７から構成さ
れる。各サブルーチンレジスタには２つのインバ
ータ１７０と１７１およびフイードバツクループ
１７２があり、ゲートはφ2とφ1でクロツクされ
る。ビツトは、いつたん入力されると連続して再
循環する。「CLATCH」命令が制御回路４８か
らリード線１７３に発生すると、節点１７４に現
われるプログラムカウンタ３６の内容は装置１７
５を経てサブルーチンレジスタ４３の各段にロー
ドされる。これはφ2のときに起る。通常制御線
１７３は常に作動しているので、プログラムカウ
ンタ３６の内容は通常通り各機器サイクル毎に装
置１７５を経てサブルーチンレジスタ４３にサン
プルされる。しかしCALLが実行されると、命令
は「ロードしない」なので、最終のアドレスは保
持される。このようにしてサブルーチンレジスタ
４３にロードされた６ビツトはその後段４３−２
〜４３−７内で個々に再循環し続け、命
令のような信号が制御回路４８よりリード線１７
６に現われるまで続く。これにより装置１７７は
６ビツトをプログラムカウンタ段３６−２〜３６
−７の節点１６４にロードし戻し続いて直ちにイ
ンバータ１６１を経て節点１６９と出力線４２に
送る。同時に、CLATCHは負になるので装置１
７５はその後、他のCALLモードが到着するまで
アドレスビツトをサブルーチンレジスタ４３にロ
ードする。 ROMページアドレスレジスタ４６とバツフア４
７ 第１０図を参照すると、ROMページアドレス
レジスタ４６は４つの段４６−１，４６−２，４
６−４および４６−８から構成され、その各々は
再循環通路１７９とφ1とφ2でクロツクされる装
置の他複合ゲート４６′とインバータ１７８を有
する。レジスタ４６からの出力は節点１８０より
くる４つのリード線３５−１，３５−２，３５−
４および３５−８を経て、ROM２４のROMペ
ージデコードに入り、φ2の間有効である。電力
アツプクリアの場合は、前述したようにリード線
１６７の命令の制御によりすべての節点１
８１はVssに接続される。これにより最終的にリ
ード線３５に「1111」ページアドレスが発生す
る。C4RX命令が制御回路４８よりリード線１８
４に現われると、ゲート４６′への入力はバツフ
アレジスタ４７からくる出力であるリード線１８
３より得られる。しかし通常ページアドレスは再
循環する。は通常Vssにありφ2を駆動線から
−Vddに封鎖する。 バツフアレジスタ４７は４つのレジスタ段と再
循環通路１８８を有し、各レジスタ段は複合ゲー
ト４７′（φ3でプレチヤージされる）とインバー
タ１８７を有する。前と同様、リード線１６７の
電力アツプクリア命令はすべての節点１８９を装
置１９０を介してVssに接続し、バツフアレジス
タ４７をクリアする。 複合ゲート４７′を通過するバツフアレジスタ
段４７−１〜４７−８への入力は数種の信号源よ
り得られる。第１に、1命令が制御装置４８
からリード線１９２に発生されたとき
（0001XXXの命令語）リード線３３のROM出力
R4、5、6、7はリード線７８−１〜７８−
８を経てバツフアにロードされる。ゲート４７′
に入る両方の入力はφ1でゲート・インされる。
第２に、2命令が制御回路４８よりリード線
１９３に現われ、φ1でゲートされたとき、リー
ド線１９２に現われるROMページアドレスレジ
スタ４６よりの出力はゲート４７′への入力とな
る。これは状態が論理「１」のときCALLに対し
て起る。第３に、バツフア段は、3命令が制
御回路４８よりリード線１９４に現われたときル
ープ１８８によりそれ自身再循環させられる。こ
のようなときは1あるいは2の両方がVss
にあるときはいつでも起きる。すなわちレジスタ
４７は、アドレスがＲ４−４７からロードされて
いるか、CALLが成功される時を除いて通常再循
環する。テストモードにおいては、リード線１９
９の信号によりキーボード入力線Ｋ１〜Ｋ８
は移送装置１９６とリード線１９２を通つてゲー
ト４６′に入る入力となる。これはテストあるい
は計算器機能以外の機能のとき用いられる。また
クリアキー線の−Vddは複合ゲート４７′の一
部であるゲート１９７に入る入力を発生し、リー
ド線１９３の2命令によりすべての制御を
ほゞ不能にし、リード線１９２を経て出力３５を
４７にロードする通路を遮断する。これによりハ
ードウエアクリア機能と他の可能性が得られる。 一般に、レジスタ４６と４７は同じデータを有
するが、これはROMにある同じ「ページ」のア
ドレスが用いられていることを意味している。す
べての分岐は同じページに属する。しかし異なる
ページ、すなわち長い分岐に行くためには、新し
いページアドレスがＲ４−Ｒ７からレジスタ４７
にロードされる。この結果、現在のアドレスはレ
ジスタ４６と線３５に入り、新しいページアドレ
スがレジスタ４７に入る。分岐が正しいか、状態
条件が満足されるならば、レジスタ４７はレジス
タ４６従つてリード線３５に移送される。この時
点において、同じデータが再びレジスタ４６と４
７にあるので、機器は設定され再び同じページで
短かい分岐を行う。もしCALLが実行されると、
レジスタ４７はレジスタ４６に移され、あるいは
その逆が行われる。しかし呼出しが同じページに
あるならば、もちろんデータは各レジスタにおい
て同じである。しかしそれが異なるページへの長
い呼出しであるならば、レジスタ４７はCALLが
開始されたとき存在するページのアドレスを記憶
する働きをする。戻しが実行されたときは、レジ
スタ４７はレジスタ４６に移され、２つのレジス
タは再び同じデータを持ち、機器は最初のアドレ
スになり、短かい分岐に設定される。 アドレス制御回路４８ 第１１図を参照すると、ROMアドレス拾定回
路用の制御回路は種々の命令を発生するための数
値の複合ゲート４８−１，４８−２、等を有す
る。ゲート４８−１はリード線３３に0、1、
R2およびR3が存在したリード線１９１に1
命令を発生し、リード１９９の入力はVssとな
る。これによりＲ４−Ｒ７より線３３に新しいペ
ージがロードされ長い分岐あるいは呼出しが行わ
れる。ゲート４８−２は、リード線３３にR0、
R1が、リード線１９９にがまた状態論理回路
６６よりリード線７９に「状態」信号が存在した
ときリード線１９３に3命令を発生する。こ
れらの信号はすべて、3が−Vddであるため
にVssでなければならない。このことは
11XXXXXX命令語がリード線３３にあり、状態
が論理「１」であることを意味する。これは
CALLである。ゲート４８−１，４８−２，４８
−３への入力は、クリアキーが押されたとき
これらすべてのゲートを不能にする働きをする。
ゲート４８−３はリード線１９９のに応答し
てリード線１９４に3命令を発生し、ゲート
４８−１と４８−２の出力の1と2はす
べてVssである。このことはリード線１８８を経
てレジスタ４７を再循環させることであり、バツ
フアレジスタのアドレスを節約することとなる。
ゲート４８−４は、リード線７９の「状態」の機
能としてリード線１８４にC4RX命令を、線３３
からR0を、リード線１７６に信号を、ま
たより得られ、リード線２００に現わ
れる信号を発生する。戻しが実行されるときはい
つでもC4RXはVssになるのでレジスタ４７は線
１８３を経てレジスタ４６にロードされる。
RETN命令１７８はリード線３３の0、1、
R2、3、R4、R5、R6、R7に応答してゲート４
８−５によりつくられる。すなわち00001111の命
令コードの結果、命令が発生し、サブル
ーチンレジスタ４３のアドレスをプログラムカウ
ンタ３６へ従つてデコード選択回路３９に至るリ
ード線４２へ呼び戻し、またロード用レジスタ４
７をレジスタ４６に戻す。CLATCH命令は複合
ゲート４８−６よりつくられ、ゲート４８−６
は、リード線７９の「状態」、リード線３３から
のR0とR1、リード線１７６の、リード線
１９９の、およびリード線１６７の電力アツ
プクリア信号に応答する。CLATCHの機能
はCALLが実行されたときレジスタ４７からレジ
スタ４６に至る通路１８３を不能にすることであ
る。これはゲート４８−４に接続されたリード線
２００により行われ、ゲート４８−４はまたR0
とVssの状態に応答する。リード線１８４と１８
５によりレジスタ４６用の再循環通路１７９はゲ
ート４６′において開通し一方通路１８３は不能
となる。R0と「１」である状態により分岐ある
いは呼出しが成功し、レジスタ４７はレジスタ４
６に移る。しかしCLATCHはそれをするなと命
令する。CLATCHは通常非呼出しモードであ
り、機器は呼び出しているのでなく分岐している
ことを意味する。もしR0、R1および状態が
「１」でありゲート４８−６に入ると、それは
CALLが有効であることを意味し、ラツチ回路は
CALLモードに設定される。命令はCALL
モードをやめることを意味し、ラツチ回路をリセ
ツトする。あるいはもまたラツチ回路を
リセツトする。節点２０１とリード線２００間の
インバータとゲート、それにゲート４８−６によ
りフイードバツク接続、従つてラツチ機能が得ら
れるので、CLATCHがつくられると、戻し
RETN、ハードウエアクリアあるいは電力ア
ツプクリアが発生するまでCLATCHが存在
する。リード線１６３の命令は、R0と
「状態」に応答するゲート４８−７でつくられる。
ゲート４８−７は成功する分岐あるいは呼出しを
さがす。語アドレスの移転は、R0が「１」で状
態が「１」のとき実行される。 テストモードにおいては、ゲート４８−７にい
くとK2入力は機能的である。KCは通常負な
のでK2は回路内にはない。KCがVssであるなら、
K2はを制御できる。テストモードで
は、K1線のアドレスを直列にロードしたあとも
しK2が接地されているならBRNCAL命令がつく
られる。これにより８つのすべてのROMビツト
は第９図の装置１６２を経てード線３３からプロ
グラムカウンタ３６に入れられ、そこからビツト
はテスト用にリード線１６５を経て移される。
BRNCALはφ2のときゲート４８−７において接
地されるのでφ2の間有効である。 キーボード入力 第１１図にはまた入力１６からくるキーボード
入力線７５が図示されている。シユミツトトリガ
回路２０５がリード線１６と７５との間に用いら
れしきい値とヒステリシス効果をもたなす。キー
ボード入力と呼ばれ計算器用に使用されるが、本
発明のデイジタル処理器チツプが他の目的に用い
られたときはBCDすなわち二進データが任意の
信号源から直接リード線１６に入力できることが
理解される。反転されないデータは「１」あるい
はVssレベルであり、その他のときはリード線１
６したがつてリード線７５は空乏負荷装置Ｌによ
り「０」あるいはVddに保持される。計算器に利
用したときハードウエアクリアあるいは「クリ
ア」キーに用いられるKC線２０６はインバータ
を介して線１９９に接続される。クリアキー
が上がるとはVssあるいは１であり、下がると
リード線２０６は接地され、リード線１９９は−
Vddになる。チツプには外部コンデンサが用いら
れ、KC入力に対して遅延、平滑あるいははね返
り防止を行う。 一般に処理器チツプを計算器として用いる場合
は、数値データは、その形でキーボード入力を介
して入力されない。すなわち「７」のキーを押圧
したとき、BCDの「７」すなわち0111はＫ線に
は発生しない。その代り普通一連のプラグラム用
ステツプが用いられてキーが下がつたことをを検
出し続いて累算器５２にＫ線情報を記憶し、起動
したリード線１８の符号がＹレジスタ４０に記憶
される。このデータはソフトウエアによりキーを
確認し、BCDをRAM２５に入力し、操作を実行
するのに用いられる。 この入力装置の利点は番号と操作がＫ線で混合
し、番号が数値順である必要がないことである。
また２つのキーを同時に押してもよく、この場
合、一つはソフトウエアにより拒絶される。さら
にDPT位置のためのような固定スイツチも一時
スイツチと混合できる。このような操作は公知の
ものでは実行できない。 テストモードを除いて、キーボード入力は
CKB論理回路５６だけに入る。そこからキーボ
ードは累算器あるいはRAMYレジスタにロード
される。 制御・キーボード・ビツト（CKB）論理５６ 第１２図に示されたCKB論理回路５６は繰５
５−１〜５５−８に1〜8出力を発生さ
せる同じ４つの複合ゲート５６−１，５６−２，
５６−４および５６−８から構成される。すでに
説明したようにCKB出力は加算器入力選択回路
５１とRAM書き制御回路７０に印加される。４
つの複合ゲート５６−１〜５６−８の各々は３つ
の異なるゲート用回路２１０，２１１，２１２を
有し、各々は線３３に現在現われる命令語に応じ
てある条件のもとにCKB出力を発生する。各各
の場合、ゲート用回路２１１には線３３から
ANDゲート２１３に入る0、1、2、3、R4
が印加され、また線７５−１〜７５−８から
ANDゲート２１４に入るK1、K2、K4あるいは
K8のいずれかが印加される。これは、命令語が
00001XXXであるとき、CKB線５５のキーボー
ドデータあるいは外部データを配置する働きをす
る。ゲート用回路２１０はRAM２５のビツトを
セツトおよびリセツトする働きをし、線３３から
ANDゲート２１６に入る0、1、R2およびR3
を受ける。従つてこの部分は命令語0011XXXX
に応答し、一方ゲート２１０の残る部分はORゲ
ート２１７を経てR6、6、R7あるいは7のう
ち２つに応答するので、４つのゲート５６−１〜
５６−８のうち１つのみがCKB出力を発生する。
これは４ビツトのうち１つを選択しビツト操作を
行う働きをする。ゲート用回路２１２は各々の場
合、線３３より2、3、4に応答するANDゲ
ート２１８を有する。ゲート２１８の出力はゲー
ト２１９のR1でORされ、ゲート２１９は続いて
R0およびR4、R5、R6あるいはR7でANDゲート
２２０に接続される。このようにして、複合ゲー
ト２１２は、命令コードが01XXXXXXでR2、
R3あるいはR4のいずれか１つあるいはそれ以上
が０であるときCKB出力５５の４ビツトR4、
R5、R6およびR7のすべてを配置する働きをす
る。定数操作のある場合には、定数欄のR4ある
いは最初のビツトは常に「１」である。これはこ
の場合用いられる定数に関する必要な制限であ
る。R1は、00000XXXのコードによりまた定数
欄R4−R7がCKB線５５に用いられるという点で
もしR2−R4が「０」ならば実際には「関与する
な」のビツトである。 第１２ａ図を参照すると、複合ゲート５６の１
つであるゲート５６−８が図示されている。他の
ゲート５６−１，５６−２，５６−４は第１２図
に示したR6、R7およびＫ入力が変ることを除け
れば同じものである。φ2のとき、出力線５５−
８は装置２２２を経て−Vddにプリチヤージさ
れ、続いて次のサイクルのφ1の間にゲート用回
路２１０，２１１，２１２および装置２２３を介
して条件的にデイスチヤージされる。もしリード
線３３の命令コードが0011XXXXであるなら、
ゲート２１２は、R1、2、3により短絡され一
方ゲート２１１は2と3により短絡されるので
ゲート２１０は制御していることが理解される。
このようにして、0011XXXXの場合、４つの
CKBゲート５６のうち一つはR6、6、R7、7
の組合せを受けるゲート２１７により選択され
る。リード線３３の命令が00001XXXならば、ゲ
ート２１０がR2、R3により短絡され、一方ゲー
ト２１２はR1、4により短絡されるのでゲート
２１１は制御し続けることになる。したがつて、
K8はリード線５５−８がアースに接続されてい
るか否かを決定する。リード線３３の命令が
01XXXXXXであるならば、ゲート２１０と２１
１が1により短絡されるのでゲート２１２は制
御し続ける。従つてR7（あるいは他のゲート５６
のR4、R5あるいはR6）はリード線５５−８がデ
イスチヤージされたかどうかを決定する。リード
線３３の命令が00000XXXならばゲート２１０は
R2、R3により短絡され、ゲート２１１はR4によ
り短絡されるのでゲート２１２も制御し、一方グ
ート２１９は、2、3と4のすべてが「１」で
あるので導通しない。 このようにしてCKB論理回路５６の全体の機
能は３重になつていることがわかる。第１に、命
令コードのある場合にあらわれる定数は線５５に
印加される。第２に、リード線７５のキーボード
あるいは外部入力はリード線５５に印加される。
第３に、RAM２５のデイジツトの４ビツトのう
ち１つをアドレスするときの場合のように、４つ
のリード線５５のうち１つが選択される。これら
の機能のすべてはそのときの命令語により制御さ
れる。 RAMページアドレスレジスタ７３ 第１３図にRAMページアドレスレジスタ７３
が図示しれている。RAMページアドレスはリー
ド線２８に現われる２つのビツトRAX0とRAX1
から構成される。レジスタは同じ２つの段７３−
０と７３−１からなり、その各々は入力２２５、
２つのインバータ２２６および２つの異なるフイ
ードバツク接続２２７，２２８を有する。各段は
従つてφ1とφ2のときクロツクされる再循環レジ
スタである。２ビツトRAMページアドレスは、
もし装置２３０が制御回路PLA６０からリード
線６１−２３に現われるあるいは
「RAMXロード」により作動すると入力２２５に
ロードされる。アドレスは、いつたんロードされ
ると通路２２８を経て無限に再循環する。レジス
タのRAMXアドレスは、装置２３１が制御PLA
６０からリード線６１−２２に現われる
「COMRAX」命令により作動したときもしそれ
が「０」あるいは−Vddであるならば、補数がと
られる。これにより通路２２７を介して再循環が
起り、アドレスは補数がとられる。が
「１」であるときはビツトは通路２２８を経て再
循環し、アドレスは同じ状態に留まる。 RAMページアドレスはリード線２８を経て直
接RAMページデコーダ２９をアドレスするため
に用いられる２ビツトＸレジスタに納められる。
レジスタ７３は二通りに変更される。第１に、
ROM２４から命令語の一部としてくる6と7
は、すでに説明したようにロードされる。第２に
レジスタ７３に記憶されたアドレスはビツト毎補
数がとられる。電力アツプクリアとハードウエア
クリアを有する機構以外にＸレジスタ７３には何
の影響も与えない。レジスタ７３に起る変更は次
の命令サイクルまでは有効でない。 ROM２４とROMページアドレスデコーダ 第１４図を参照すると、ROM２４とROMペ
ージデコーダが図示されている。ROM２４は半
導体基板に伸長したＰ−拡散であるＸ線２４０の
配列と、基板の電界酸化被膜にのせられた金属細
片であるＹ線２４１の配列より構成され、各線は
通常の方法でつくられる。Ｙ線は、第１４図には
一部しか図示されていないが64本設けられ、Ｘ線
は128本設けられる。ROM２４は仮想アース型
であるので８つのＸ線２４０毎に１本のアース線
２４２が必要なだけである。内部アース線は隣接
するグループで共通となるので実際には16本では
なく９本のアース線が必要なだけである。仮想ア
ース型のROMは本出願人に譲渡された1973年９
月13日付米国出願第369901号と1973年９月24日付
米国特許出願第400471号に記載されている。本出
願人に譲渡された米国特許第3541543号に記載さ
れているようにデータビツトは薄い酸化物領域２
４３を介して隣接する線間および線２４０とアー
ス線２４２間に形成される。薄い酸化領域２４３
は各々MOSトランジスタの存在あるいは非存在
を定めるものであるが、その模様により各データ
ビツトに対して記憶されたものが「１」であるか
「０」であるかが定まる。ROM２４は薄い酸化
物領域２４３に対して8192のビツト位置ないしは
電位位置を有する。その位置は各８ビツトを含む
1024の語として構成される。８ビツトはROMよ
り８本の線３３（第１４図にはその一つのみが図
示されている）に存在し、８本の線３３は命令語
のビツトR0〜R7に対応する。1024の語は各64語
からなる16個のグループあるいはページに分割さ
れる。 ページデコーダはトランジスタ２４５からなる
16個の配列２４４から構成される。そのうち２つ
の配列２４４が図示されているだけが、正確には
16個存在する。各配列は16個だけのトランジスタ
２４５と１つのトランジスタ２４６を有し、トラ
ンジスタ２４６は公知の仮想アース型ROM用の
デコーダに比べて大きい改良されている。デコー
ダには第１０図のROMページアドレスレジスタ
４６から４本のリード線３５−１〜３５−８に現
われる４ビツトのROMページアドレスが印加さ
れる。４つの入力／プレチヤージ回路２４７には
すべて同時にφ2のとき装置２４８によりクロツ
クされるROMページアドレスビツトが印加され
る。インバータ２４９によりそのままの信号と反
転信号が得られるので、８本のアドレス線２５０
は、16個のすべての配列２４４を経てROMの全
体の幅を走る。これらの幅２５０によりトランジ
スタ２４５のゲートに至るX1、1、X2、2、
X4、4の入力、ならびにトランジスタ２４６に
至るX8、8の入力が得られる。選択されたリー
ド線２５０は装置２５１を介してφ2でチヤージ
され、ゲートされたコンデンサ２５２によりブー
トストラツプする。出力回路２５３により各対の
配列２４４はリード線３３の１つに接続されるの
で、回路２５３は８個ある。隣接する配列の各々
は出力線２５４と２５５を有し、その出力線はま
たROM配列のＸ線２４０である。X8、8アド
レスビツトはトランジスタ２４６を介してこれら
の出力線のうち１つを選ぶリード線２５４，２５
５のうち選択された１つの線は、φ2のときVssに
あるならばインバータ２５６の入力に接続され装
置２５７を経て入力線３３をアースし、またφ2
のとき−Vddにあるならば出力線３３を装置２５
８を介して−Vdd（φ2の間）に接続する。ゲート
されたコンデンサ２５９は出力を高い値にブート
ストラツプする働きをする。ページアドレスは各
配列２４４のトランジスタ２４５により８つの各
グループ内にある８本のリード線２４０の一つを
選択する。１、２および４ビツト、すなわちX1、
X1、X2、2、X4、4のリード線は、１つのＸ
線をアース線２４２にまた次の隣りのＸ線２４０
をリード線２５４か２５５に接続するように起動
される。たとえば、1010のページアドレス（X1、
X2、X4、X8とリストされる）によりリード線２
４０ａは装置２４５ａと２４５ｂを経てアース線
２４２に接続され、リード線２０４ｂは装置２４
５ｃを経て出力線２５４に接続され、一方X8線
の装置２４６は線２５４を節点２６０したがつて
出力に接続する。したがつて後述するように特定
のＹ線２４１がＹデコード２７により選択された
場合は、線２４０ａと２４０ｂ間にある酸化物ゲ
ート２４３ａはいずれも限定的となる。 ROMの重要な特徴はリード線２４０のプリチ
ヤージする方法である。これらの線２４０はすべ
てφ1のときクロツクされる装置により共通線２
６２に接続される。共通線２６２は２つの乏デプ
リーシヨン型のMOSトランジスタ２６５により
−Vdd源に接続されるので、線２６２は−（Vdd−
2Vt）の電位になる。ここでVtは装置２６５のし
きい値である。普通、Vddは15.0ボルト、Vtは2.0
ボルトである。線２４０は低い電圧へチヤージさ
れ、このことは線がVddにプリチヤージされたと
きの様子と比較すると線は早くプリチヤージされ
また早くデイスチヤージされることを意味する。 ROM／RAM語デコーダ２７ 第１５図を参照すると、ROM２４とRAM２
５用の語デコーダ２７がデータ選択回路３９とと
もに詳細に図示されている。デコーダ２７はリー
ド線３８の12本の線アドレス（６のビツトとその
補数）を受け、64本の出力線３４から１つを
ROM用にあるいは16本のリード線２６のうち１
つをRAM用に選択する。線３４は金属細片すな
わちROMのＹ線２４１である。選択回路３９
は、装置２７０によりφ2でゲートされたとき
RAMYレジスタ４０から４本の線４１−１〜４
１−８に現われる４ビツトのRAMYアドレスを
受ける。この回路はまた装置２７１によりφ1で
ゲートされたときリード線４２−０〜４２−５に
現われる６ビツトのプログラムカウンタ出力４２
も受ける。各機器サイクルの間、ROMアドレス
はφ1のとき出力され、RAMアドレスはφ2のとき
出力される。RAMアドレスは４ビツト（24＝16）
だけであり一方ROMアドレスは６ビツト（26＝
64）であるので、余分のビツトはそれぞれRAM
アドレス用の点２７２と２７３でVssとVddに接
続される。インバータ２７４によりそのまゝの信
号と補数の信号がデコーダに得られ、Y0、0、
Y1、1、…Y6、6と表示された12本のリード
線２８０（リード線３８に同じ）に現われる。リ
ード線２８０は金属細片でありＰ拡散リード線２
８１と重なりROMと同様な配列を形成する。リ
ード線２８０の選択ビツト位置に薄い酸化物領域
が設けられ隣接するリード線２８１間にMOSト
ランジスタを形成する。６ビツトコードが与えら
れるとリード線２８１の一つが選択される。リー
ド線２８１のすべては装置２８３を経てφ1のと
き装置２８２のゲートに接続される。ゲートされ
たコンデンサ２８４は装置２８２のゲート電圧を
ブートストツプして高い値にする働きをする。ト
ランジスタ２８２の１つのゲートがφ1の間に負
に駆動されたことによりリード線２４１の１つが
φ2の間リード線２８５より負に駆動されるまで
すべてのリード線２４１はアースされている。リ
ード線２８１は各機器サイクルの間２回φ4によ
りチヤージされる。φ4は装置２８７と２８８を
介してリード酸２８６から２８１に印加される。
φ1の最初の部分でリード線２８１のすべてと装
置２８２のゲートはφ4により負にチヤージされ、
続いてφ1の後半分でφ4はアースになる。またリ
ード線２８１を接続する酸化物領域の配置に従い
またリード線２８０のどの線が負になるかに従つ
てリード線２８１の１つを除くすべてと装置２８
２のゲートはデイスチヤージされアースに戻る。
装置２８９と２９０はリード線２８１をデイスチ
ヤージする通路を交互に選択する。装置２８９と
２９０はY6と6によりゲートされるので、φ1と
φ2の間１つは常にオン、他の１つはオフである
線２８１はまた期間９５、すなわちφ2の最初の
半分で負になり、φ2の後半分で１つを除くすべ
ての線がデイスチヤージされφ4源にアースされ
る。 デコーダ２７からリード線２６に至る出力は
φ2のとき装置２９２を経て発生する。その装置
を経て64本のリード線のうち16本がアドレス出力
回路３００にある装置２９５のゲート２９４に接
続される。出力回路３００は16個の同じ回路から
なるが、その４つのみが図示されている。選択さ
れたRAMアドレスリード線２６は装置２９５に
よりリード線３０１を経てφ2の間に−Vddに駆動
される。デートストラツプ・ゲートされたコンデ
ンサ３０２により選択されたリード線２６には確
実に大きな負値が発生する。選択されなかつた２
６は装置３０２，３０３，３０４を有する零保持
回路によりアースに保たれる。φ2の間、すなわ
ち選択された出力のためゲート２９４がチヤージ
されている間、装置３０４は導通し、ゲート３０
５を負に駆動して、トランジスタ３０２を作動さ
せしたがつてすべてのリード線２６をVss線３０
６に接続する。続いてφ2がアースになりφ2が負
になるとき、選択されたアドレス線２６の節点３
０７は負になり始め、装置３０３を作動し節点３
０５をデイスチヤージし従つて選択されたアドレ
ス線をアースから切り離す。選択されなかつたア
ドレス線は節点３０５が負に留まり、装置３０２
をオンに保持するのでアースに留まる。その出力
回路の効果は、φ2の間線２６のすべてがアース
にあり、2の間は選択されて−Vddになる線を除
いてすべてアースになることである。 Ｄ出力レジスタ８４ 第１６図を参照すると、出力レジスタ８４と出
力バツフア８６が詳細に図示されている。このレ
ジスタは同じ13個の段３１０から構成されるが、
図にはそのうち２つだけが示されている。各段３
１０はRAM２５に用いられたのとほゞ同じであ
るが制御回路が付加されたセルフリフレツシユ型
RAM素子である。この素子は、５つのトランジ
スタ３１１，３１２，３１３，３１４および３１
５を有する。節点３１６の容量とトランジスタ３
１１のゲート３１７の容量は重要である。負の電
圧が節点３１６に記憶されると、その電圧は装置
３１４を介してφ5間ゲート３１７をチヤージす
る。続いてφ1の間ゲート３１７の負の電圧は装
置３１１を作動し、装置３１２はオンになるので
節点３１６はさらに負の電位になり、記憶された
電荷をリフレツシユする。節点３１６がVssにあ
るときは、ゲート３１７はφ5の間チヤージされ
ず、装置３１１はφ1の間作動しないので、節点
３１６はVssに留まる。節点３１６への入力はア
ドレス線２６の１つによりオン、オフされる装置
３１３を通過する。13個の全ての段３１０の装置
３１３は、装置３２１によりφ2の間アースされ
るリード線３２０に接続されるる。リード線６１
−１６と６１−１７にはと命令が制
御PLA６０より印加され、それによつてリード
線３２０は、装置３２２と３２３を介してそれぞ
れアースあるいはVddに接続される。節点３１５
は＋がクリア回路３２より印加される命
令線３２４を介して電力アツプクリアあるいはク
リアキーにより−Vddにされる。リード線３２４
の負電圧は装置３２５をターン・オンし、節点３
１６に「０」あるいは「−Vdd」を印加する。す
べての段３１０は命令が発生し、2のと
き線２６の１つが−Vddになるまでこの「０」の
状態に留まる。１つのRAMYレジスタ線２６が
負になるので段３１０のうち１つだけが１命令サ
イクルの間にセツトされる。いつたん「１」ある
いは「Vss」にセツトされると、命令を起
動しリード線２６により１つの段をアドレスする
ことによつて特にアドレスされリセツトされるま
でその段はその状態に留まる。段８４−０〜８４
−１２は任意の順でセツトおよびリセツトされ、
そのいくつかあるいはすべては同時にセツト状態
にあり得る。たとえば「任意のキーを下げる」に
対してテストをしようと思うとき、すべての出力
１８は、すべての段８４をセツトすることにより
（各段に対して１命令サイクルを必要とする）起
動され、続いてＫ線が読み込まれ、テストされ
る。すべてのＤ出力を起動する必要がなく、Ｄ出
力はMSDからLSD、あるいはLSDからMSDに起
動されるので零削除は種々の方法で導かれる。 出力バツフア８６はレジスタ８４の種々の段に
記憶されたビツトに従い端子１８にVddあるいは
アース電位を与える働きをする。図示回路は全電
圧振幅を確実に行わせるのに適している。 累算器状態出力レジスタ６２とセグメントデコー
ダ６３ 第１７図には、セグメントデコーダ６３と出力
バツフア６５とともに累算器・状態出力レジスタ
６２（以下レジスタ６２）が図示されている。レ
ジスタ６２は同じ５つの再循環レジスタ段６２−
１、等から構成され、その各々はNANDゲート
３３０、インバータ３３１と再循環通路３３２を
有する。段はリード線３３４と３３３によりφ3
とφ2のときクロツクされる。入力データは第６
図の累算器出力線ACC１〜ACC８５３−１〜５
３−８より段６２−１〜６２−８に印加される。
また入力データは第８図の状態ラツチ出力線６９
より状態バツフア６２−Ｓに印加される。これら
の入力は制御回路PLA６０からリード線６１−
２０に命令が発生したとき装置３３５を経
てロードされる。レジスタ６２のすべての段は、
ゲート３３０のすべてに対する入力である、制御
回路PLA６０からリード線６１−２１に現われ
るCLRS命令によりクリアされる。またリード線
３２４の＋命令により、レジスタ６２の
段はクリアされる。すなわち零がロードされる。
そのまゝの出力と反転した出力がA1、1、A2、
A2、…Ｓ、線３３６を経てPLA６３の第１区
分６３−１の10個の入力に印加され、それにより
PLAをコード化する通常の方法で20本のリード
線６３−２のうち１本が起動させる。PLA６３
の第２の区分６３−３はリード線６３−２の入力
に対してリード線６４の１本またはそれ以上を起
動するようにコード化される。PLA６３は、代
表的な計算器操作の場合、累算器出力のBCD情
報を標準の７セグメント表示装置駆動信号に変え
るようにコード化される。BCDは４つのリード
線６４に送られてもよいしまたは他のコードでも
よい。小数点位置はS8の状態ラツチ出力による。 ８つの出力バツフア６５−１〜６５−８はすべ
て同様であり、第１７図にはその２つだけが図示
されている。このバツフアはVssあるいは−Vdd
を出力端子１７に印加し、表示装置のセグメント
あるいはデータ線やプリンタのような他の出力を
駆動する働きをする。 電力アツプクリア回路８２ 第１８図には、第９と１０図の線１６７に電力
アツプクリア命令を発生しまた第１７図の
線３２４に「ハードウエアクリアあるいは電力ア
ツプクリア」命令＋を発生する回路が示
されている。NORゲート３３８にはリード線１
９９のおよびインバータからクリアキー信号
が印加される。はラツチ回路３４０とコン
デンサ３４１よりつくられる。電力が最初入れら
れたとき、コンデンサ３４１はまだ充電されず入
力３４２はほゞアースにあるので、ラツチ回路３
４０は１つの状態にあり、リード線３４３を介し
て出力を発生し、リード線１６７にをまた
リード線３２４に＋を発生する。コンデ
ンサが充電したあと、ラツチ回路３４０は状態を
変え、はアースに戻るので、計算器は通常
のモードで操作することができる。フイードバツ
ク接続３４４により電力が入つたときコンデンサ
は確実に放電し、あるいはラツチ回路３４０は本
来の状態になる。外部コンデンサが用いられるな
らば、リード線３４５の反転されたはを
伸ばす働きをする。回路の残りの部分はチツプを
テストするためのものである。プログラムカウン
タ３６の最後の段３６−０の出力１６５は、リー
ド線１９９のにより作動する装置３４６に接
続される。装置３４６の出力はリード線３４７に
よりS8出力バツフア６５−８の入力に接続され
る。従つてが負のときは、プログラムカウン
タ３６の内容はバツフア６５−８を介して直列に
端子１７−８に読み出される。がアースにあ
るときは、装置３４８がターンオンし、リード線
６４−８は通常操作モード用のS8出力バツフア
に接続される。 プログラムカウンタフイードバツク 第１９図を参照すると、第９図のプログラムカ
ウンタ用フイードバツク回路が図示されている。
この論理回路はプログラムカウンタ３６の各６個
の出力４２−０〜４２−５を吟味し、リード線３
５０を経てプログラムカウンタ３６の第１段に
「１」あるいは「０」のどれが入力されたかを決
定する。排他的論理和回路はプログラムカウンタ
３６の最後の２つの段の出力であるリード線４２
−４と４２−５を吟味し、等価値を発生する。も
し両方とも「０」あるいは「１」であるときは、
「１」が入力３５０にフイードバツクされ、もし
その両方が異なるときは、「０」がフイードバツ
クされる。これによりランダムなやり方で63まで
の計数が可能であるが、ある手段を用いてシフト
レジスタ３６のすべてが１である状態をぬけ出す
必要がある。すべてが１であるとき、フイードバ
ツクされた項は「１」であり、カウンタはすべて
１に留まる。この状態をさけるために、ゲート３
５２は01234５に応答し、111111の計数を強制す
る。この場合カウンタは固定されるが、NAND
ゲート３５３と３５４はともに012345に応答し、
次のフイードバツクで「０」を強制する。この回
路により６段シフトレジスタは準ランダムな方法
で、すなわち規則的な順序ではないが、繰返し的
な設定順で計数する。ゲート回路３５５はテスト
用であり、が第１１図よりリード線に現われ
るとゲート３５１からの通常の通路は破られ、リ
ード線７５−１のK1入力が連続的にプログラム
カウンタ入力３５０に供給される。 クロツク発生器８０ 第２０図を参照すると、クロツク発生器８０の
ブロツク図が示されている。クロツク発生器８０
は通常のカウンタ段３６０から構成され、その各
各はクロツク発振器３６１より得られるφとφに
よりクロツクされる。約500KHzのクロツクφは
直接外部ピン２２により同期される。すなわち外
部ピン２２と２３はともに周波数を設定する抵抗
３６２を介して−Vddに接続される。周波数はよ
り小さな抵抗とVssに接続されたコンデンサ３６
３を用いてより正確に設定できる。いずれにして
も発振器は種々の型がある。クロツクφより、第
４図の６つの期間９１〜９６を発生するために、
カウンタ段は、フイードバツク回路３６４を用い
て通常の方法で６まで計数するように接続され
る。デコーダ３６５は、カウンタの６つの状態を
表わす３つのカウンタ出力３６６を選択し、出力
線３６７に1、2、3と5を発生する。これら
は反転されて出力３８８にφ1、φ2、φ3とφ5を発
生し、本装置全体にわたつて用いられる。φ4を
発生するためにと2の出力はNORゲート３６
９に接続され、その出力は一つのカウンタ段３７
０により一期間遅延され、4を発生する。4の
出力は反転されリード線３７１にφ4を発生する。 論理ブロツクの詳細 第２１ａ〜２１ｊ図に、第３、５〜２０図の装
置に用いられる論理ゲート、インバータ等が詳細
に図示されている。すべてのインバータはイオン
注入デプレーシヨン負荷型であり電力消費を最小
にする。ゲートは、デプレーシヨン負荷あるいは
負荷がゲートされるものを用い、あるいはプレチ
ヤージ型で再び電力の節約をはかる。 命令の組 ROM２４に収納されリード線３３に読み出さ
れた８ビツトの命令語は第２２図に図示されたよ
うなフオーマツトであり、ブロツク３８０は８ビ
ツトR0〜R7を有する語を表わす。この語は、各
機能に対して異なるいくつかの欄およびその下位
を持つと考えられる。R0のビツトは分岐あるい
は呼出し（論理１）と操作（論理０）を識別す
る。これはOP1欄である。命令の組は４つの基本
的なフオーマツト、、およびを有し、い
ずれの場合もOP1欄は現われる。フオーマツト
は分岐あるいは呼出し用であり、R1にその２つ
を識別するCB欄とR2〜R7に分岐あるいは呼出し
用の６ビツトアドレスであるＷ欄とを有する。フ
オーマツトはR4〜R7の欄Ｃに納められた４ビ
ツトの定数を含む命令であり、R1〜R3にある３
ビツトのOP2欄は定数により実行される操作を規
定する。フオーマツトはビツトとRAMページ
操作用であり、欄Ｂはビツトあるいはアドレス、
欄Ｆは操作を決め、欄OP3はビツトあるいは
RAMページ操作用の011コードの特性をもつ。
フオーマツトは欄OP3とＡにより形成される演
算あるいは特殊な命令用である。 命令の概略の組分けを表わすカルノ
（Karnaugh）図が第２３図に図示されている。
８ビツトの命令語により28すなわち256の組合せ
あるいは固有の命令が可能である。このうち４分
の１、すなわち上部左にある「11」区画の64は64
のCALL操作を表わす。「10」の区画にある４分
の１は64種類の分岐操作を表わす。すなわち各々
は64個のROM位置の可能性のうちの１つへの分
岐を表わす。下部左の「01」区画は定数操作の64
種類の可能性を有しこの1/4区画の各々は４ビツ
トの定数欄Ｃにおいて16種類の定数の可能性を有
する。下部右の「00」区画は「0001」部分の欄Ｃ
において長い呼出しあるいは長い分岐用の16個の
ページアドレスを有し、また「0011」部分におい
て16種類の「ビツト」およびRAMページ操作を
有する。演算および特殊な命令のすべては0010お
よび0000部分において32種類の可能性として収納
される。 １つの命令の組についての詳細は添付した表に
示されている。他の命令の組は制御PLAとROM
をプログラミングし直すことにより可能である。
表に示されたものは計算器機能に用いられる。 命令の組の各種命令に対する記憶方法は第７図
の制御PLAの大部分のリード線１４７，６１−
１６〜６１−２３に対するものと同じである。 プログラムカウンタ３６とサブルーチンレジス
タ４３の操作は本装置のモード（すなわち機器の
状態）に従うものであることを注意しておく。２
つの状態、すなわち通常の状態とサブルーチンへ
の組込みを意味するCALL状態が可能である。機
器の状態は成功するようなCALLあるいは
RETURN命令により制御されるCALLラツチ２
０１により決められる。 機器が操作の通常のモードにある各命令サイク
ルの開始時、プログラムカウンタ３６の語アドレ
スは第１９図の回路を経て更新され次のROM語
アドレスを発生し、次のこのROMアドレスはサ
ブルーチンレジスタ４３に無条件に記憶される。
CALLを成功させる命令が実行されたとき、機器
はCALL状態に入り、さらにデータがサブルーチ
ンレジスタ４３に入るのを防止する。サブルーチ
ンレジスタ４３の内容はCALL命令の語アドレス
ではなく次の番にくる命令の語アドレスに保持さ
れる。 RETURN命令を実行すると機器は通常の状態
に戻り、サブルーチンレジスタ４３の内容はプロ
グラムカウンタ３６に移され、それにより本来の
語アドレスに戻される。 プログラムカウンタ３６は機器の状態あるいは
CLATCHにより影響されない。プログラムカウ
ンタは、その内容がCALL、BRANCHあるいは
RETURNを成功させる命令により変更されなけ
れば各命令サイクル毎に次の語アドレスを発生す
る。 機器の状態はROMページバツフアレジスタ４
７の機能を変える。通常のモードの間、レジスタ
４７はCALLあるいはBRANCHを成功させよう
とするときの新しいページ情報用源の働きをす
る。 通常のモードでBRANCHを成功させようとし
たとき、そのBRANCHは常にレジスタ４７の内
容をコピーしROMページアドレスレジスタ４６
に入力する。従つてレジスタ４７の内容が変更さ
れないならば、その後に続く成功に導く分岐のす
べては同じページ内にある。この種のBRANCH
は短かい分岐と呼ばれる。異なるページへの分岐
すなわち長い分岐を行うために、バツフアレジス
タ４７の内容はROMページレジスタ４７のロー
ド命令を実行することにより変更され所望のペー
ジアドレスに変えられる。BRANCHを成功させ
る場合は新しいページアドレスはアドレスレジス
タ４６にコピーされず、ハードウエアがセツトさ
れて新しいページ内で短かい分岐が行われる。 バツフアレジスタ４７からアドレスレジスタ４
６への移送はCALLを成功させる命令が行われた
とき同じ方法で行われる。長いCALLはCALL命
令を実行する前にアドレスレジスタ４６のロード
命令を実行することにより行われる。ページレジ
スタ４６のロード命令を省略すると短い呼出しと
なる。 長い呼出しあるいは短かい呼出しが実行された
あと、前のCALLページアドレスを含んだアドレ
スレジスタ４６の内容はバツフアレジスタ４７に
コピーされる。バツフアレジスタ４７とアドレス
レジスタ４６間のデータ移送は禁止される。この
ようにして、バツフアレジスタ４７はサブルーチ
ンから戻るとき所望のページアドレスを記憶する
ために用いられる。上に述べた特徴により、機器
がCALLモードにある間長い分岐を実行すること
はできない。同様にサブルーチンは６４命令（１
全ページ）以上含むことはできない。しかし
CALLモードにあるときROMページレジスタの
ロード命令を実行することによりバツフアレジス
タ４７の内容を変更することは可能である。これ
によりサブルーチンを退場するとき戻りページア
ドレスの変更が可能になる。RETURN命令が実
行されると、バツフアレジスタ４７の内容はアド
レスレジスタ４６にコピーされ、ハードウエアが
設定されて短かい分岐が行われ、機器は通常の状
態に戻る。 CALLあるいはBRANCHが成功しないときは
機器の状態あるいはレジスタ４６と４７の内容は
影響を受けない。２つのページアドレスレジスタ
４６のいずれかにあるデータはいずれも不変の
まゝ残る。すなわち短かいCALLあるいは
BRANCHが実行されるべきなら、ハードウエア
が設定されて短かい操作が行われる。もし長い
CALLあるいはBRANCHが開始されるなら、ハ
ードウエアが設定されて長い操作が行われる。さ
らに通常のモードでRETURNが実行される場合
は操作はない。 ROMアドレス論理の命令制御を補うため電力
アツプクリア回路のほかに外部入力が組み込ま
れ、回路起動が行われる。この回路起動により機
器状態は通常に設定され、ページアドレスが設定
されて短かい分岐が行われ、ページアドレスの内
容が４つのＫ線に印加されたデータの補数に設定
され、K1線にあるデータが直列にプログラムカ
ウンタ３６にコピーされる。 外部入力が印加されないときは、プログラムカ
ウンタ３６は６語000にセツトされページアドレ
スレジスタ４６は６アドレスF15にセツトされ
る。 命令の組に関し、加算器５０は２つの異なる、
同時的な機能を実行し、３つの出力をつくること
ができることが注意される。２つの４ビツト入力
５７と５８が加算され互いに比較されて、反転さ
れない２進和の出力が得られ、MSDが実施され、
２つの２進数が大きさにおいて等しいかどうか、
すなわちビツト毎に同じであるかどうかを示す比
較が行われる。比較および桁上げ情報は呼出しあ
るいは分岐条件を設定するのに用いられる。得ら
れた和は累算器あるいはRAMYレジスタのいず
れかあるいはその両方に記憶でき、また全然使用
しないこともできる。 命令語実行タイミング 命令語実行用タイミングは第２４、２５図を参
照すると理解される。第２４図には装置クロツク
φ1、φ2、φ3、φ4、φ5とともに一連の命令サイク
ルＡ、Ｂ、Ｃ等が示されている。サイクルＣで記
憶装置あるいはRAM２５のデイジツトの内容が
加算器５０に移され、その出力を累算器５２に移
さなければならない場合を考える。第２５図に操
作の概略が表示されている。加算器５０の入力は
φ1Cと図示された命令サイクルＣのφ1の間有効
である。RAM２５からのビツトは装置１０６で
φ4（φ1）Ｃのとき有効になり、出力線３２は装置
１０７によりφ2Bのときプレチヤージされてい
る。リード線６１−５の命令は装置１４９
が制御回路PLA６０でオンになるときφ2Bで有
効になる。制御PLAのリード線１４６はφ1Bが
終つたあと有効になる。リード線３３の命令語は
出力回路２５３でROからくるφ2Bの間有効であ
る。装置２４５と２４６のROM用出力デコード
もまた装置２５１，２４８およびリード線３５−
１よりφ2Bのとき有効である。ROMにおいて、
リード線２４０はφ1Bのときプリチヤージされ、
φ2Bで有効なデータをもつ。Ｙ線２４１はφ2Bで
有効であり、装置２８２はφ1Bで設定されてい
る。Ｙデコード２７の線２８１はφ4（φ1）Ｂでプ
レチヤージされ、φ1Bの後半で有効であつた。プ
ログラムカウンタ３６よりのROMYアドレスは
φ1Bのとき装置２７１によりゲートされた。
MTN操作が分岐の結果であるとすると、リード
線１６３の命令はゲート４８−７にお
いてφ2Aの終了後有効になつた。線３３よりの
RO分岐命令はここでφ2Aのときゲートされ、状
態はゲート６６−１がφ3Aのときデイスチヤージ
されφ2Aの後半線７９で有効になつた。一方分岐
アドレスは、ROMの出力２５３よりのφ2Aで有
効になる分岐アドレスを含んだリード線３３より
プログラムカウンタ３６に入る。 このようにしてサイクルＣで実行するように形
成された命令の場合、データは第２４図の点３８
１で有効であり、データ用RAMYアドレスは点
３８２で有効であり、ROM命令は線３３上点３
８３で有効である。この語に対するROMYアド
レスは点３８４でデコーダ２７に入る。このアド
レスは点３８５で有効であつた。状態は点３８６
でこのアドレスへ分岐する場合に有効になり、ま
た分岐アドレスもこの点３８６でROM出力にお
いて有効であつた。 MOS／LSIチツプ 上述した全体の装置は第２６図にかなり拡大さ
れて図示されているように単一のMOS／LSIチ
ツプで製造される。主要部の大部分は第３図のブ
ロツク図で用いられたのち同じ参照番号で表示さ
れている。デプレーシヨン負荷にイオン注入を用
いた、Ｐチヤンネル金属ゲートの製造工程が使用
されている。さらに多くのデイジツトあるいは表
示が用いられるならば28以上のピンの包装内にチ
ツプを用いることが可能なのでチツプには28以上
の結合パツドが設けられている。ROM、RAM
および制御PLAはチツプの領域の主要部を占め
る。このチツプは一辺が約5.08mmである。 チツプテスト機能 テストモードでチツプを操作できることはすで
に説明した。テストモードは通常、チツプを代表
的な28のピンプラスチツク包装内にシールする前
あるいはその後製造中に用いられる。チツプは
7.62cm直径のシリコンウエハー上で一度に約100
の単位でつくられる。多くのウエハーは同時に処
理される。すべての処理工程が完了したあと、ウ
エハーはスクライブされ第２６図に示したような
個々のチツプに分割される。この工程による良製
品の歩どまりは時々100％をかなり下まわる。各
処理工程で摩滅がありうるのでテストをしてどの
ウエハーがよく、ウエハーのどのチツプがよく、
またパツケージされた最終製品のどれがよいかを
見つけ出さなければならない。8800のトランジス
タそれに関連回路の各々が確実に完全であるため
には、計算器のすべての演算を実行してみなけれ
ばならないのでこのテスト方法は時間がかゝり、
費用がかゝる。この理由によりテストモードが組
み込まれている。その方法はROMの各1024の命
令語をチエツクし、その後で回路の残りをチエツ
クするのに充分な種々の命令を実行することであ
る。 テストモードで利用される操作は次のような操
作である。 第１に、ROM語アドレスは、第１９図のゲー
ト３５５に入りそれからリード線３５０を経て第
９図のプログラムカウンタ３６に入るK1ピン７
５−１を通過してプログラムカウンタ３６に直列
にロードされる。これは入力２０６のKCにより
制御される。KCがVssであるとき、リード線１９
９のはゲート３５１を経るフイードバツク回
路を不能にしK1入力をプログラムカウンタ３６
に入れさせる。このようにして８機器サイクル、
すなわち８×２すなわち16マイクロ秒後に語アド
レスが得られる。プログラムカウンタが節点１６
８へ新しいデータを受け入れることができるとき
のように各ビツトはφ1のときロードされる。 第２に、ROMアドレスは第１０図のK1〜K8
線７５、装置１９６、リード線１９２およびゲー
ト４６′を経てROMページアドレスレジスタ４
６に並列にロードされる。この通路は−Vddであ
るによつても作動され、ビツトはφ2でロード
される。語アドレスはφ1のとき直列にまたペー
ジアドレスはφ2のとき並列に入るので各アドレ
スは時間多重される。したがつて両アドレスをロ
ードするのに余分の時間は必要でない。全体の新
しい８ビツトの語アドレスは新しいROMアドレ
スを発生するのに用いられるのではなく、１ビツ
トだけ前進されることを考慮すると、1024のすべ
ての位置は1024×16すなわち16000マイクロ秒以
下でアドレスできることが理解される。 第３に、規定されたアドレスにある、ROMか
らの８ビツト命令語は外部制御によりリード線３
３からプログラムカウンタ３６に移される。これ
は装置１６２を作動させることにより実行され、
R0〜7を第９図に図示したような段３６−０〜
３６−７の節点にロードさせる。装置１６２は、
第１１図に図示したようにゲート４８−７のKC
とＫ２によりつくられる、リード線１６３の
BRNCALにより制御される。これは１機器サイ
クルに発生する。 第４に、プログラムカウンタ３６のデータは、
再びリード線１９９のの制御により、第９、
１８図のリード線１６５、リード線３４７および
セグメント出力バツフア６５−８を経て直列に送
り出される。これは、新しいROM語アドレスが
第１９図のK1およびリード線３５０を経てロー
ドされているよりも１ステツプ前に行われるが、
しかしロードされているときと同じ時に行われ
る。 ROM位置のすべてあるいはいくつかをテスト
するために、いま説明した、１、２、３、４のス
テツプが順に行われる。1024のすべての位置にあ
るビツトのすべては、適当に設計されたテスト機
器により20ミリ秒以下でテストされ、それは通常
の操作において複雑なある計算を行うに必要な時
間よりかなり小さい。 他のテスト方法は上述した第１と第２のステツ
プに従つて語およびページアドレスをロードし、
機器にその位置から始まる一連の命令を実行さ
せ、それから出力端子１７，１８の結果を観察す
るかいくつかのサイクル後プログラムカウンタか
らくる最後のROM出力あるいはアドレスを読み
出す方法である。これによりユニツトの全体をテ
ストするに充分な増分を選択し、それをテストす
ることが可能になる。ある複雑な操作の場合、何
回も、多分何百回も用いられる、たとえば規格化
のようなやつかいなルーチンがある。これらは一
度チエツクすればする必要がない。この方法によ
り繰返しルーチンは飛び越すことができる。 もちろんROMアドレスと内容の書き込みと読
み出しは模擬キーボードの見出し語で読ませて補
うことができる。 命令の表 CALL：11×××××× 状態に依存する。もし状態線７９が論理「１」
ならば、CALL命令は実行されない。 状態が「１」ならば、機器はCALLラツチ回路
２００を論理「１」にセツトすることにより示さ
れるようなCALLモードに入る。プログラムカウ
ンタ３６はサブルーチンレジスタ４３に記憶され
る。ページアドレスはバツフアレジスタ４７に記
憶される。バツフアレジスタ４７の内容はページ
アドレスとして用いられる。命令語のＷ欄R2〜
R7は装置１６２を経てプログラムカウンタ３６
にロードされる。CALLモード中実行されるすべ
ての命令は、CALLおよび分岐命令を除いて通常
の機能を行う。CALLモード内のCALLの実行は
有効でない。CALLモード内に行われる分岐は内
部ページでなければならない。 分岐（BRNC）：10×××××× 状態に依存する。もし状態が論理「０」なら
ば、分岐命令は実行されない。状態が「１」なら
ばＷ欄はプログラムカウンタ３６にロードされ、
バツフアレジスタ４７の内容はCALLモードのと
きを除いてレジスタ４６の新しいページアドレス
となる。分岐（CALLと同様）は状態論理回路６
６により無条件的である。状態論理回路６６は通
常分岐あるいはCALLを成功させる本来の条件で
ある「１」にある。分岐あるいはCALLのすぐ前
をいく命令が状態に影響を及ぼさないから、操作
は成功に導びかれる。状態は１命令サイクルの間
だけ有効である。従つて分岐操作の前に多重テス
トをすることは有効でない。分岐命令直前の命令
のみが分岐が成功するかどうかを決める。状態論
理回路６６は分岐命令後常に論理「１」に戻る。 Ｙレジスタの定数によるロード（TRCY）：0100
×××× 命令語のＣ欄、すなわちビツトR4〜R7はＹレ
ジスタ４０に移される。これは無条件であり、桁
上げも比較も状態論理回路６６に入らない。 Ｙレジスタと定数の比較（YNEC）：0101×××
× Ｙレジスタ４０の内容は命令語のＣ欄と比較さ
れる。リード線６７の比較情報は状態論理６６へ
の入力である。等しくないときは状態を論理
「１」に変える。この命令は状態に関係しない。 定数記憶、Ｙレジスタの増加（CMIY）：0110×
××× Ｃ欄の定数はＸ、Ｙレジスタ７３と４０により
アドレスされる記憶位置に直接記憶される。続い
てＹレジスタ４０は１だけ増加する。命令は状態
に関係せず、桁上げと比較は状態論理に入らな
い。 定数以下あるいはそれに等しい累算器
（ALEC）：0111×××× 累算器５２は２の補数を加えて命令語のＣ欄よ
り引かれる。その結果得られるリード線６７の桁
上げ情報は状態論理回路６６の入力である。累算
器５２が定数以下かそれに等しいならば、状態論
理回路６６は論理「１」にセツトされる。命令は
無条件的である。 ページレジスタのロード（LDP）：0001×××× バツフアレジスタ４７は命令語にあるＣ欄の内
容によりロードされる。これは無条件的で桁上も
比較も状態論理にいかない。 ビツトセツト（SBIT）：001100×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
た記憶位置の内容が選択される。命令語のＢ欄に
より選択されるような４ビツトの１つは論理
「１」にセツトされる。 ビツトリセツト（RBIT）：001101×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たROM２５の記憶位置の内容が選択される。 CKB論理回路５６を経て命令語のＢ欄により
選択されるような４ビツトの１つは論理「０」に
リセツトされる。 ビツトテスト（TBIT）：001110×× Ｘ、Ｙレジスタ７３，４０によりアドレスされ
た記憶位置の内容が選択される。CKB論理回路
５６を経て命令語のＢ欄により選択されるような
４ビツトの１つが加算器５０でテストされる。選
択されたビツトが論理「１」ならば状態は、線６
７の状態論理回路６６に入る比較出力を介して論
理「１」にセツトされる。 Ｙレジスタのロード（LDX）：001111×× ＸあるいはRAMページアドレスレジスタ７３
は命令語のＢ欄よりロードされる。これは無条件
的で、桁上げも比較も状態論理回路６６に入らな
い。 記憶および増加（STIN）：00100000 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAM記憶位置に記憶され
る。記憶操作の完了後、Ｙレジスタ４０は１だけ
増加する。無条件的であり、状態は影響されな
い。 メモリの累算器への移送（TRMA）：00100001 ＸおよびＹレジスタ７３，４０によりアドレス
されたRAMメモリ位置の内容は無条件的に累算
器５２に移送される。RAMのメモリデータは不
変である。無条件的であり、桁上げと比較は状態
論理には行かない。 メモリのＹレジスタへの移送（TRMY）：
00100010 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
るRAMメモリ位置の内容は無条件的にＹレジス
タ４０に移送される。RAMのメモリデータは不
変である。 Ｙレジスタの累算器への移送（TRYA）：
00100011 Ｙレジスタ４０は無条件的に累算器５２に移送
される。Ｙレジスタ４０の内容は不変である。 累算器のＹレジスタへの移送（TRAY）：
00100100 累算器５２は無条件的にＹレジスタ４０に移送
される。累算器内容は不変である。 メモリと累算器加算（AMAA）：00100101 累算器５２の内容はＸとＹレジスタ７３，４０
によりアドレスされたRAMメモリ位置の内容に
加算され、その結果得られる和は累算器５２に記
憶される。一方その結果より得られるリード線６
７の桁上げ情報は状態論理回路６６への入力とな
る。15より大きな和により状態は論理「１」にセ
ツトされる。RAM２５のメモリ位置の内容は不
変である。 メモリと零の比較（MNEO）：00100110 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAXメモリの内容は零と比較される。リード
線６７の比較情報は状態論理回路６６への入力で
ある。メモリと零が等しくないと状態論理回路６
６は論理「１」にセツトされる。 メモリと累算器の減算（SMAA）：00100111 累算器５２の内容は２の補数を加えることによ
りRAMメモリ位置の内容から減算され、差は累
算器５２に記憶される。その結果得られる情報は
状態論理回路６６への入力である。累算器がメモ
リより少ないか等しいならば、状態論理回路６６
は「１」にセツトされる。 増加分メモリのロード（INMA）：00101000 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAMメモリ位置の内容は１だけ増加され、累
算器５２に記憶される。RAMメモリのもとの内
容は不変である。結果としての桁上げ情報はリー
ド線６７を経て状態論理回路６６に入力される。
和が15より大きいときは、状態論理回路６６は論
理「１」にセツトされる。 メモリより小さいあるいは等しい累算器
（ALEM）：00101001 累算器５２は２の補数を加えることによりＸ、
Ｙレジスタ７３，４０によりアドレスされる
RAMメモリ位置の内容から減算される。その結
果得られる桁上げ情報はリード線６７を経て状態
論理６６への入力となる。論理「１」に等しい状
態は累算器がメモリより少ないか等しいことを示
す。メモリと累算器の内容は不変である。 減少分メモリのロード（DCMA）：00101010 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
たRAMメモリ位置の内容は１だけ減少し累算器
５２にロードされる。メモリの内容は不変であ
る。その結果得られる桁上げ情報は状態論理回路
６６への入力である。メモリが１より大きいか等
しい場合は、状態論理回路６６は論理「１」にセ
ツトされる。 Ｙレジスタの増加（INY） Ｙレジスタ４０の内容は１だけ増加される。そ
の結果得られる桁上げ情報は状態論理６６の入力
である。１５より大きな和により状態論理回路６
６は論理「１」にセツトされる。 Ｙレジスタの減少（DCY）：00101100 Ｙレジスタ４０の内容は１だけ減少する。その
結果得られる桁上げ情報は状態論理回路６６の入
力である。Ｙが１より大きいか等しいと状態は論
理「１」にセツトされる。 累算器の２の補数（CIA）：00101101 累算器５２の内容は２の補数を加えることによ
り零から減算される。その結果は累算器５２に記
憶される。結果としての桁上げ情報は状態論理６
６の入力である。この操作は累算器５２の補数を
取り増加することに等しい。累算器の内容が零に
等しいならば、状態論理回路６６は論理「１」に
セツトされる。 メモリと累算器の交換（EXMA）：00101110 Ｘ、Ｙレジスタ７３，４０によりアドレスされ
るRAMメモリ位置の内容は累算器５２と交換さ
れる。すなわち、累算器５２はメモリに記憶さ
れ、メモリは累算器５２に移送される。 累算器のクリア（CLA）：00101111 累算器５２の内容は無条件的に零にセツトされ
る。 ８の累算器への加算（A8AA）：00000001 命令語のビツトR7〜R4で決められるような定
数が累算器５２に加えられる。その結果得られる
桁上げ情報は状態論理回路６６の入力である。１
５より大きな和の場合は状態論理６６は論理
「１」にセツトされる。 Ｙレジスタと累算器の比較（YNEA）：00000010 Ｙレジスタ４０の内容は累算器５２の内容と比
較される。比較情報は状態論理回路６６の入力で
ある。Ｙレジスタ４０と累算器５２が等しくない
ときは状態論理６６は論理「１」にセツトされ
る。状態６６−１の論理状態はまた状態ラツチ６
６−２にコピーされる。 累算器の記憶（STA）：00000011 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAMメモリ位置に記憶さ
れる累算器５２の内容は不変である。 累算器の記憶とクリア（STCLA）：0000100 累算器５２の内容はＸ、Ｙレジスタ７３，４０
によりアドレスされたRAMメモリ位置に記憶さ
れる。そのとき累算器５２は零にリセツトされ
る。 10の累算器への加算（A10AA）：00000101 命令語のビツトR7とR4により決まるような定
数10が累算器５２に加算される。 ６の累算器への加算（A6AA）：00000110 命令語のビツトR7とR4により決められるよう
な定数６が累算器５０の内容に加算される。その
結果得られる桁上げ情報は状態論理回路６６の入
力である。結果が15より大きいと状態論理回路６
６は論理「１」にセツトされる。 累算器の減少（DCA）：00000111 累算器５２の内容は１だけ減少する。結果とし
ての桁上げ情報は状態論理回路６６の入力であ
る。累算器が１より大きいか等しいときは状態論
理６６は論理「１」にセツトされる。 累算器の増加（INA）：00001110 累算器５２の内容は１だけ増加する。 Ｘレジスタの補数（COMX）：00000000 ＸあるいはRAMページアドレスレジスタ７３
の内容は論理的に補数がとらえる。 外部入力のロード（TRKA）：00001000 ４つの外部Ｋ入力線７５にあるデータは累算器
５２に移送される。 テスト外部入力（KNEO）：00001001 外部Ｋ入力線７５のデータは零と比較される。
比較情報は状態論理回路６６の入力である。零で
ない外部データにより状態論理回路６６は論理
「１」にセツトされる。 出力レジスタのロード（LDO）：00001010 累算器５２の出力と状態ラツチ６６−２は出力
レジスタ６２に移送される。レジスタ６２は６２
で復号され８も出力線１７にデータを供給する。
またレジスタ６２はチツプへ外部データ出力に用
いられる主レジスタである。Ｙレジスタ４０の内
容もまた１だけ減少する。 ０出力レジスタのクリア（CLRO）：00001011 出力レジスタ６２の内容は零にセツトされる。 Ｄ〔Ｙ〕出力（RSTR）のリセツト：00001100 Ｙレジスタ４０の内容が０から12までの間にあ
るならば、Ｄ出力の一つは論理「０」にリセツト
される。Ｄ出力の選択はＹレジスタ４０の内容を
復号することにより決められる。Ｙレジスタに１
２より大きい値がある場合は、命令は使用者には
操作なしである。 Ｄ〔Ｙ〕出力のセツト（SETR）：00001101 Ｙレジスタ４０の内容が０と12の間にあるなら
ば、Ｄ出力の１つは論理「１」にセツトされる。
Ｄ出力の選択はＹレジスタ４０の内容を復号する
ことにより決められる。Ｙレジスタに12より大き
い値がある場合は、命令は使用者には操作なしで
ある。 戻り（RETN）：00001111 CALLモードで実行されたとき、サブルーチン
レジスタ４３はプログラムカウンタ３６に移送さ
れる。同時にバツフアレジスタ４７の内容は
ROMページアドレスレジスタ４６に移送され
る。この操作により本装置はサブルーチンが実行
されたあと本来の点に戻される。戻り命令が非
CALLモードで実行されるとき、すなわちサブル
ーチンを実行しないとき、命令は操作なしであ
る。
【表】
【表】
本発明は特定の実施例について説明したが、こ
の説明は限定的な意味に解釈してはならない。開
示した実施例についての改変ならびに本発明の他
の実施例も本発明の記載に基づき当業者には明ら
かである。従つて特許請求の範囲が本発明の真の
範囲に入るような改変あるいは実施例を含むもの
と考えられる。
の説明は限定的な意味に解釈してはならない。開
示した実施例についての改変ならびに本発明の他
の実施例も本発明の記載に基づき当業者には明ら
かである。従つて特許請求の範囲が本発明の真の
範囲に入るような改変あるいは実施例を含むもの
と考えられる。
第１図は本発明装置が用いられる小型手持ちの
計算器の絵画、第２図は第１図計算器装置のブロ
ツク図、第３図は本発明を使用する電子装置、特
に第２図のデイジタル処理装置チツプ１５の詳細
ブロツク図、第４図は第３図装置に用いられるク
ロツク電圧に対する電圧対時間の形で表わしたタ
イミング図、第５図は第３図のRAM２５、
RAMページデコーダ２９およびRAM書き込み
制御回路７０の詳細電子回路図、第６図は第３図
の加算器５０、加算器入力選択回路５１、累算器
５２およびRAMYレジスタ４０の詳細論理回路
図、第７図は第３図制御PLA６０の詳細論理回
路図、第８図は第３図状態論理６６の詳細論理
図、第８ａ図は第８図複合ゲート６６−１の詳細
電子図、第９図は第３図装置のプログラムカウン
タ３６とサブルーチンレジスタ４３の詳細論理回
路図、第１０図は第３図のページアドレスレジス
タ４６とアドレスバツフアレジスタ４７の詳細論
理回路図、第１１図は第３図装置のアドレス制御
４８とキーボード入力７５の詳細論理回路図、第
１２図は第３図CKB論理５６の詳細論理回路図、
第１２ａ図は第１２図複合ゲート５６−８の一つ
の詳細電子回路図、第１３図は第３図RAMペー
ジアドレスレジスタ７３の詳細論理回路図、第１
４図は第３図ROM２４とROMページデコーダ
の詳細電子回路図、第１５図は第３図ROM／
RAM語アドレスデコーダ２７とデータ選択回路
３９の詳細電子回路図、第１６図は第３図出力レ
ジスタ８４と出力バツフア８６の詳細電子回路
図、第１７図は第３図出力レジスタ６２と出力バ
ツフア６５の詳細電子回路図、第１８図は第３図
電力アツプクリア回路８２の詳細論理回路図、第
１９図は第３図プログラムカウンタ３６用フイー
ドバツク回路の詳細論理回路図、第２０図は第３
図クロツク発生器８０のブロツク図、第２１ａ図
〜第２１ｊ図は第５図〜第２０図に用いられる論
理回路の詳細電子回路図、第２２図は本発明装置
に用いられる語アドレス説明図、第２３図は本発
明装置に通常用いられる命令語のカルノー図、第
２４図は第１図〜第２１図装置の操作における
種々の命令サイクルを示す、タイミング図、第２
５図は第１図〜第２１図の装置における種々の操
作のタイミング説明図、第２６図は第３図、第５
図〜第２１図装置のすべての回路を組み込んだ
MOS／LSI半導体チツプの上面拡大図である。 １１……キーボード、１２……表示装置、１９
……デイジツト駆動回路、２２……入力ピン、２
３……出力ピン、９０……命令サイクル。
計算器の絵画、第２図は第１図計算器装置のブロ
ツク図、第３図は本発明を使用する電子装置、特
に第２図のデイジタル処理装置チツプ１５の詳細
ブロツク図、第４図は第３図装置に用いられるク
ロツク電圧に対する電圧対時間の形で表わしたタ
イミング図、第５図は第３図のRAM２５、
RAMページデコーダ２９およびRAM書き込み
制御回路７０の詳細電子回路図、第６図は第３図
の加算器５０、加算器入力選択回路５１、累算器
５２およびRAMYレジスタ４０の詳細論理回路
図、第７図は第３図制御PLA６０の詳細論理回
路図、第８図は第３図状態論理６６の詳細論理
図、第８ａ図は第８図複合ゲート６６−１の詳細
電子図、第９図は第３図装置のプログラムカウン
タ３６とサブルーチンレジスタ４３の詳細論理回
路図、第１０図は第３図のページアドレスレジス
タ４６とアドレスバツフアレジスタ４７の詳細論
理回路図、第１１図は第３図装置のアドレス制御
４８とキーボード入力７５の詳細論理回路図、第
１２図は第３図CKB論理５６の詳細論理回路図、
第１２ａ図は第１２図複合ゲート５６−８の一つ
の詳細電子回路図、第１３図は第３図RAMペー
ジアドレスレジスタ７３の詳細論理回路図、第１
４図は第３図ROM２４とROMページデコーダ
の詳細電子回路図、第１５図は第３図ROM／
RAM語アドレスデコーダ２７とデータ選択回路
３９の詳細電子回路図、第１６図は第３図出力レ
ジスタ８４と出力バツフア８６の詳細電子回路
図、第１７図は第３図出力レジスタ６２と出力バ
ツフア６５の詳細電子回路図、第１８図は第３図
電力アツプクリア回路８２の詳細論理回路図、第
１９図は第３図プログラムカウンタ３６用フイー
ドバツク回路の詳細論理回路図、第２０図は第３
図クロツク発生器８０のブロツク図、第２１ａ図
〜第２１ｊ図は第５図〜第２０図に用いられる論
理回路の詳細電子回路図、第２２図は本発明装置
に用いられる語アドレス説明図、第２３図は本発
明装置に通常用いられる命令語のカルノー図、第
２４図は第１図〜第２１図装置の操作における
種々の命令サイクルを示す、タイミング図、第２
５図は第１図〜第２１図の装置における種々の操
作のタイミング説明図、第２６図は第３図、第５
図〜第２１図装置のすべての回路を組み込んだ
MOS／LSI半導体チツプの上面拡大図である。 １１……キーボード、１２……表示装置、１９
……デイジツト駆動回路、２２……入力ピン、２
３……出力ピン、９０……命令サイクル。
Claims (1)
- 【特許請求の範囲】 １ 多数の命令語を記憶する読取り専用メモリ
と、該読取り専用メモリから命令語を受け演算操
作を規定する命令を発生する制御手段と、上記読
取り専用メモリの番地を指定するアドレス手段
と、情報を入力し出力する複数の端子とを有する
半導体チツプにおいて、 (a) 上記半導体チツプは、上記端子からの信号に
応答して、上記読取り専用メモリと端子との間
の信号通路を変更しテストモードを設定する回
路を有し、 (b) 上記アドレス手段は、上記読取り専用メモリ
の番地を、特定し又は順次前進させ、該番地を
上記読取り専用メモリに与える機能を有し、 (c) 上記番地で指定された命令語を上記端子に読
出す手段を有することを特徴とする半導体チツ
プ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/525,236 US3991305A (en) | 1974-11-19 | 1974-11-19 | Electronic calculator or digital processor chip with multiple code combinations of display and keyboard scan outputs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5719680A JPS5719680A (en) | 1982-02-01 |
| JPH0122908B2 true JPH0122908B2 (ja) | 1989-04-28 |
Family
ID=24092459
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132781A Granted JPS5719863A (en) | 1974-11-19 | 1981-02-16 | Digital data processor |
| JP56021328A Pending JPS5762452A (en) | 1974-11-19 | 1981-02-16 | Digital data processor |
| JP2132681A Granted JPS5719680A (en) | 1974-11-19 | 1981-02-16 | Semiconductor chip and method of testing it |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132781A Granted JPS5719863A (en) | 1974-11-19 | 1981-02-16 | Digital data processor |
| JP56021328A Pending JPS5762452A (en) | 1974-11-19 | 1981-02-16 | Digital data processor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US3991305A (ja) |
| JP (3) | JPS5719863A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4316247A (en) * | 1979-10-30 | 1982-02-16 | Texas Instruments, Inc. | Low power consumption data processing system |
| US4403284A (en) * | 1980-11-24 | 1983-09-06 | Texas Instruments Incorporated | Microprocessor which detects leading 1 bit of instruction to obtain microcode entry point address |
| EP0232796B1 (en) | 1980-11-24 | 1991-07-03 | Texas Instruments Incorporated | Pseudo-microprogramming in microprocessor with compressed control rom and with strip layout of busses, alu and registers |
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