JPS5978554A - 半導体集積回路装置及び単一チップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路装置に係り、特に高密度且つ高
速な論理Ｌ　Ｓ　Ｉ　（Ｌ；＋ｒｇｅ　５ｃａｌｅ■ｎ
ｔｅｇｒａｔ　ｉｏｎ　）　　に好適な半導体集積回路
装置に関する。

〔従来技術〕

近年に於ける半導体技術の進歩には著しいものがある。

特にＭＯＳ　（Ｍｅｔａｌ　ＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ　）の進歩は顕著であり、ＭＯ８技術の進
歩によ多素子の微細化が進んで、多くの回路が数ミリ角
のシリコンチップ状に集積される様になってき）た。

しかしながら、ＬＳＩがこの様にＭＯ８技術によって高
集積化されてくると、多数のＭＯ８（ＭＯ８電界効果ト
ランジスタ）で構成されている論理ブロック間の結合に
於いて、特に容量性負荷が増大し、信号伝達速度の低下
が問題となりつつある。この容量性負荷の増大は、電圧
素子であるＭＯ８電界効果トランジスタを多数使用する
ところに原因あり、ＭＯ８電界効果トランジスタの弱点
が表われてくる場合である。

第１図は従来の高集積論理ＬＳＩの典型的な例であるマ
イクロコンピュータの構成例を示したものである。マイ
クロコンピュータ１００を構成している該ＬＳＩは、チ
ップの外枠に設けられて゛いる人出カバ７７ア群１１１
、ＲＯＭ　（Ｒｅａｄ　ＱｎｌｙＭｅｍｏｒｙ　）　　
１　１　２、　几ＡＭ　　（ｆ（＋ａｎｄＯｍ　　Ａｃ
ｃｅｓｓＭｅｍｏｒｙ　）　１１３、プロセッサ１１４
、タイマ等の周辺機能１１５，１１６の各要素が内部バ
ス１１７によって連結されて構成されている。この様な
構成の各要素の高集積化が進んでそれぞれの規模が増大
して、多数のＭＯ８電界効果トランジスタを集積すると
次の様な問題が発生してくる。

その１つは、各要素内での信号伝達遅延の増加が挙げら
れる。ＲＯＭ１１２．ＲＡＭ１１３では高集積化に伴っ
て、当然ながらメモリの総ピント数が増加する。この様
な高集積化したメモリの例をＲＯＭ　１１２の場合につ
いて説明する。

第２図は几０Ｍ１１２の構成を示したブロック図である
。几０Ｍ１１２は、アイドレス入カバソファ群１０、ア
ドレスデコーダ１１、ワードドライバ群１２、メモリセ
ル群１３、マルチプレクサ及びセンス回路群１５からな
り、これらの論理ブロック間は、それぞれアドレス入力
バス１１８、アドレスバッファ出力バス１２０、デコー
ダ出力バス１２２、ワード信号群１２４、ビット信号群
１２６、データ出力１２８が伝達されるノ（スで連結さ
れている。

ＲＯＭ１１２の総ピント数の増加に伴い、前記アドレス
デコーダ１１及びメモリセル群１３のアレーは増加する
。この結果、アドレスデコーダ゛１１を駆動するアドレ
ス人カバソファ群１０の負荷及びメモリセル群１３を駆
動するワードドライバ群１２の負荷が総ビット数の増加
に伴って増加し、ここで信号伝達遅延を招く。この為、
例えば第３図に示した如くワードドライノ（群１２の１
２３−１が０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍ
Ｏ８）電界効果トランジスタで構成されているとすると
、重い負荷を駆動する為、充分大きなＰ及びＮチャネル
ＭＯ８電界効果トランジスタが必要となってくる。

なお、第３図中、１２２−１はｉ番目のデコーダ。

出力を意味し、１２３−１はワードドライノ（群のｉ番
目の素子構成を示し、１２４−４はｉ番目のワード信号
を示している。しかしながら、電流容量の大きいＭ、　
ＯＳ電界効果トランジスタを使うと、それ自身の出力負
荷も同時に増加する為、飛躍的な信号伝達速度効果を得
ることが難しくなる。

その２として各要素間での信号伝達遅延の増加が起こる
。即ち、上記した各要素内での信号伝達遅延と同様、チ
ンプレベルでシステムの要素が増加すると、これ等を連
結する内部）（ス１１７を含めた負荷も増大し、１つの
要素から他の１つの要素或は複数の要素への信号伝播の
際、やはり信号伝達遅延が顕著に表われてくる。

この様な各要素内での信号伝達遅延の増加と、各要素間
での信号伝達遅延の増加は、何れも使用しているＭＯ８
電界効果トランジスタの電流駆動能力の欠如に起因する
ものである。

〔発明の目的〕

本発明の目的は、高速信号伝達を阻害することなく高集
積を可能とする半導体集積回路装置を提供することにあ
る。

〔発明の概要〕

本発明は、ＭＯ８電界効果トランジスタで構成されてい
る論理ブロック相互間及びこれ等複数の論理ブロックに
より構成されている要素相互間の負荷の大きい部分の駆
動に、少なくとも一部が大きな電流を採ることが出来る
バイポー　ラトランジスタで構成される結合回路を挿介
することによシ、上記目的を達成する。

〔発明の実施例〕

以下本発明の一実施例を従来例と同部品は同符号を用い
て図面に従って説明する。

第４図は本発明の一実施例を示すＲＯＭの全体構成図で
、第５図はその動作説明図である。本実施例は一つの要
素であるところのダイナミック形のＩ（、ＯＭであシ、
第４図に示すように、アドレス人力バッファ群１０、ア
ドレス・デコーダ１１、ワード・ドライバ群１２、メモ
リ・セル群１３、ビット線のプリチャージ回路１４、ピ
ント線のマルチプレクサ及びセンス回路群１５、出力バ
ッファ群１６によシ構成される。この動作を基準クロッ
クａの前半（Ｅ）と後半（Ｅ）に分けて説明する。

（１）Ｅ期間 ビット線のプリ戸ヤージとアドレス・デコードが行われ
る期間である。プリチャージ回路１４に印加される基準
クロックａによｐピント線群すをチャージし、全てを・
・イ・レベルにして置く。一方、アドレス人カバソファ
群１０に入力するアドレス信号Ｃは同バッファ群１０に
よシ正負一対の信号ｄに変換され、アドレス・デコーダ
１１に印加される。デコードの結果、１つのワード信号
ｅ、がハイ・レベルとなり、これがワード・ドライバ群
１２に印加され、対応するワード駆動信号ｆＩがハイ・
レベ・しとなって、１つのメモリ・ワードを選択する。

以上がＥ期間中に完了する。

（２）Ｅ期間 Ｅ期間に確実したワード駆動信号ｆ＋によってメモリ・
セル群１３の中の対むするワードが選択され、このワー
ドを構成するメモリ・セルの状態によｆｉＥ期間にプリ
チャージされたビット線群すをディスチャージするか否
かのいずれかが実行される。この結果、ビット線群すに
データが反映され、更にマルチプレクサ及びセンス回路
群１５によシ信号ｇを得る。更に、出力バッファ群１６
を経由してメモリ・データｈが読出される。

以上に示したように、第１図に示したＲＯＭはプリチャ
ージ、ディスチャージの繰り返しによってデータの読出
しサイクルが連続する。

ブロック 次に、ＲＯＭを構成する各零字の詳細構成を第６図、第
７図、第８図、第９図、第１０図、第１１図を用いて説
明する。

（１）　　アドレス入カッ（ソファ群１０第６図は第４
図に示したアドレス人カッ（ソファ群１０の詳細構成で
ある。６４にピットＲＯＭを想定し、アドレス・デコー
ダ１１によって選択し伊る１ワードのピント長を１２８
ビツトとすると、５１２ワード必要であるから、アドレ
ス人カッ（ソファ群１０へのアドレス信号Ｘｄは９ピン
ト（２９、、，５１２）となる。９ピントのアドレス信
号Ｃはバッファ２０１〜２０９及び２１１〜２１９によ
り正負一対の信号ｄ（１８本）に交換され、アドレス・
デコーダ１１に印加される。このアドレス・デコーダ１
１は前日己したように５１２ワードをデコードするから
、１８本の信号ｄはそれぞれ２５６個のＭＯ８電界効果
トランジスタを駆動する事になシ、駆動力の増加の為、
最終段にＮＰＮバイポーラ・トランジスタ群２２０を自
装置している。

（２）アドレス・デコーダ１１ 第７図は第４図に示したアドレス・デコーダ。

１１の詳細構成である。本アドレス・デコーダ゛１１は
アオイ状に配列されるので、ＭＯ８電界効果トランジス
タによって構成する方がサイスノ面から効果的である。

本実施例ではオア形のアレイで構成する場合を示す。例
えば、９ピントのアト。

レス信号Ｃが全て０の場合は、信号ｄ１〜．７′ＪＫロ
ー・レベル、信号ｄ１〜９が７・イ・レベルとなる。従
って、ワード信号ｅＯだけがノ・イ・レベルとなって、
ワード０を選択する事になる。

アドレス・デコーダ１１にマルチ・エミッタのＮＰＮ）
ランジスタを用いたり、ノくイボーラトランジスタとＭ
Ｏ８電界効果トランジスタとの複合素子を用いる事も可
能である。

（３）　　ワード・ドライバ群１２ 第８図は第４図に示したワード・ドライバ群１２の詳Ｉ
ｖ１１１構成である。ワード・ドライバは前記したアド
レス入カバソファと同様、負荷が大きいため＼ＮＰＮ　
）ランシフタを用いて電流駆動能力を＾める。ここに用
いたＮＰＮ　）ランシフタ５００００〜５０５１１は対
応するワード駆動信号線ｆＯ”””ｆ５１１　　のいず
れが１つをハイ・レベルにチャージスル為テあＩ）、Ｍ
Ｏ８電界効果トランジスタ５１０００〜５１５１ｉは前
サイクルでチャージされたフード駆動線ｆ、の１つをデ
ィスチャージする働きをする。ワード駆動線ｆ１のディ
スチャージはビット線群すのプリチャージ期間（Ｅ期間
）Ｋ強制的に行う。また、ＮＰＮトランジスタ５０００
０〜５０５１１　（７）給電線ｊＶｉ百期開期間期した
ものでちゃ、Ｅ期間にワード駆動線ｆＩのチャージは行
わない。

以上の動作は、第５図に示したようにＥ期間中に朽われ
る。

（４）メモ１ルセル群１３とプリチャージ回路１４第９
図はメモリ・セル群１３とプリチャージ回路１４の詳細
構成を示した構成図である。メモリ・セル群１３もアド
レス・デコーダ１１と同様、プレイ状の構成となるので
ＭＯ８ｔＯ８電界効果トランジスタする。第９図に示す
ように、オア形の構成とし、プリチャージ回路１４と組
み合せ、７’ｌＪチヤ一ジ期間（Ｅ期間）にはメモ１ル
セル群によるピント線ｂｏ−１）、□７のディスチャー
ジを禁止するダイナミック形となっている。各ビットｆ
ｆＭ　ｂ　ｏ　”　ｂ　１２７　はそれツレ最大５１２
個のＭＯ８電界効果トランジスタが付加するため、容量
性負荷が増大する。そこで、プリチャージ回路１４はＮ
ＰＮ）ランジスタロ０００〜６１２７によシビットａ　
ｂ　ｏ　−ｂ　ｒ２ｙへの電荷のチャージ速度を高める
。

メモリセル群１３はバイポーラトランジスタとＭＯ８電
界効果トランジスタとの複合素子で構成してもよく、ま
たプリチャージ回路１４に用いるＮＰＮ）ランシフタは
マルチ・エミッタのものでもよい。

（５）　　マルチ・プレクサ及びセンス回路群１５第１
０図はマルチプレクサ及びセンス回ＭＷ１５の詳細構成
図である。アドレス・デコーダ１１の選択する１ワード
は１２８ビツトである事は既に述べたが、実際のメモリ
・ワードを３２ピツトとすると４ワ一ド分が並列に読出
される事になる。第１０図のマルチプレクサ７００〜７
３１はビット線ｂＯ−ｂ３　＋　　ｂ４〜ｂ７　＋　”
’＋　　ｂ＋２４〜ｂ１２７の組の中からそれぞれ１ビ
ツトを選択する為のものである。

また、センス回路７３２〜７６３はマルチプレクサ７０
０〜７３１それぞれに対応するもので、ＮＰＩＩランジ
スタフ０００〜７ｏ３１はマルチプレクサ７００〜７３
１の出力をプリチャージする目的であり、ＮＰＮトラン
ジスタ７１００〜７１３１はディスチャージする目的で
付加されている。ＮＰＮトランジスタ７０００〜７０３
１はＥ期間に動作し、ＮＰＮトランジスタ７１００〜７
１３１はＥ期間であってマルチプレクサ７００〜７３１
を経由して電気的に接続されたビット線のメモリ・セル
によるディスチャージが行われた場合にこれを加速する
ために動作する。

（６）出力バッファ群１６ 第１１図はランチ付きの出力バッファ群１６の構成を詳
細に示した図である。ランチ８０００〜８０３１はマス
ター／スレイプ構成のダイナミックＭＯＳラッチで、そ
れぞれＥＸ　Ｅ期、間にデータ記憶を行う。最終段のイ
ンバータ８１００〜８１３１は負荷の小さい場合にはＭ
ＯＳインバータでよい。

しかし、容量性負荷の大きい場合、バイポーラ・トラン
ジスタによって構成すると効果的である。

本実施例によれば、ＭＯ８電界効果トランジスタのサイ
ズの小ささと低消費′咀カ性、バイポーラの電流駆動能
力の高さのそれぞれの利点を活す事ができるので、高速
かつ高集積なＲＯＭを実現できる効果を有する。

第１２図は本発明の半導体集積回路装置の他の実施例で
あるマイクロコンピュータを構成するプロセッサの演算
回路図で６Ｄ、これも前述したＲＯＭ１１２とは違う構
成を有している。即ち１影算回路９０は、加算回路９１
、シフタ９２、演算レジスタ９３、入力レジスタ９４、
出力レジスタ９５等のそれぞれ異なる要素がマトリック
ス状に配置され、且つバス９６に連結されて構成されて
いる。特に、出力レジスタ９５はバイポーラバッファ９
７によってマイクロコンピュータの図示されない内部バ
スに接続され、前述したＲＯＭ１１２の出力バッファ群
１６と同様に、前記内部バスを強力に駆動する。

演算回路９０には、マイクロプログラム制御のマイクロ
コンピュータに於けるプロセッサに設けられている几υ
Ｍ１１２と同じ構成のマイクロプログラムメモリ９９の
出力が、マイクロ命令デコーダ９８ｆ、通し、更にバイ
ポーラバッファ１００によって駆動力を増して、各部に
入力されている。

即ち、マイクロプログラムメモリ９９の出力であるマイ
クロ命令は、マイクロ命令デコーダ９８によってデコー
ドされ、演算回路９０を制御する。

このマイクロ命令デコーダ９８の回路構成は、図示はさ
れていないが論理ブロックがランダム配置されたものか
ら成っている。このランダム配置されている図示されな
い論理ブロックも、バイポーラバッファ１０００を介す
ることによシ負荷の重い演算回路９０の各部を高速に制
御することが出来る。

ところで、演算回路９０の各部を構成しているシフタ９
２、演算レジスタ９３、入力レジスタ９４、出力レジス
フ９５の出力部に、バイポーラトランジスタを投設して
、出力の駆動力を増加する処置を採ることも、前記した
各要素によって駆動される側の集積度に応じて行えば、
ここでの信号伝達遅延の増加を防止することが出来る。

上記両実施例に依れば、例えば、マイクロコンピュータ
を構成するプロセッサ或はＲＯＭ等の集積度の高い要素
間、或は、これ等要素内の、例えばＲＯＭを構成するＭ
ＯＳアドレスデコーダ、ＭＯＳメモリ部等の集積度の高
い論理ブロック間に、バイポーラトランジスタによシ構
成されているバイポーラバッファを挿介して、該バンフ
ァよシ前段の出力を電流増幅して、次段の要素或は論理
ブロックを強力に駆動することにより、ＭＯ８電界効果
トランジスタの集積度を高めて容量性の負荷が増大して
も、各要素間或は各論理ブロック間に於いて信号伝達遅
延を起すことを防止し、高速度を保持しつつ半導体回路
の集積度を高める効果がある。尚、上記パイボーラノ（
ソファは、数ミリ角のシリコンチップ状に要素或はブロ
ックと一緒に形成することが出来る。

〔発明の効果〕 以上記述した如く本発明の半導体集積回路装置に依れば
、該集積回路装置を構成する要素間、或は論理ブロック
間に少なくとも一部がノくイボーラトランジスタにより
構成される結合回路を介在させることにより、高速度を
保持しつつ半導体集積回路装置の集積度を高めることが
出来る。

【図面の簡単な説明】

第１図は従来のマイクロコンピュータの一例を示す構成
図、第２図は第１図で用いられているＲＯＭの詳細例を
示す構成図、第３図は第２図で示したワード駆動バッフ
ァ２３の部分回路例を示す回路図、第４図は本発明の一
実施例であるＲＯＭの全体構成図、第５図はその動作説
明図、第６図はアドレス人カバソファ群の詳細構成図、
第７図はアドレス・デコーダの詳細構成図、第８図はワ
ード・ドライバ群の詳細構成図、第９図はメモリセル群
とプリチャージ回路の詳細構成図、第１０図はマルチプ
レクサ及びセンス回路群の詳細構成図、第１１図はラン
チ付きの出カッ（ソファ群の詳細構成図、第１２図は本
発明の半導体集積回路装置の他の実施例であるマイクロ
コンピュータを構成するプロセッサの構成図である。 １１２・・・ＲＯＭ、ｉ１３・・・ＲＡＭ、４０・・・
ＭＯＳバッファ、４１．４３．４５，９７．１０００・
・・バイポーラバッファ、４２・・・ＭＯＳアドレスデ
コーダ、４４・・・ＭＯＳメモリ部、９０・・・演算回
路、９１・・・加算回路、９２・・・シフタ、９３・・
・演算レジスタ、９４・・・入力レジスタ、９５・・・
出力レジスタ、／１５ 第Ｊ（ｆＪ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主表面に、複数個のＭＯ８電界効果ト
   ランジスタで構成される論理ブロックが複数個設けられ
   る半導体集積回路装置に於いて、少なくとも２つの論理
   ブロック間の結合回路の少なくとも一部をバイポーラト
   ランジスタで構成することを特徴とする半導体集積回路
   装置。 ２、半導体基板の主表面に、少なくとも複数個のＭＯ８
   電界効果トランジスタで構成される論理ブロックが複数
   細葉まって構成されている要素が複数個設けられる半導
   体集積回路装置に於いて、少なくとも２つの要素間の結
   合回路の少なくとも一部をバイポーラトランジスタで構
   成することを特徴とする半導体集積回路装置。 ３、特許請求の範囲第１項または第２項に於いて、上記
   論理ブロックは、上記少なくとも複数個のＭ　０８電界
   効果トランジスタがマトリクス状に配置されて構成され
   ることを特徴とする半導体集積回路装置。 ４、特許請求の範囲第１項に於いて、上記論理ブロック
   は、アドレス・デコーダ、メモリ・セル群であることを
   特徴とする半導体集積回路装置。 ５、特許請求の範囲第１項に於いて、上記結合回路は、
   アドレス・ドライバ、ワード・ドライバ。 プリチャージ回路、センス回路群、出カバソファ群のう
   ちの一つであることを特徴とする半導体集積回路装置。 ６、特許請求の範囲第２項に於いて、上記要素は加算回
   路、ソフタ。演算レジスタ、入力レジスタ。 出力レジスタ、またはマイクロ命令デコーダであること
   全特徴とする半導体集積回路装置。