JPH01229345A

JPH01229345A - データ処理装置

Info

Publication number: JPH01229345A
Application number: JP1005861A
Authority: JP
Inventors: Scott I Griffith; スコツト・ジエイ・グリフイス; Steven E Golson; ステイーヴン・イー・ゴールソン; Joseph Murphy; ジヨセフ・マーフイ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1988-02-16
Filing date: 1989-01-12
Publication date: 1989-09-13
Also published as: GB2215099A; GB8822580D0; FR2627298A1; DE3903066A1; AU2278688A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、コンピュータのデータ処理装置に関し、更に
詳細には、データ・アクセス速度を速め、効率を高めた
改善されたキャッシ・メモリ装置に関する。

〔発明の背景〕

多くのデータ処理装置では、一般に、プロセッサの平均
メモリ・アクセス時間を改善するのに、中央処理装置（
ｃｐｏ）に接続した、キャッジと呼称されている高速バ
ッファ・メモリを用いている。

キャッジの使用は、データ処理装置が、メモリの局部領
域を頻繁にアクセスするのに時間がかかシすぎるという
前提に基いておυ、かつデータ・アクセスはメモリ内の
空間的および一時的な位置を示している。代表的には、
キャッジは、メモリに配置された完全なデータ・セット
のサブセットを含み、かつ主メモリのデータ・ロケーシ
ョンを読み出さずに、ＣＰＵにより非常に速くアクセス
されることができる。

最近のメモリ装置は、通常、２００ナノ秒のサイクル時
間を有するダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を使用している（＠サイクル”時間は、メ
モリ・アクセスの開始から次のメモリーアクセスの開始
までの時間である）。

大抵のキャッジ・ベースド装置は、主ＤＲＡＭ　　メモ
リからデータ・アクセスする速度よシも速い速度でアク
セスするため、キャッシ・メモリにスタティックＲＡＭ
を使用している。さらに、大抵のキャッジｅベースド装
置は、キャッジに記憶されたデータのアクセス速度を増
すため、ＤＲＡＭメモリにではなく、ＣＰＵおよびメイ
ン・バスの間にキャッジ−メモリ分接続している。した
がって、キャッジ−メモリはＣＰＵに直接的に接続され
、かつ共通バスに接続した複数のＤＲＡＭメモリに配置
された、頻繁にアクセスされるデータの代表的なサンプ
ルを含んでいなければならないので、キャッシ・メモリ
の有用性は限定されている。

さらに、大抵のキャッジ装置は、ＣＰＵの他、バス−マ
スタとして動作するデータ処理デイバイスを使用してい
る。たとえば、ダイレクト・メモリ・アクセス（ＤＭＡ
）デイバイスのよう々これらデイバイスは、キャッジ中
の対応データを何ら更新せずに、ＤＲＡＭに記憶された
データを変更（モディファイ）するので、キャッジ・コ
ヒーレンス問題が生じる。

後述するように、本発明は、分散アーキテクチュアを用
いた改善されたキャッシ・メモリを提供する。共通バス
に接続している各ＤＲＡＭメモリは、ＤＲＡＭとバスの
間に配置されたそれ自身の個々のキャッジ・メそりを備
えている。各キャッジは、各ＤＲＡＭメモリ中に記憶さ
れたデータの代表的なサブセットを含んでいるので、プ
ロセッサは、ベースおよびタグ・アドレスを含んでいる
アドレスを、特定のメモリ・ノードに供給することによ
り、各メモリ・　”ノードからデータを有効に得ること
ができる。さらに、本発明は、ＤＲＡＭの各バンクがシ
ングル・マスタ、すなわちキャッジ善コントローラヲ有
しているので、キャッジ・コヒーレンスの問題を回避す
ることができる。

〔発明の概要〕

本発明は、バスを介し複数のダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）バンクに接続したプロセ
ッサ（ＣＰＵ）を含んでいる改善されたメモリ・アーキ
テクチュアを提供する。キャッジ・メそりは、各ＤＲＡ
Ｍバンクとバスの間に接続され、ＤＲＡＭの各バンクに
データーキャッジ能力を与える。各キャッジ拳メモリは
、各ＤＲＡＭ記憶されたデータのサブセットであるデー
タを記憶するスタティック・メモリを含んでいる。ＣＰ
Ｕにより供給されるアドレスは、ベース・アドレスとタ
グ・アドレスから構成されている。各キャッジのバス・
インタフェイス・コントローラ（ＢＩＣ）ｄ、ベース・
アドレスを比較し、それが、そのＤＲＡＭに記憶された
アドレスのレンジ内にあるかどうかを決定する。ベース
・アドレスが、レンジ外にある場合には、ＢＩＣはアド
レスを無視する。ベース・アドレスが、レンジ内にあシ
、プロセッサが、ＲＥＡＤオペレーションを実行してい
る場合には、タグ・アドレス制御装置は、タグ・アドレ
スを、キャッシ・メモリに記憶され九データを表わす複
数のあらかじめ記憶されたタグ・アドレスに比較する。

整合している場合、キャッジ制御論理装置は、キャッジ
春メモリのＲＥＡＤメモリ・サイクルを開始し、ＣＰＵ
ＶＣデータを供給する。整合していない場合、キャッジ
は、ＤＲＡＭアクセス・サイクルを開始して、プロセッ
サにより供給されたアドレスに関連したデータ・ロケー
ションヲ読ミ出す。次釦、キャッジ内のあらかじめ記憶
されたタグ拳アドレスの１つが選択され、ＤＲＡＭから
読み出されたデータが、選択されたタグ魯アドレスに対
応するデータの代りにキャッシ・メモリに記憶される。

選択されたタグに対応するデータは、更新されたデータ
がＤＲＡＭにあらかじめ記憶されていないことをモディ
ファイ・ビットが示している場合にはＤＲＡＭに記憶さ
れる。ＤＲＡＭから読み出され、現在キャッシ・メモリ
に記憶されているデータは、プロセッサに供給される。

同様のオペレーションが、ＷＲＩＴＥプロセッサ・コマ
ンドの場合にも行カわれ、書込まれるべきデータはキャ
ッシ・メモリに記憶され、あらかじめ記憶されたタグ・
アトし／スが選択されまた削除され、必要な場合には、
ＤＲＡＭが更新される。

以下、添付の図面に基いて、本発明の実施例に関し説明
する。

〔実施例〕

本発明は、コモン・バスを介して複数のＤＲＡＭメモリ
・バンク（ノード）に接続した中央処理装［（ｃｐｕ）
を使用しているコンピュータ装置において用いるという
特別な用途を有する改良されたメモリ畢アーキテクチュ
アを開示している。以下の説明における特定のメモリ１
デイバイス、データ・レート、アーキテクチュア、構成
素子は、本発明の理解を助けるためのものであって、本
発明はこれら詳細な記載に限定されないことは、当業者
Ｋｄ明白であろう。ｉ九、周知の回路については、本発
明を不明瞭にしないため、詳細な説明は省略する。

第１図は、キャッジ１２に接続したプロセッサ１０を用
いている従来のデータ処理装置を示している。図示のよ
うに、キャッジ１２は、ＤＲＡＭメモリ１６．１８およ
び工１０デバイス２０．２２に接続したバス１４に接続
している。キャッジ１２は、アクセスされるデータを記
憶し、とのデータは、ＤＲＡＭメモリ１６　、１　ａｔ
たけその一方にも記憶される。従来装置では一般に、プ
ロセッサ１０によりアクセスされるメモリ・アドレスは
、先ずキャッジ１２に供給される。キャッジ１２に供給
されたアドレスが、キャッジ内に記憶されたデータに一
致した場合、キャッジ１２は、目標のデータｌｊロセツ
サ１０に供給するので、オリジナル・データが記憶され
ているＤＲＡＭをアクセスする必要がない。目標のデー
タがキャッジ１２に配置されていない場合、プロセッサ
１０のリクエストは、バス１４を介して適当なりＲＡＭ
に伝送され、全メモリ拳アクセスーサイクルは、適当な
りＲＡＭにより完成され、データはバス１４を介してプ
ロセッサ１０に戻される。多くの装置では、キャッジ１
２による責ス”があると、同じデータに対してその後リ
クエストがあった場合、キャラ図２を更新するのに、Ｄ
ＲＡＭ（たとえば、ＤＲＡＭｌ　６　）に記憶されたア
クセス拳データが使用されることになる。第１図に示さ
れている装置では、キャッジ１２は、ＤＲＡＭｌ８の他
、ＤＲＡＭｌ６にデータの代表的なサンプルを記憶する
。さらに１直接メモリ・アクセス（ＤＭＡ）デイバイス
２３が、バス１４に接続している。ＤＭＡ２３は、バス
・マスクとして機能し、ＤＲＡＭメモＩＪ　Ｉ　６　、
１８に記憶されたデータをアクセスする。なお、ＤＭＡ
２３によるＤＲＡＭｌ６またはＤＲＡＭｌ　Ｂのいずれ
かに記憶されたデータの更新または変更は、キャッジ１
２に記憶されたデータに何ら反映されないので、キャッ
ジ・コヒーレンス問題を生じることがある。

第２図は、他のデータ処理リソースと通信するため、プ
ロセッサ３０がバス３３に直接的に接続している本発明
のアーキテクチュアを示している。

ＤＲＡＭメモリ３２．３４は、キャッシ・メモリ３６゜
３８にそれぞれ接続している。キャッシ・メモリ３６．
３８は、Ｉ１０デバイス４０．４２およびＤＭＡ４３の
他、プロセッサ３０と通信するためバス３３に接続して
いる。以下に詳細に説明するように、プロセッサ３０が
、メモリ・ロケーションをアクセス（読み出しまたは書
込み動作）する場合、プロセッサは、バス３３を介して
、ベース拳アドレス、タグ・アドレスおよび最下位ビッ
ト（第４図示）を含むアドレスを伝送する。バス３３に
接続した各キャッジ−メモリは、ペース・アドレス（本
実施例では、４ビツト・ワードから成る）が、各ＤＲＡ
Ｍメモリのレンジ内にあるかどうかを決定する。ペース
・アドレスがキャッジのＤＲＡＭメモリ（たとえば、Ｄ
ＲＡＮｉメモリ３２）のレンジ内にない場合、キャッジ
（本発明ではキャッジ３６）は、プロセッサのアドレス
に対して何もしない。

しかし、ベース・アドレスがキャッジのＤＲＡＭメモリ
・レンジ内にある場合、キャッジは、タグ・アドレス（
本実施例では、１８ビツトから成る）ヲ調べる。キャッ
ジがこのメモリ・ロケーションをそのスタティック・Ｒ
ＡＭに記憶している場合、それは、ＤＲＡＭ３２のメモ
リ・アクセス−サイクルを開始すること碌＜、バス３３
を介してプロセッサ３０にデータを供給する。しかしな
がら、キャッジ３６が目標のデータを記憶していない場
合、ＤＲＡＭ３２の全メモリ・アクセスが完成され、デ
ータが、バス３３を介してプロセッサ３０に供給される
。なお、本発明のアーキテクチュアは、それぞれＤＲＡ
Ｍメモリに対応している複数のキャッジを用いている。

この分散アーキテクチュアは、システム効率を改善し、
かつ従来のシステムより速く、よシ広範囲なメモリ・ア
クセスをプロセッサ３０（ま九はＩｌｏ　４０または４
２のような他のメモリ・アクセス・デバイス）に供給す
る。さらに、ＤＲＡＭメモリたは３４の全てのデータ・
アクセスは、それらの各キャッジにより制御されるので
、ＤＡＭ４３を使用しても、第１図に従来装置のよう々
キャッジ・コヒーレンス問題を生じない。

第３図に関して、本発明のキャッシ・メモリについて説
明する。説明上、キャッジ３６およびＤＲＡＭメモリ３
２の動作および構造について述べるが、キャッジ３６お
よびＤＲＡＭ３２の動作は、本発明において使用される
他のキャッジの他、ＤＲＡＭ３４に関するキャッジ３８
の構造および動作を表わしている。彦お、本明細書では
、キャッジとＤＲＡＭ（たとえば、キャッジ３６とＤＲ
ＡＭ３２　）の組合せは、メモリ・　１ノードとして示
されている。

バス３３は、システム・データ・バス４６、システム・
アドレス・バス５０、オヨヒｆｉｔｌＪ御ハス４８を含
んでいる。キャッジ拳メモリ６０は、システム・データ
・バス４６に接続し、かつ本実施例では、１２８個の１
６バイト会４ワード・エントリを含んでいる全連想フィ
ジカル・アドレスとして構成されているので、キャッシ
・メモリのトータル・サイズは２にバイトである。後述
するように、ＤＲＡＭ３２およびキャッジ番メモリ６０
間のデータ転送は、４サイクル・バーストにプル・モー
ド）アクセスを用いて行々われる。本実施例では、東芝
製の部品番号ＴＣ５１１００１Ｐ−１０のＤＲＡＭを使
用しており、このＤＲＡＭは４０ｎｇニブル・サイクル
時間を用いて動作する。キャッシ・メモリ６０の各１６
バイト・キャッジ・エントリに対シて、タグ・アドレス
制御装置６２の内容呼出しメモリ（ＣＡＭ）に記憶され
た対応するキャッジ・タグ・フィールドがある。タグ・
アドレス制御装置６２は、図示のようにタグ拳アドレス
ーバス８４を介してバス・インタフェイス制御装置６４
の他、バス８１を介してキャッジ中メモリ６０に接続し
ている。本実施例では、ＣＡＭ６３は、キャッシ・メモ
リ６０内のメモリ・ロケーションにそれぞれ対応する１
２８個の１８ビツト・アドレス・タグを含んでいる。各
キャッジ・アドレス・タグは、１モデイフアイ”（Ｍ）
ビットの他、“バリド（Ｖ）ビットを含み、　”パリド
′″（Ｖ）ビットの状態はタグがバリドであるかどうか
を表わし、かつ１モデイフアイ”（Ｍ）ビットの状態は
、タグに対応するデータが変更されているかどうかを表
わしている。この機能および動作については後述する。

彦お、キャッジ３６の全連想アーキテクチュアによυ、
どのエントリも、キャッジに関連したＤＲＡＭ３２にあ
るメモリのどの１６バイト・ブロックも表わすことがで
きる。

バス・インタフェイス・コントローラ（ＢＩＣ）６４Ｈ
１制御バス４８およびアドレス・バス５０に接続してい
る。ＢＩＣ６４は、キャッジ３６とＤＲＡＭ３２に関連
した全てのタイミング信号を発生しかつ保持するよう応
答し得、またキャッジの動作に関して後述するように、
キャッジ３６内の他のモジュールの様々な動作を開始す
る。ＢＩＣ６４は、キャッジ制御装置７６を介して、Ｄ
ＲＡＭ制御装置８０に接続している。図示のように、−
時的データ惺持レジスタ（ＴＤＨＲ）７２は、ＤＲＡＭ
データ・バスＴＯを介して、ＤＲＡＭ３２のデータ・ボ
ートの他、キャッジ嗜メモリ６０に接続している。

−時的アドレス保持レジスタ（ＴＡＨＲ）７１　ハ、バ
ス８２を介してＣＡＭ６３に、およびＤＲＡＭアドレス
・バスγ４を介してＤＲＡＭ３２のアドレス・ボートに
接続している。キャッジ制御装置７６は、キャッジ３６
およびＤＲＡＭ３２内の全トランザクションを管理する
制御およびタイミング信号を発生するよう応答し得る。

キャッジ制御装置Ｔ６は、ＤＲＡＭ制御装置８０の制御
信号を発生し、ＤＲＡＭ制御装置８０は、ＤＲＡＭ３２
に対して行アドレス拳ストローブ（ＲＡＳ）および列ア
ドレス−ストローブ（ＣＡＳ）を発生する。図示のよう
に、システムｅクロック８６の信号は、キャッジ３６の
クロック・バッファ９０に供給される。クロック信号は
、キャッジ３６の動作をシステム・クロック８６に同期
させるため、バス・インタ７エイス制御装置６４、キャ
ッジ制御装置γ６、ＤＲＡＭ制御装置８０および必要に
応じて他のシステムに供給される。

なお、本発明を不明瞭にし々いよう、他の制御ライン、
データ路およびキャッジ３６の他の機能については、第
３図において示されてい碌い。しかし、本発明を特定の
システム・アーキテクチュアにおいて実施するには、こ
のような制御ライン等を必要とすることは、当業者には
明白であろう。

また、キャッジ３６の別の構成素子については、後述す
る本発明の動作に関して説明する。

動作プロセッサ３０がＤＲＡＭ３２のメモリ・ロケーション
を読み出す場合、プロセッサは、ＤＲＡＭのメモリ・ロ
ケーションに対応するアドレスをバス３３に供給する。

本実施列では、第４図に示すように、アドレスは、４ビ
ツト・ペース書アドレス、１８ビツト・タグ・アドレス
および２つの最下位ビット（ＬＳＢ）を含んでいる。と
のアドレスは、バス３３のシステム・アドレス◆バス５
ｏを介して伝送され、バス３３に接続された各キャッジ
のバス拳インタフェイス制御装置６４により受信される
。

ＢＩＣ６４は、４ビツト・ベース命アドレスを、ＤＲＡ
Ｍメモリ３２により用いられるアドレスのレンジに比較
する。同様に、バス３２に接続した他のキャッジ（たと
えば、キャッジ３８）は、ペース・アドレスを、それら
の各ＤＲＡＭメモリのアドレスのレンジに比較する。ベ
ース命アドレスが、キャッジのＤＲＡＭメモリに関する
アドレスのレンジに対応していない場合、アドレスは、
キャッジにより無視される。

ベース聯アドレスの比較後、プロセッサ３０により供給
されるアドレスがＤＲＡＭメモリ３２のアドレスのレン
ジ内にあることを、バス拳インタフェイス番コントロー
ラ６４が決定する場合、Ｂ工Ｃ６４は、タグ・アドレス
Ｏバス８４を介してキャッジ３６のタグ・アドレス制御
装置６２に、１８ビツト・タグ・アドレスを供給する。

前述したように、タグ・アドレス制御装置６２は、複数
の１８ビツト・アドレス制御装置を記憶する内容呼出し
メモ！Ｊ　（ＣＡＭ）６３を含んでいる。本実施例では
、タグ・アドレス制御装置６２の内容呼出しモリ６３は
、１ビツト・ランダム・アクセス・メモリ（ＲＡＭ）セ
ルから成っている。これらＲＡＭセルは、ＣＡＭセルに
供給されたデータが、セルに含まれているデータに整合
した場合、　”整合”信号を発生することができる。し
たがって、共通整合ラインとともに多くの内容呼出しメ
モリ・セルから成るタグ・エントリは、エントリに供給
される全てのビットが、エントリに含まれる全てのビッ
トに整合する場合のみ、整合ラインを主張（アサート）
する。キャッジ３６は、ＣＡＭ６３を用いて、パリドで
、かつプロセッサ３０により供給された現在のアドレス
のタグ・アドレスに整合するタグを有する１つのエント
リを選択する。その後、キャッジ制御装置７６は、整合
情報を用いて、キャッシ・メモリ６０をアクセス、すな
わちＤＲＡＭ３２のメモリ・アクセス舎サイクルを開始
する。

たトエハ、プロセッサ３０によυ供給されたアドレスに
対応するデータが、キャッジ自メモリ６０に記憶されて
いると仮定する。−旦、ＢＩＣ６４が、ベース・アドレ
スを比較しかつタグ・アドレス・バス８４を介してタグ
・アドレス制御装！６２にタグ・アドレス・ビットを供
給すると、供給された１８ビツト・タグは、タグ・アド
レス制御装置６２のＣＡＭ６３に記憶された複数（本実
施例では、１２８個）のタグ・アドレスの１つに比較さ
れる。

１８ビツト・タグのそれぞれは、′パリドビットを含み
、”バリドビットは、１に設定された場合、キャッシ・
メモリ６０におけるタグおよびそれに関連したエントリ
が両方ともパリドであることを表わす。さらに１各タグ
・アドレスは、“モディファイドビットを含み、本実施
例では、モディファイド・ビットが１に設定された場合
、これは、キャッシ・メモリ６０の関連したエントリが
、１つまたはそれ以上の前の書込みサイクルにより変更
されたことを表わし、かつキャッジ・エントリが置換え
られるべきものである場合、主ＤＲＡＭ３２に記憶され
なければならない。後述するように、キャッジ・タグの
発生、キャッジ蓄積アロケーション、およびエントリ置
換は、キャッジ制御装置γ６により行なわれる。

タグ・アドレスが、内容呼出しメモリ６３１１らかじめ
記憶されたタグに比較され、整合が生じる（キャッジ“
ヒツト”）と、タグに関連したキャッシ・メモリ６０に
記憶されたデータは、読み出される。ＣＡＭ６３の整合
ラインは、整合ライン８１を介してキャッジ−メモリ６
０の１２８本のＲＡＭラインの１つを選択するように接
続されている。前述したように、キャッシ・メモリ６０
は、各タグ・アドレスに対して４つの連続した３２ビツ
ト・ワイド・ワードを記憶する。プロセッサ３０により
全アドレスの一部として供給され九２つのＬＳＢは、そ
の特定のタグに関連した４ワードのどれが、キャッシ・
メモリ６０から読み出されるかを決定する。目標のワー
ドは、キャッシ・メモリ６０から読み出され、かつプロ
セッサ３０に復帰するためシステム−データ・バス４６
に供給される。なお、前の例において、読み出されるべ
きデータは、キャッジ−メモリ６０に記憶されるので、
ＤＲＡＭ３２の各アドレス・ロケーションｔ−ｉみ出す
必要がなかった。したがって、キャッジ３６は、ＤＲＡ
Ｍメモリ３２自身にデータを記憶した場合よシも、はる
かに速くしかも有利な方法で読み出し動作を行なうこと
ができる。

内容呼出しメモリ６３に、タグ・アドレスを供給した結
果、キャッジ・メモ’）６０ＶＣ記憶されたデータを表
わす複数のタグとの整合がなかった（１ミスリと仮定す
る。このような場合、ＤＲＡＭメモリ３２から直接的に
データを読み出さなければならない。キャッジ制御装置
γ６は、プロセッサ３０により供給されたタグ・アドレ
スにより定義されたアドレスに記憶されたデータのＤＲ
ＡＭメモリ・アクセスを開始する。ＤＲＡＭ制御装置８
０は、アドレスにより特定されたデータ・ロケーション
をアクセスするため、ＤＲＡＭ３２に関する適当なＲＡ
Ｓ／ＣＡＳ信号を発生し、これら制御信号をライン７３
に供給する。さらに、キャッジ制御装置７６は、キャッ
シ・メモリ６０の内容を更新し、ＤＲＡＭ３２からプロ
セッサ３０により現在捜し求められているデータに反映
する。本実施例では、キャッジ制御装置γ６は、タグ・
アドレス制御装置６２の内容呼出しメモリ６３に記憶さ
れたタグ・アドレスを任意に（または、疑似乱数的に）
ビックする。その後、キャッジ制御装置７６は、（パリ
ド（Ｖ）ビットが設定されているかを決定することによ
り）タグ・アドレスおよびデータがバリドであるかどう
か、および選択されたタグ・アドレスに対してモディフ
ァイド（Ｍ）ビットが設定されているかどうかを決定す
る。パリドおよびモディファイド・ビットが両方とも設
定された場合には、この状態は、キャッジゆデータがモ
ディファイドされ、かつＤＲＡＭメモリ３２のそのアド
レスに記憶されたデータよシも新しいことを示している
。

任意に選択されたタグがバリドでかつ変更されていまい
（または非バリドである）ことをキャッジ制御装置γ６
が決定する場合、キャッジ制御装置Ｔ６は、タグを削除
し、プロセッサ３０により供給された新しいタグφアド
レスと置換える。対応するバリド・ビットが設定され、
モディファイド・ビットがクリヤされる。ＢＩＣ６４は
、タグ・・アドレス・バス８４を介してタグ・アドレス
制御装置６２に、バス８２を介して一時的アドレス保持
レジスタＴ１に、およびＤＲＡＭアドレス番バス１４を
介してＤＲＡＭ３２にタグもアドレスを供給する。キャ
ッジ制御装置γ６は、ＤＲＡＭメモリ・アクセス・サイ
クルを開始し、かつ完成して、新しいタグ・アドレスに
関連したＤＲＡＭ　のデーータを読み出す。このデータ
は、ＤＲＡＭデータ・バス７０、キャッジｅメモ１Ｊ６
０、システム・データｅバス４６を介してプロセッサ３
０に供給すれ、このデータはキャッシ・メモリにも記憶
される。本発明の７エツチ特性を用いて、ＤＲＡＭ３２
のメモリ舎アクセスにより、キャッジ拳メモリ６０に転
送される４つの３２ビット番ワードを生じる〔東芝アメ
リカＩｎｃ、の東芝ＭＯＳメモリ（１９８７年）参照〕
。なお、ワードの１つだけが、プロセッサにより読み出
されるアドレスに対応する。プロセッサ３０により供給
されるアドレスの２つのＬＳＢは、ＤＲＡＭ３２に供給
され、プロセッサ３０により要求されている特定のワー
ドを、最初にアクセスし、次に残シの３つのワードをア
クセスすべきであることを示している。ＤＲＡＭ３２の
新しくアクセスされたデータでキャッシ・メモリ６０を
更新すると、将来のプロセッサのリクエストにおけるキ
ャッジ３６によるその後の１ヒツビの可能性が増す。

キャッジ制御装置７６が、（あいまいさを避けるため、
ここでは、　。第１タグ・アドレス”として呼称されて
いる）内容呼出しメモリ６３のタグ・アドレスを任意に
選択すると仮定する。ここで、タグはバリドおよびモデ
ィファイされておシ、選択されたタグ−ロケーションに
おけるキャッジ争メモリ６０のデータが、ＤＲＡＭ３２
の同じアドレスに記憶されたデータよシも新しいことを
示している。その後、キャッジ制御装置７６は、キャッ
シ・メモリ６０の選択されたタグ・ロケーションにおけ
るデータを一時的データ保持レジスタ（ＴＤＨＲ）γ２
に転送する。キャッジ制御装置は、ま九−時的アドレス
保持レジスタ（ＴＡＨＲ）７１に第１タグ・アドレスを
記憶する。キャッジ制御装置７６は、プロセッサ３０に
より供給された新しいタグ・アドレスをＤＲＡＭ３２に
供給し、かつＤＲＡＭ３２からのリクエストされたデー
タを受信すると、プロセッサ３０に送るようＤＲＡＭ７
’−タ・ハス７０を介してシステム・データφバス４６
にデータを供給する。さらに、キャッジ制御装置γ６は
、（前述したように、別の３つのワードとともに）ＤＲ
ＡＭ３２から得られたデータをキャッシ・メモリ６０に
書込み、かつＣＡＭ６３の第１タグ・アドレスを、プロ
セッサ３０により供給された新しいタグ・アドレスに置
換する。対応するパリド・ビットは設定され、モディフ
ァイド・ビットはクリヤされる。さらに１キヤツジ制御
装置７６は、−時的デ〜り保持レジスタ（ＴＤＨＲ）７
２に記憶されていたデータを、ＴＡ）ＩＲ７１に一時的
に記憶されていたＤＲＡＭ３２の第１タグ・アドレスに
記ｔｉｆる。これは、ＤＲＡＭ３２の第１タグ・アドレ
スに配置されているデータを更新する。なお、代表的Ｋ
ｉ、キャッジ・データの更新は、キャッジが新しいデー
タに更新され、かつタグが置換の産め任意に選択される
まで、対応するＤＲＡＭロケーションに反映されない。

前述した例と同様に、ＤＲＡＭ３２から読み出された４
つの連続ワードは、プロセッサ３０に供給される。

プロセッサ３０がＤＲＡＭメモリ３２に新しいデータを
書込むことを要求していると仮定する。前述したように
、プロセッサ３０は第４図に示すように、システム・ア
ドレス・バス５０を介して、各キャッジ（ここでは、キ
ャッジ３６）にアドレスを供給する。ＢＩＣ６４は、ベ
ース・アドレスを、ＤＲＡＭメモリ３２に記憶されたア
ドレスのレンジと比較し、ベース・アドレスが、ＤＲＡ
Ｍメモリ３２により使用されるアドレスのレンジ内にあ
るならば、ＢＩＣ６４は、タグ・アドレス・バス８４を
介してタグ−アドレス制御装置６２にタグ・アドレスを
供給する。整合しなかった場合（”ミス”）、キャッジ
制御装置７６は、プロセッサ３０にょ９供給されたタグ
・アドレスにより定義されたアドレスに記憶されたデー
タのＤＲＡＭメモリ・アクセス・サイクルを開始する。

キャッジ制御装置Ｔ６は、ＣＡＭ６３に記憶されたタグ
拳アドレスをビックしかつバリドおよびモディファイド
・ビットを調べる。

任意に選択されたタグがバリドで変更されていない（ま
たは非バリドである）ことをキャッジ制御装置Ｔ６が決
定すると、キャッジ制御装置Ｔ６は、タグを削除し、そ
れをプロセッサ３０により供給された新しいタグ番アド
レスに置換する。キャッジ制御装置７６は、新しいタグ
・アドレスに関連したＤＲＡＭのデータを読み出すため
、ＤＲＡＭメモリ・アクセス・サイクルを開始し、完成
する。

このデータは、ＤＲＡＭデータ・バスγ０を介してキャ
ッシ・メモリ６０に供給される。前述したように、４つ
のワードの全てが、ＤＲＡＭ３２からキャッジφメモリ
６０に転送される。キャッジ制候装置７６は、プロセッ
サ３０により供給された新しいデータを、キャッジ拳メ
モリ６０のｆｒＬいタグ・アドレスに書込む。プロセッ
サ３０によセ供給されたアドレスの２つのＬＳＢは、新
しいタグ拳アドレスに関連した４つのデータ・ワードの
どれが書込まれるべきかを示している。残りの３つのワ
ー　ドは、ＤＲＡＭ３２からフェッチされているので、
４つのワードの全部がバリド・データを含んでいるとい
う結果になる。キャッジ制御装置Ｔ６は、ＣＡＭ６３に
記憶されたタグ・アドレスにバリドおよびモディファイ
ド・ビットを設定して、キャッシ・メモリ６０における
タグ・アドレスのデータが、ＤＲＡＭ３２におけるその
アドレスの対応するデータよシも新しいことを示す。

任意に選択されたタグがバリドで変更されていることを
キャッジ制御装［７６が決定すると、キャッジ制御装置
Ｔ６は、キャッジ−メモリ６０の任意に選択されたタグ
・ロケーション（”第１タグ・アドレス″）を読み出し
、かつＴＡＨＲ７１０対応するタグ・アドレスとデータ
をＴＤＨＲγ２に書込む。キャッジ制御装置γ６は、プ
ロセッサ３０により供給された新しいタグ・アドレスを
ＤＲＡＭ３２に供給し、かつＤＲＡＭ３２から得られた
データ？キャッシ・メモリ６０に書込む。さらに、キャ
ッジ制御装置γ６は、ＣＡＭ６３の第１タグ−アドレス
をプロセッサ３０により供給された新しいタグ・アドレ
スに置換する。対応するバリドおよびモディファイド・
ビットが設定される。その後、キャッジ制御装置７６は
、プロセッサ３０により供給された新しいデータをキャ
ッシ・メモリ６０の新しいタグ・アドレスに書込む。Ｔ
ＤＨＲγ２に記憶された古いデータは、ＴＡＨＲ７１に
−時的に記憶されていた、ＤＲＡＭ３２の第１タグ・ア
ドレスに書込まれる。したがって、ＴＤＨＲγ２に前に
記憶されたデータが、キャッシ・メモリ６０に既に存在
しないが、データは、ＤＲＡＭ３２に記憶され続ケ、キ
ャッシ・メモリとＤＲＡＭが更新されても、データは失
われない。

プロセッサ３０が、新しいデータを書込むため、システ
ム・アドレス・バス５０ｔ−介ｕてアドレスを供給し、
かつアドレスが、キャッジ３６に現在あるタグ・アドレ
スに対応している場合、キャッジ制御装置Ｔ６は、プロ
セッサにより供給された、キャッシ・メモリ６０のタグ
争アドレスに新しいデータを書込むだけである。キャッ
ジ制御装置γ６は、ＣＡＭ６３に記憶されたタグ・アド
レスにモディファイ自ビットを設定し、キャッジ番メモ
リ６０におけるタグ・アドレスのデータがＤＲＡＭ　３
２におけるそのアドレスの対応するデータよ）も新しい
ことを示す。

第５図に示すように、バス・インタフエイスミ制御装置
６４は、システム・アドレス・バス５０とタグ・アドレ
ス・バス８４に接続したアドレス・インクリーブ論理装
置５２を含んでいる。本実施例において、アドレス・イ
ンタリープ論理装置５２ハ、各キャッジをシステムの全
アドレス空間にインタリープすることにより、各ＤＲＡ
Ｍに接続したキャッシ・メモリを有効に使用することが
できる。

たとえば、第２図の各ＤＲＡＭメモリは、インタリーブ
することなく、連続するメモリのアドレスにデータを記
憶する。ＤＲＡＭ３２がアドレスをＯから４メガバイト
記憶する場合、ＤＲＡＭ３４は、アドレスを４〜８メガ
バイト記憶する。彦お、本発明の分散アーキテクチュア
により、キャッジ３６は、ＤＲＡＭ３２に記憶されたデ
ータのサブセットだけを含み、したがって、ＤＲＡＭ３
２だけ（０〜４Ｍバイト空間）に記憶されたプログラム
は、キャッジ３６だけをアクセスする（メモリの２にバ
イト）。システムには、キャッシ・メモリの４バイトの
全てが存在するが（キャッシ・メモリ３６゜３８にそれ
ぞれ２Ｋ）、アドレスの小さいレンジ（たとえば、０〜
４Ｍバイト）に記憶されているプログラムは、キャッジ
の２にの恩恵を得るだけであって、キャッジ３８によ）
供給される他のキャッシ・メモリは、使用されない。ア
ドレス・インタリープ論理装置５２を使用することによ
り、アドレスの小さいレンジに記憶されているプログラ
ムによって、両方のキャッシ・メモリ３６．３８を使用
することができる。

第５図には、アドレス・インクリープ論理装置５２の回
路の概要図が示されている。なお、第５図では、不連続
なラインとスイッチ会デイバイスが示されているが、実
際には、アドレス・インクリープ論理装置５２の回路は
、トランジスタ等の半導体デイバイスから成っている。

第５図において、システム拳アドレス・バス５０’ｅ介
してプロセッサ３０により供給されたアドレスは、２４
個の各ビット・ライン１０２〜１２５から成っている。

タグ・アドレス制御装置６２に接続したタグ・アドレス
・バス８４は、１８本の各ビット・ライン３０４〜３０
γおよび１０８〜１２１から成っている。ベース・アド
レス論理装置５３に供給されるベース・アドレスは、４
つのビット・ライン３２２〜３２５から成っている。ア
ドレスの２つの最下位ビット（ＬＳＢ）は、ビット・ラ
イン１０２，１０３により供給サレ、前述したように、
キャッシ・メモリにおけるデータの、どのワードが、プ
ロセッサに供給されるかを決定する。

スイッチ２００ｍ　＋　２００ｂ　＋　２０１　ａ＋　
２０１　ｂ　＋　２０２ａ　＋　２０２ｂ＋２０３ｍ、
２０３ｂは、ライン１２２〜１２５がライン３２２〜３
２５にそれぞれ接続し、ライン１０４〜１０７がライン
３０４〜３０７　Ｋそれぞれ接続するように、配置され
ている。そこで、システム・アドレス・バス５０に供給
されるアドレスは次のような図表で表わすことができる
。

ＢＢＢＢＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＬＬこ
こで、ライン１０２〜１２５は、右から左に連続的に現
われ、ライン１０２（最下位ビット）は右端で、ライン
１２５（最有意ビット）は左端である。

１Ｂ″は、ベース・アドレス・ビットとして使用するこ
とを表わし　＠　Ｔ　１１は、タグ舎アドレスービット
として用いることを表わし、また”Ｌ”は、２つのＬＳ
Ｂを表わしている。

さらに、キャッジ３６のベース・アドレス論理装［５３
は、”　ｏｏｏｏ”（すなわちジイン３２２〜３２５が
全て低い場合）のアドレスに応答するよう設定されてい
ると仮定する。すると、ＤＲＡＭ３２は、次のような全
システム・アドレスを含んでいる。

００００ＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡこ
こで、Ａ″は、０または１のいずれかである。

ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏか
らｏｏｏ。

１１１１１１１１１１１１１１１１１１１１のアドレス
が、ＤＲＡＭ３２に含まれる。これは、前述したようＫ
ＸＯから４Ｍバイトのアドレスを含んでいる。壕だ、キ
ャラ７３８のベース・アドレン論理装置５３が、”００
０１”（すなわちライン３２２が高くかつライン３２３
〜３２５が全て低い場合）のアドレスに応答するよう設
定されていると仮定する。すると、０００１０００００
０００００００００００００００から０００１１１１１
１１１１１１１１１１１１１１１１のアドレスが、ＤＲ
ＡＭ３４に含まれる。これは、４Ｍバイトから８Ｍバイ
トのアドレスを含んでいる。

００００００００００００００００００００００００か
ら００００１１１１１１１１１１１１１１１１１１１１
のアドレスにあるプログラムについて考える。これは、
ＤＲＡＭ３２に含まれ、キャッジ３６だけをアクセスす
る。

スイッチ２００ｍ　、２００ｂ　、２０１ｍ　、２０１
　ｂ　、２０２ｍ　、２０２ｂ　。

２０３ａ　、２０３ｂは、ライン１２３〜１２５がライ
ン３２３〜３２５にそれぞれ接続し、ライン１０５〜１
０γがライン３０５〜３０７にそれぞれ接続し、ライン
１２２がライン３０４に接続し、ライン１０４がライン
３２２に接続しているように配置されていると仮定する
。これは、第５図に示したようなスイッチの位置である
。したがって、システム・アドレス拳バス５０に供給さ
れるアドレスは次のように表わされる。

ＢＢＢＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＴＢＬＬス
イッチ２００ｍ　、２００ｂＯ位置を変えることＫより
、アドレス・ラインのうちの２つラインのビットが交換
されている。

キャッジ３６のペース・アドレス論理装置は、”０００
０”（ライン３２２〜３２５が全て低い場合）のアドレ
スに応答するよう設定されていると仮定する。ＤＲＡＭ
　３２は、次の形の全システム・アドレスを含んでいる
。

０００　ＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＯＡＡ
ここで、”Ａ″は、０かまたは１　のいずれかを表わし
ている。したがって、ＤＲＡＭ３２には、ｏｏｏｏｏｏ
ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ　カら００００
００００００００００００００００００１１０００００
０００００００００００００００１０００から００００
００００００００００００００００１０１１０００００
００００００００００００００１００００から００００
０００００００００００００００１００１１０００１１
１１１１１１１１１１１１１１１１０００から０００１
１１１１１１１１１１１１１１１１１０１１のアドレス
が含まれる。また、キャッジ３８のベース衛アドレス論
理装置５３は、”０００１”（す々わちライン３２２は
高く、ライン３２３〜３２５が全て低い場合）のアドレ
スに応答するよう設定されていると仮定する。ＤＲＡＭ
３４は、次の形の全システム・アドレスを含んでいる。

０００　ＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＩＡＡ
ここで、Ａ”は、Ｏかまたは１のいずれかを表わしてい
る。し、モがって、ＤＲＡＭ３４にｔよ、０００１１１
１１１１１１１１１１１１１１１１００から０００１１
１１１１１１１１１１１１１１　ｉ　１１１１のアドレ
スが含まれる。

ＤＲＡＭ３２　とＤＲＡＭ３４は、０から８Ｍバイトの
アドレスを集団的に記憶する。ＤＲＡＭ　３２　Ｆ’ｉ
　、アドレスＯで開始する最初の１６バイトを記憶し、
ＤＲＡＭ３４は、次の１６バイトを記憶する。このよう
に１　メモリは、インタリープされ、連続する１６バイ
トの別のグループは、別のＤＲＡＭｉで記憶される。

ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ６ｏｏｏｏか
ら００００１１１１１１１１１１１１１１１１１１１１
のアドレスにある、前述したプログラムについて考える
。インタリーブにより、このプログラムは、現在、ＤＲ
ＡＭ３２に半分、かつＤＲＡＭ３４に半分記憶され、キ
ャッジ３６．３８をアクセスする。

プログラムは、同じ大きさのままでおるが、プログラム
が使用し得るキャッジの量は、２Ｋから４にバイトの２
倍になるので、キャラ／・メモリを最大に利用できる。

さらに、４つのメモリ・ノードが、ペース３３に設けら
れると、アドレス・インタリープ論理装置５２のスイッ
チは、１ではなく２ビツトを交換するように設定される
ので、４ウエイ・インタリーブを行なう。実際、アドレ
スΦインタリーブ論理装置５２のスイッチを適当に設定
することにより、２，４．８または１６ウエイ・インタ
リーブを行なうことができる。

なお、多くの有効なインタリーブ組合せが可能である。

たとえば、６つのメモリ・ノードを有するシステムでは
、ノードの４つをインタリーブする４ウエイ・インタリ
ーブと、残りの２つのノードをインクリープする２ウエ
イ・インタリーブを行なう。

本実施例では、システムのキャッジ・ノードの全数によ
り決まる、スイッチ位置およびペース・アドレス・レン
ジが、各キャッジに関して設定され、これらは、ノード
の数が変わらなければ、リセットされない。ノードの数
は固定されていないので、別にメモリ・ノードを付加し
てもよく、この場合インタリープ・スイッチが調整され
る。本発明のアドレス・インタリープ論理装置５２を使
用することによムバス３３に接続されたキャッシ・メモ
リを最大限に用いることができ、しかも従来のキャッジ
・システムに伴なう問題の多くを解決することができる
。

以上のように、システム性能を改善するのに分散アーキ
テクチュアを用いている本発明のキャツシ・アーキテク
チュアについて、第１図乃至第５図に基いて述べてきた
が、本発明は、これら実施例に限定され危いことは、当
業者には明白であろう。

【図面の簡単な説明】

第１図は、代表的な従来のキャッジ装置のブロック図、
第２図は、本発明の基本的アーキテクチュアのブロック
図、第３図は、本発明により使用されるキャッシ・メモ
リの詳細なブロック図、第４図は、本発明のプロセッサ
により使用されるアドレス・ビット・アロケーションの
概要図、第５図は、本発明のアドレス・インタリープ論
理装置を示した図である。１０．３０拳・・・プロセッサ、１２，３６゜３８φ・
・争キャッジ、１６，１８，３２，３４・Φ・・ＤＲＡ
Ｍメモリ、２０，２２．４０，４２・　＄　・　・　Ｉ
ｌｏ　、　　　２３．４３−　　番　・　・　ＤＭＡ、
４６・・・拳システム・テーク・バス、４８・拳拳Φ制
御バス、５０・・・φシステム・アドレス−バス、５３
−・・・ベース・アドレス論理装置、６０・・・・キャ
ラ７・メモリ、６２・・φ・タグ・アドレス制御装置、
６３・・・・ＣＡＭ、６４・・拳・バス・インタ７エイ
ス制御装置、８０・・・・ＤＲＡＭ制御装置、８４・・
・・タグ・アドレス拳バス、９０１１−・・クロック９
バツフア。特許出願人　サン・マイクロシステムズ・インコーホレ
ーテッド代理人山　川　政　樹（ほか２名）

Claims

【特許請求の範囲】　バスを介して複数のデータ処理リソースに接続したプ
ロセッサを含んでいるデータ処理装置において、アドレスによりそれぞれ定義された複数のデータ蓄積ロ
ケーションを含み、かつ上記バスに接続し、データを記
憶するメモリ装置と、上記メモリ装置と上記バスの間に接続し、上記メモリ装
置の蓄積ロケーションに対応するアドレスを有する複数
のデータ蓄積ロケーションにおいて、上記メモリ装置に
記憶された上記データのサブセットを含んでいるデータ
を記憶するキャッシ・メモリ装置と、から成り、上記キャッシ・メモリ装置は、上記バスを介して上記プロセッサにより伝送されたアド
レスを受信し、かつ上記アドレスされたデータが上記キ
ャッシ・メモリ装置に記憶されているかどうかを決定し
、その後、上記キャッシ・メモリ装置における上記デー
タをアクセスして、上記メモリ装置のデータ・アクセス
・サイクルを開始しないですむようにしたコントローラ
装置にして、上記アドレスされたデータが上記メモリ装
置にだけ記憶されている場合には、上記コントローラ装
置は、上記メモリ装置における上記データをアクセスす
るコントローラ装置を含み、上記キャッシ・メモリ装置に記憶された、上記プロセッ
サによりアドレスされたデータは、上記メモリ装置のデ
ータ・アドレス・サイクルを開始することなくアクセス
されることを特徴とするデータ処理装置。