JPH0122995B2 - - Google Patents
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- JPH0122995B2 JPH0122995B2 JP57198397A JP19839782A JPH0122995B2 JP H0122995 B2 JPH0122995 B2 JP H0122995B2 JP 57198397 A JP57198397 A JP 57198397A JP 19839782 A JP19839782 A JP 19839782A JP H0122995 B2 JPH0122995 B2 JP H0122995B2
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- hall voltage
- hall element
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Description
【発明の詳細な説明】
この発明は、ホール電圧の取出しにトランジス
タを用いたホール素子に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a Hall element that uses a transistor to extract Hall voltage.
第1図及び第2図は、従来のホール素子を示
し、第1図はアルミニウム等による内部配線層を
除いた平面構造、第2図は第1図に示したホール
素子の―線断面を示す。このホール素子で
は、P型の半導体基板2の表面部にエピタキシヤ
ル層4が形成され、このエピタキシヤル層4は半
導体基板2を直交する方向にP+型拡散を形成し
た分離領域6で一定の範囲に区画分離されてい
る。このように区画分離されたエピタキシヤル層
4の長手方向の縁部には、ホール電流を供給する
ための導電領域として拡散領域8,10が対向し
て形成され、この拡散領域8,10には電極1
2,14がそれぞれ形成されている。 Figures 1 and 2 show conventional Hall elements, Figure 1 shows a planar structure excluding internal wiring layers made of aluminum etc., and Figure 2 shows a cross section taken along the line - - of the Hall element shown in Figure 1. . In this Hall element, an epitaxial layer 4 is formed on the surface of a P-type semiconductor substrate 2, and this epitaxial layer 4 has a certain level of separation in an isolation region 6 in which P + type diffusion is formed in a direction perpendicular to the semiconductor substrate 2. Separated into ranges. Diffusion regions 8 and 10 are formed facing each other at the edges of the epitaxial layer 4 separated in the longitudinal direction as conductive regions for supplying hole current. Electrode 1
2 and 14 are formed, respectively.
そして、エピタキシヤル層4の幅方向の縁部分
にはホール電圧検出部16,18が対向して設定
され、このホール電圧検出部16,18にはP型
の拡散領域20,22が形成され、この拡散領域
20,22からエピタキシヤル層4の表面層に臨
む部分には、エピタキシヤル層4と同一導電型の
N+のエミツタ拡散でセンサ部24,26が相対
向して形成されている。このセンサ部24,26
の表面部には、電極28,30が形成されてい
る。なお、第2図において、32は酸化膜であ
る。 Hall voltage detection sections 16 and 18 are set to face each other at the edges of the epitaxial layer 4 in the width direction, and P-type diffusion regions 20 and 22 are formed in the Hall voltage detection sections 16 and 18. In the portion facing the surface layer of the epitaxial layer 4 from the diffusion regions 20 and 22, there is a layer having the same conductivity type as the epitaxial layer 4.
The sensor parts 24 and 26 are formed to face each other by emitter diffusion of N + . This sensor section 24, 26
Electrodes 28 and 30 are formed on the surface portion of. In addition, in FIG. 2, 32 is an oxide film.
このようなホール素子では、ホール電圧を検出
するためのセンサ部24,26に、検出感度を高
めるため、その大きさ等に相当な精度を必要と
し、精度が低い場合には、ホール電流の分布を乱
し、ホール電圧が低下したり、十分な利得が得ら
れない等の欠点がある。そこで、センサ部24,
26は、その形状を小さくしてホール電流の分布
を乱さないようにすることが必要である。 In such a Hall element, the sensor parts 24 and 26 for detecting Hall voltage require considerable precision in terms of size, etc. in order to increase detection sensitivity, and if the precision is low, the distribution of Hall current There are disadvantages such as the Hall voltage is disturbed, the Hall voltage is lowered, and sufficient gain cannot be obtained. Therefore, the sensor section 24,
26 needs to be made small so as not to disturb the hole current distribution.
また、このようなホール素子の製造過程では、
ベース拡散でセンサ部24,26を形成する部分
の領域20,22を形成し、センサ部24,26
はエミツタ拡散時に同時に形成される。このた
め、ベース及びエミツタの各ホトレジスト工程に
おいて、アライメント誤差を生じ、センサ部2
4,26の形状が不均一になるおそれがある。こ
のようなセンサ部24,26に生じるアライメン
ト誤差は、ホール出力のオフセツトとなる。 In addition, in the manufacturing process of such a Hall element,
The areas 20 and 22 of the portions where the sensor parts 24 and 26 will be formed are formed by base diffusion, and the sensor parts 24 and 26 are
is formed simultaneously during emitter diffusion. For this reason, an alignment error occurs in each photoresist process of the base and emitter, and the sensor part 2
4 and 26 may become non-uniform. Such an alignment error occurring in the sensor sections 24 and 26 becomes an offset of the Hall output.
そこで、この発明は、ホール電圧検出部に接合
型電界効果トランジスタを設置してホール電圧の
検出を可能にし、高利得でホール電圧の取出しを
実現したホール素子の提供を目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a Hall element that enables detection of Hall voltage by installing a junction field effect transistor in a Hall voltage detection section and realizes extraction of Hall voltage with high gain.
即ち、この発明のホール素子は、半導体基板の
表面層に形成されたエピタキシヤル層と、このエ
ピタキシヤル層に任意の間隔を以て対向して設置
され、ホール電流を前記エピタキシヤル層に供給
する導電領域と、各導電領域間の対向方向に対し
直交方向に任意の間隔を以て設定された各ホール
電圧検出部の前記エピタキシヤル層に設置されて
ホール電圧を検出する各接合型電界効果トランジ
スタからなる差動増幅器とを備えたものである。 That is, the Hall element of the present invention includes an epitaxial layer formed on a surface layer of a semiconductor substrate, and a conductive region that is placed opposite to this epitaxial layer with an arbitrary interval and supplies a Hall current to the epitaxial layer. and a differential junction field effect transistor that is installed on the epitaxial layer of each Hall voltage detection section and configured to detect the Hall voltage, and is set at an arbitrary interval in a direction orthogonal to the opposing direction between the conductive regions. It is equipped with an amplifier.
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings.
第3図ないし第5図は、この発明のホール素子
の実施例を示し、第3図はアルミニウム等による
内部配線層を除いた平面構造、第4図は第3図に
示したホール素子の―線断面及び接続回路、
第5図は第3図に示したホール素子の等価回路を
示す。第3図ないし第5図において、第1図に示
したホール素子と同一部分には同一符号を付して
ある。 3 to 5 show embodiments of the Hall element of the present invention. FIG. 3 shows a planar structure excluding an internal wiring layer made of aluminum or the like, and FIG. 4 shows a structure of the Hall element shown in FIG. 3. Line cross section and connection circuit,
FIG. 5 shows an equivalent circuit of the Hall element shown in FIG. 3. In FIGS. 3 to 5, the same parts as those of the Hall element shown in FIG. 1 are given the same reference numerals.
エピタキシヤル層4の幅方向の縁部に設定され
たホール電圧検出部16,18には、ホール電圧
を検出するために、個別に接合型電界効果トラン
ジスタ(以下J―FETという)34,36が形
成されている。即ち、ホール電圧検出部16には
P+型のソース38、ドレイン40が一定の間隔
で形成され、このソース38とドレイン40の間
隔内におけるエピタキシヤル層4にはチヤンネル
ゲート42が形成されている。同様に、ホール電
圧検出部18にも、ソース44、ドレイン46が
形成され、その間隔内にもチヤンネルゲート48
が形成されている。各ソース38,44及びドレ
イン40,46には、電極50,52,54,5
6がそれぞれ形成されている。チヤンネルゲート
42,48は、第4図に示すように、ホール電圧
検出部16,18のエピタキシヤル層4に臨んで
おり、ホール電圧検出部16,18がゲート電極
と成つている。 The Hall voltage detection sections 16 and 18 set at the edges of the epitaxial layer 4 in the width direction include junction field effect transistors (hereinafter referred to as J-FETs) 34 and 36, respectively, in order to detect the Hall voltage. It is formed. That is, the Hall voltage detection section 16 has
A P + -type source 38 and drain 40 are formed at regular intervals, and a channel gate 42 is formed in the epitaxial layer 4 within the interval between the source 38 and drain 40 . Similarly, a source 44 and a drain 46 are formed in the Hall voltage detection section 18, and a channel gate 48 is also formed within the space between them.
is formed. Each source 38, 44 and drain 40, 46 has an electrode 50, 52, 54, 5
6 are formed respectively. As shown in FIG. 4, the channel gates 42 and 48 face the epitaxial layer 4 of the Hall voltage detection sections 16 and 18, and the Hall voltage detection sections 16 and 18 serve as gate electrodes.
そして、第4図に示すように、J―FET34,
36のドレイン40,46の電極54,56は配
線導体で共通に接続されるとともに、抵抗58を
それぞれ介して基準電位点に接続されている。ま
た、ソース38,44の電極50,52にはホー
ル電圧を取り出す出力端子60,62が形成され
ているとともに、抵抗64,66を個別に介して
電圧印加端子68から駆動用電圧Vcc印加される
ようになつている。 Then, as shown in Figure 4, J-FET34,
The electrodes 54 and 56 of the 36 drains 40 and 46 are connected in common by a wiring conductor, and are also connected to a reference potential point via a resistor 58, respectively. In addition, output terminals 60 and 62 for taking out the Hall voltage are formed on the electrodes 50 and 52 of the sources 38 and 44, and a driving voltage Vcc is applied from a voltage application terminal 68 via resistors 64 and 66 individually. It's becoming like that.
第5図に示すように、J―FET34,36は
差動増幅器70を構成し、出力端子60,62か
ら差動出力としてホール電圧が検出されるように
成つている。 As shown in FIG. 5, the J-FETs 34 and 36 constitute a differential amplifier 70, and the Hall voltage is detected as a differential output from output terminals 60 and 62.
以上のように構成したので、ホール電流を供給
する導電領域である拡散領域8,10に電極1
2,14を通じてホール電流を流し、この電流に
直交する方向として、エピタキシヤル層4を貫通
する方向に磁界を加えると、ホール電圧検出部1
6,18の各J―FET34,36のチヤンネル
ゲート42,48は、その部分に発生するホール
電圧で制御され、エピタキシヤル層4に流れるホ
ール電流及び直交する磁界に応じてホール電圧が
検出される。このホール電圧は、J―FET34,
36で構成される差動増幅器70で差動増幅さ
れ、出力端子60,62から高利得で取り出すこ
とができる。 With the above configuration, the electrode 1 is placed in the diffusion regions 8 and 10, which are conductive regions that supply hole current.
When a Hall current is caused to flow through the epitaxial layer 4 and a magnetic field is applied in a direction perpendicular to the current through the epitaxial layer 4, the Hall voltage detection section 1
The channel gates 42 and 48 of each J-FET 34 and 36 of 6 and 18 are controlled by the Hall voltage generated in that part, and the Hall voltage is detected according to the Hall current flowing in the epitaxial layer 4 and the orthogonal magnetic field. . This Hall voltage is J-FET34,
The signal is differentially amplified by a differential amplifier 70 composed of 36, and can be taken out from output terminals 60 and 62 at a high gain.
このような構成によれば、増幅器を含んでいる
ために、効率が高く、しかも、小面積のホール素
子を形成することができ、従来のようなポイント
コンタクトを形成する必要がなく、製造上の精度
に注意を払う必要もない。また、従来のセンサ部
の設置と異なり、J―FET34,36のチヤン
ネルゲート42,48にホール電圧を印加するた
め、高インピーダンスとなり、ホール電流の分布
を乱すことがなく、差動増幅器70によつてホー
ル電圧を高感度、高利得で検出できる。 According to this configuration, since it includes an amplifier, it is possible to form a Hall element with high efficiency and a small area, and there is no need to form a point contact as in the conventional case, which reduces manufacturing costs. There is no need to pay attention to accuracy. In addition, unlike the conventional sensor unit installation, since the Hall voltage is applied to the channel gates 42 and 48 of the J-FETs 34 and 36, the impedance becomes high and the distribution of Hall current is not disturbed. Therefore, Hall voltage can be detected with high sensitivity and high gain.
以上説明したように、この発明によれば、ホー
ル素子を構成するエピタキシヤル層の各ホール電
圧検出部に接合型電界効果トランジスタを設置
し、各接合型電界効果トランジスタを以て差動増
幅器を構成しているので、各接合型電界効果トラ
ンジスタで検出されたホール電圧を差動増幅する
ことができ、エピタキシヤル層に流れるホール電
流を乱すことがなく、ホール電圧を高感度、高利
得で取り出すことができる。 As explained above, according to the present invention, a junction field effect transistor is installed in each Hall voltage detection section of an epitaxial layer constituting a Hall element, and a differential amplifier is configured with each junction field effect transistor. As a result, the Hall voltage detected by each junction field effect transistor can be differentially amplified, and the Hall voltage can be extracted with high sensitivity and high gain without disturbing the Hall current flowing through the epitaxial layer. .
第1図は従来のホール素子を示す平面図、第2
図は第1図に示したホール素子の―線断面
図、第3図はこの発明のホール素子の実施例を示
す平面図、第4図は第3図に示したホール素子の
―線断面及び接続回路を示す図、第5図は第
3図に示したホール素子の等価回路を示す回路図
である。
2……半導体基板、4……エピタキシヤル層、
8,10……拡散領域(導電領域)16,18…
…ホール電圧検出部、34,36……接合型電界
効果トランジスタ、70……差動増幅器。
Figure 1 is a plan view showing a conventional Hall element, Figure 2 is a plan view showing a conventional Hall element.
3 is a plan view showing an embodiment of the Hall element of the present invention, and FIG. 4 is a cross-sectional view of the Hall element shown in FIG. FIG. 5 is a diagram showing a connection circuit, and FIG. 5 is a circuit diagram showing an equivalent circuit of the Hall element shown in FIG. 3. 2... Semiconductor substrate, 4... Epitaxial layer,
8, 10... Diffusion region (conductive region) 16, 18...
... Hall voltage detection section, 34, 36 ... Junction field effect transistor, 70 ... Differential amplifier.
Claims (1)
ヤル層と、 このエピタキシヤル層に任意の間隔を以て対向
して設置され、ホール電流を前記エピタキシヤル
層に供給する導電領域と、 各導電領域間の対向方向に対し直交方向に任意
の間隔を以て設定された各ホール電圧検出部の前
記エピタキシヤル層に設置されてホール電圧を検
出する各接合型電界効果トランジスタからなる差
動増幅器とを備えたことを特徴とするホール素
子。[Scope of Claims] 1. an epitaxial layer formed on a surface layer of a semiconductor substrate; a conductive region disposed opposite to this epitaxial layer at an arbitrary interval and supplying a hole current to the epitaxial layer; a differential amplifier consisting of each junction field effect transistor installed in the epitaxial layer of each Hall voltage detection section set at an arbitrary interval in a direction perpendicular to the opposing direction between each conductive region to detect a Hall voltage; A Hall element characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198397A JPS5987887A (en) | 1982-11-11 | 1982-11-11 | Hall element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198397A JPS5987887A (en) | 1982-11-11 | 1982-11-11 | Hall element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987887A JPS5987887A (en) | 1984-05-21 |
| JPH0122995B2 true JPH0122995B2 (en) | 1989-04-28 |
Family
ID=16390446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198397A Granted JPS5987887A (en) | 1982-11-11 | 1982-11-11 | Hall element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987887A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7610859A (en) * | 1976-10-01 | 1978-04-04 | Philips Nv | AMPLIFIER CIRCUIT FOR A VIDEO SIGNAL IN A IMAGE RECORDING DEVICE AND A IMAGE RECORDING DEVICE WITH AN AMPLIFIER CIRCUIT. |
-
1982
- 1982-11-11 JP JP57198397A patent/JPS5987887A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987887A (en) | 1984-05-21 |
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