JPH0122995B2 - - Google Patents
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- Publication number
- JPH0122995B2 JPH0122995B2 JP57198397A JP19839782A JPH0122995B2 JP H0122995 B2 JPH0122995 B2 JP H0122995B2 JP 57198397 A JP57198397 A JP 57198397A JP 19839782 A JP19839782 A JP 19839782A JP H0122995 B2 JPH0122995 B2 JP H0122995B2
- Authority
- JP
- Japan
- Prior art keywords
- hall
- epitaxial layer
- hall voltage
- hall element
- voltage detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Hall/Mr Elements (AREA)
Description
【発明の詳細な説明】
この発明は、ホール電圧の取出しにトランジス
タを用いたホール素子に関する。
タを用いたホール素子に関する。
第１図及び第２図は、従来のホール素子を示
し、第１図はアルミニウム等による内部配線層を
除いた平面構造、第２図は第１図に示したホール
素子の―線断面を示す。このホール素子で
は、Ｐ型の半導体基板２の表面部にエピタキシヤ
ル層４が形成され、このエピタキシヤル層４は半
導体基板２を直交する方向にP+型拡散を形成し
た分離領域６で一定の範囲に区画分離されてい
る。このように区画分離されたエピタキシヤル層
４の長手方向の縁部には、ホール電流を供給する
ための導電領域として拡散領域８，１０が対向し
て形成され、この拡散領域８，１０には電極１
２，１４がそれぞれ形成されている。
し、第１図はアルミニウム等による内部配線層を
除いた平面構造、第２図は第１図に示したホール
素子の―線断面を示す。このホール素子で
は、Ｐ型の半導体基板２の表面部にエピタキシヤ
ル層４が形成され、このエピタキシヤル層４は半
導体基板２を直交する方向にP+型拡散を形成し
た分離領域６で一定の範囲に区画分離されてい
る。このように区画分離されたエピタキシヤル層
４の長手方向の縁部には、ホール電流を供給する
ための導電領域として拡散領域８，１０が対向し
て形成され、この拡散領域８，１０には電極１
２，１４がそれぞれ形成されている。
そして、エピタキシヤル層４の幅方向の縁部分
にはホール電圧検出部１６，１８が対向して設定
され、このホール電圧検出部１６，１８にはＰ型
の拡散領域２０，２２が形成され、この拡散領域
２０，２２からエピタキシヤル層４の表面層に臨
む部分には、エピタキシヤル層４と同一導電型の
N+のエミツタ拡散でセンサ部２４，２６が相対
向して形成されている。このセンサ部２４，２６
の表面部には、電極２８，３０が形成されてい
る。なお、第２図において、３２は酸化膜であ
る。
にはホール電圧検出部１６，１８が対向して設定
され、このホール電圧検出部１６，１８にはＰ型
の拡散領域２０，２２が形成され、この拡散領域
２０，２２からエピタキシヤル層４の表面層に臨
む部分には、エピタキシヤル層４と同一導電型の
N+のエミツタ拡散でセンサ部２４，２６が相対
向して形成されている。このセンサ部２４，２６
の表面部には、電極２８，３０が形成されてい
る。なお、第２図において、３２は酸化膜であ
る。
このようなホール素子では、ホール電圧を検出
するためのセンサ部２４，２６に、検出感度を高
めるため、その大きさ等に相当な精度を必要と
し、精度が低い場合には、ホール電流の分布を乱
し、ホール電圧が低下したり、十分な利得が得ら
れない等の欠点がある。そこで、センサ部２４，
２６は、その形状を小さくしてホール電流の分布
を乱さないようにすることが必要である。
するためのセンサ部２４，２６に、検出感度を高
めるため、その大きさ等に相当な精度を必要と
し、精度が低い場合には、ホール電流の分布を乱
し、ホール電圧が低下したり、十分な利得が得ら
れない等の欠点がある。そこで、センサ部２４，
２６は、その形状を小さくしてホール電流の分布
を乱さないようにすることが必要である。
また、このようなホール素子の製造過程では、
ベース拡散でセンサ部２４，２６を形成する部分
の領域２０，２２を形成し、センサ部２４，２６
はエミツタ拡散時に同時に形成される。このた
め、ベース及びエミツタの各ホトレジスト工程に
おいて、アライメント誤差を生じ、センサ部２
４，２６の形状が不均一になるおそれがある。こ
のようなセンサ部２４，２６に生じるアライメン
ト誤差は、ホール出力のオフセツトとなる。
ベース拡散でセンサ部２４，２６を形成する部分
の領域２０，２２を形成し、センサ部２４，２６
はエミツタ拡散時に同時に形成される。このた
め、ベース及びエミツタの各ホトレジスト工程に
おいて、アライメント誤差を生じ、センサ部２
４，２６の形状が不均一になるおそれがある。こ
のようなセンサ部２４，２６に生じるアライメン
ト誤差は、ホール出力のオフセツトとなる。
そこで、この発明は、ホール電圧検出部に接合
型電界効果トランジスタを設置してホール電圧の
検出を可能にし、高利得でホール電圧の取出しを
実現したホール素子の提供を目的とする。
型電界効果トランジスタを設置してホール電圧の
検出を可能にし、高利得でホール電圧の取出しを
実現したホール素子の提供を目的とする。
即ち、この発明のホール素子は、半導体基板の
表面層に形成されたエピタキシヤル層と、このエ
ピタキシヤル層に任意の間隔を以て対向して設置
され、ホール電流を前記エピタキシヤル層に供給
する導電領域と、各導電領域間の対向方向に対し
直交方向に任意の間隔を以て設定された各ホール
電圧検出部の前記エピタキシヤル層に設置されて
ホール電圧を検出する各接合型電界効果トランジ
スタからなる差動増幅器とを備えたものである。
表面層に形成されたエピタキシヤル層と、このエ
ピタキシヤル層に任意の間隔を以て対向して設置
され、ホール電流を前記エピタキシヤル層に供給
する導電領域と、各導電領域間の対向方向に対し
直交方向に任意の間隔を以て設定された各ホール
電圧検出部の前記エピタキシヤル層に設置されて
ホール電圧を検出する各接合型電界効果トランジ
スタからなる差動増幅器とを備えたものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第３図ないし第５図は、この発明のホール素子
の実施例を示し、第３図はアルミニウム等による
内部配線層を除いた平面構造、第４図は第３図に
示したホール素子の―線断面及び接続回路、
第５図は第３図に示したホール素子の等価回路を
示す。第３図ないし第５図において、第１図に示
したホール素子と同一部分には同一符号を付して
ある。
の実施例を示し、第３図はアルミニウム等による
内部配線層を除いた平面構造、第４図は第３図に
示したホール素子の―線断面及び接続回路、
第５図は第３図に示したホール素子の等価回路を
示す。第３図ないし第５図において、第１図に示
したホール素子と同一部分には同一符号を付して
ある。
エピタキシヤル層４の幅方向の縁部に設定され
たホール電圧検出部１６，１８には、ホール電圧
を検出するために、個別に接合型電界効果トラン
ジスタ（以下Ｊ―FETという）３４，３６が形
成されている。即ち、ホール電圧検出部１６には
P+型のソース３８、ドレイン４０が一定の間隔
で形成され、このソース３８とドレイン４０の間
隔内におけるエピタキシヤル層４にはチヤンネル
ゲート４２が形成されている。同様に、ホール電
圧検出部１８にも、ソース４４、ドレイン４６が
形成され、その間隔内にもチヤンネルゲート４８
が形成されている。各ソース３８，４４及びドレ
イン４０，４６には、電極５０，５２，５４，５
６がそれぞれ形成されている。チヤンネルゲート
４２，４８は、第４図に示すように、ホール電圧
検出部１６，１８のエピタキシヤル層４に臨んで
おり、ホール電圧検出部１６，１８がゲート電極
と成つている。
たホール電圧検出部１６，１８には、ホール電圧
を検出するために、個別に接合型電界効果トラン
ジスタ（以下Ｊ―FETという）３４，３６が形
成されている。即ち、ホール電圧検出部１６には
P+型のソース３８、ドレイン４０が一定の間隔
で形成され、このソース３８とドレイン４０の間
隔内におけるエピタキシヤル層４にはチヤンネル
ゲート４２が形成されている。同様に、ホール電
圧検出部１８にも、ソース４４、ドレイン４６が
形成され、その間隔内にもチヤンネルゲート４８
が形成されている。各ソース３８，４４及びドレ
イン４０，４６には、電極５０，５２，５４，５
６がそれぞれ形成されている。チヤンネルゲート
４２，４８は、第４図に示すように、ホール電圧
検出部１６，１８のエピタキシヤル層４に臨んで
おり、ホール電圧検出部１６，１８がゲート電極
と成つている。
そして、第４図に示すように、Ｊ―FET３４，
３６のドレイン４０，４６の電極５４，５６は配
線導体で共通に接続されるとともに、抵抗５８を
それぞれ介して基準電位点に接続されている。ま
た、ソース３８，４４の電極５０，５２にはホー
ル電圧を取り出す出力端子６０，６２が形成され
ているとともに、抵抗６４，６６を個別に介して
電圧印加端子６８から駆動用電圧Vcc印加される
ようになつている。
３６のドレイン４０，４６の電極５４，５６は配
線導体で共通に接続されるとともに、抵抗５８を
それぞれ介して基準電位点に接続されている。ま
た、ソース３８，４４の電極５０，５２にはホー
ル電圧を取り出す出力端子６０，６２が形成され
ているとともに、抵抗６４，６６を個別に介して
電圧印加端子６８から駆動用電圧Vcc印加される
ようになつている。
第５図に示すように、Ｊ―FET３４，３６は
差動増幅器７０を構成し、出力端子６０，６２か
ら差動出力としてホール電圧が検出されるように
成つている。
差動増幅器７０を構成し、出力端子６０，６２か
ら差動出力としてホール電圧が検出されるように
成つている。
以上のように構成したので、ホール電流を供給
する導電領域である拡散領域８，１０に電極１
２，１４を通じてホール電流を流し、この電流に
直交する方向として、エピタキシヤル層４を貫通
する方向に磁界を加えると、ホール電圧検出部１
６，１８の各Ｊ―FET３４，３６のチヤンネル
ゲート４２，４８は、その部分に発生するホール
電圧で制御され、エピタキシヤル層４に流れるホ
ール電流及び直交する磁界に応じてホール電圧が
検出される。このホール電圧は、Ｊ―FET３４，
３６で構成される差動増幅器７０で差動増幅さ
れ、出力端子６０，６２から高利得で取り出すこ
とができる。
する導電領域である拡散領域８，１０に電極１
２，１４を通じてホール電流を流し、この電流に
直交する方向として、エピタキシヤル層４を貫通
する方向に磁界を加えると、ホール電圧検出部１
６，１８の各Ｊ―FET３４，３６のチヤンネル
ゲート４２，４８は、その部分に発生するホール
電圧で制御され、エピタキシヤル層４に流れるホ
ール電流及び直交する磁界に応じてホール電圧が
検出される。このホール電圧は、Ｊ―FET３４，
３６で構成される差動増幅器７０で差動増幅さ
れ、出力端子６０，６２から高利得で取り出すこ
とができる。
このような構成によれば、増幅器を含んでいる
ために、効率が高く、しかも、小面積のホール素
子を形成することができ、従来のようなポイント
コンタクトを形成する必要がなく、製造上の精度
に注意を払う必要もない。また、従来のセンサ部
の設置と異なり、Ｊ―FET３４，３６のチヤン
ネルゲート４２，４８にホール電圧を印加するた
め、高インピーダンスとなり、ホール電流の分布
を乱すことがなく、差動増幅器７０によつてホー
ル電圧を高感度、高利得で検出できる。
ために、効率が高く、しかも、小面積のホール素
子を形成することができ、従来のようなポイント
コンタクトを形成する必要がなく、製造上の精度
に注意を払う必要もない。また、従来のセンサ部
の設置と異なり、Ｊ―FET３４，３６のチヤン
ネルゲート４２，４８にホール電圧を印加するた
め、高インピーダンスとなり、ホール電流の分布
を乱すことがなく、差動増幅器７０によつてホー
ル電圧を高感度、高利得で検出できる。
以上説明したように、この発明によれば、ホー
ル素子を構成するエピタキシヤル層の各ホール電
圧検出部に接合型電界効果トランジスタを設置
し、各接合型電界効果トランジスタを以て差動増
幅器を構成しているので、各接合型電界効果トラ
ンジスタで検出されたホール電圧を差動増幅する
ことができ、エピタキシヤル層に流れるホール電
流を乱すことがなく、ホール電圧を高感度、高利
得で取り出すことができる。
ル素子を構成するエピタキシヤル層の各ホール電
圧検出部に接合型電界効果トランジスタを設置
し、各接合型電界効果トランジスタを以て差動増
幅器を構成しているので、各接合型電界効果トラ
ンジスタで検出されたホール電圧を差動増幅する
ことができ、エピタキシヤル層に流れるホール電
流を乱すことがなく、ホール電圧を高感度、高利
得で取り出すことができる。
第１図は従来のホール素子を示す平面図、第２
図は第１図に示したホール素子の―線断面
図、第３図はこの発明のホール素子の実施例を示
す平面図、第４図は第３図に示したホール素子の
―線断面及び接続回路を示す図、第５図は第
３図に示したホール素子の等価回路を示す回路図
である。 ２……半導体基板、４……エピタキシヤル層、
８，１０……拡散領域（導電領域）１６，１８…
…ホール電圧検出部、３４，３６……接合型電界
効果トランジスタ、７０……差動増幅器。
図は第１図に示したホール素子の―線断面
図、第３図はこの発明のホール素子の実施例を示
す平面図、第４図は第３図に示したホール素子の
―線断面及び接続回路を示す図、第５図は第
３図に示したホール素子の等価回路を示す回路図
である。 ２……半導体基板、４……エピタキシヤル層、
８，１０……拡散領域（導電領域）１６，１８…
…ホール電圧検出部、３４，３６……接合型電界
効果トランジスタ、７０……差動増幅器。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面層に形成されたエピタキシ
ヤル層と、 このエピタキシヤル層に任意の間隔を以て対向
して設置され、ホール電流を前記エピタキシヤル
層に供給する導電領域と、 各導電領域間の対向方向に対し直交方向に任意
の間隔を以て設定された各ホール電圧検出部の前
記エピタキシヤル層に設置されてホール電圧を検
出する各接合型電界効果トランジスタからなる差
動増幅器とを備えたことを特徴とするホール素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198397A JPS5987887A (ja) | 1982-11-11 | 1982-11-11 | ホ−ル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198397A JPS5987887A (ja) | 1982-11-11 | 1982-11-11 | ホ−ル素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987887A JPS5987887A (ja) | 1984-05-21 |
| JPH0122995B2 true JPH0122995B2 (ja) | 1989-04-28 |
Family
ID=16390446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198397A Granted JPS5987887A (ja) | 1982-11-11 | 1982-11-11 | ホ−ル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987887A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7610859A (nl) * | 1976-10-01 | 1978-04-04 | Philips Nv | Versterkerschakeling voor een videosignaal in een beeldopneeminrichting en een beeldopneem- inrichting met een versterkerschakeling. |
-
1982
- 1982-11-11 JP JP57198397A patent/JPS5987887A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987887A (ja) | 1984-05-21 |
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