JPH0123003B2 - - Google Patents
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- JPH0123003B2 JPH0123003B2 JP56064442A JP6444281A JPH0123003B2 JP H0123003 B2 JPH0123003 B2 JP H0123003B2 JP 56064442 A JP56064442 A JP 56064442A JP 6444281 A JP6444281 A JP 6444281A JP H0123003 B2 JPH0123003 B2 JP H0123003B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- gate
- amplifier
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、入力信号の前縁および後縁に同期し
たトリガパルス発生回路に関する。
たトリガパルス発生回路に関する。
半導体メモリのアドレス信号系などでは第１図
に示すトリガパルス発生回路が使用される。この
図で１０は入力信号Ａの正(A)及び逆(A)出力を生じ
る増幅器、１２，１４，１６，１８はインバー
タ、２０はノアゲート、２２，２４は増幅器１０
の正、逆出力端T1，T2に接続されたキヤパシタ
である。アドレス信号系では入力信号Ａはアドレ
ス信号、増幅器１０はアドレスインバータであ
る。増幅器１０は、その出力段はゲートをドレイ
ンに接続したエンハンスメント型の電界効果トラ
ンジスタFETまたはデプリーシヨン型FETを負
荷とし、これに直列接続されそして入力信号を受
けるエンハンスメント型FETをドライバとする
回路からなり、入力端に第３図に示す波形の入力
Ａが入るとその正、逆出力Ａ，を生じるが、こ
れらはキヤパシタ２２，２４を充放電するので出
力端T1，T2上の波形は第３図のＢ，Ｃに示す如
くなる。即ち放電はオンとなつた上記ドライバを
通して瞬時に行なわれるので立下りは急峻である
が、充電は上記負荷FETを通して行なわれるの
で立上りは緩やかである。２個直列接続されたイ
ンバータ１２と１６，１４と１８は出力Ｂ，Ｃを
波形整形し、立上りがτだけ遅延した矩形波出力
B′，C′を生じる。これらをノアゲート２０に入れ
ると入力信号Ａの立下り及び立上りで発生する細
幅矩形状のトリガパルス出力Ｄが得られる。
に示すトリガパルス発生回路が使用される。この
図で１０は入力信号Ａの正(A)及び逆(A)出力を生じ
る増幅器、１２，１４，１６，１８はインバー
タ、２０はノアゲート、２２，２４は増幅器１０
の正、逆出力端T1，T2に接続されたキヤパシタ
である。アドレス信号系では入力信号Ａはアドレ
ス信号、増幅器１０はアドレスインバータであ
る。増幅器１０は、その出力段はゲートをドレイ
ンに接続したエンハンスメント型の電界効果トラ
ンジスタFETまたはデプリーシヨン型FETを負
荷とし、これに直列接続されそして入力信号を受
けるエンハンスメント型FETをドライバとする
回路からなり、入力端に第３図に示す波形の入力
Ａが入るとその正、逆出力Ａ，を生じるが、こ
れらはキヤパシタ２２，２４を充放電するので出
力端T1，T2上の波形は第３図のＢ，Ｃに示す如
くなる。即ち放電はオンとなつた上記ドライバを
通して瞬時に行なわれるので立下りは急峻である
が、充電は上記負荷FETを通して行なわれるの
で立上りは緩やかである。２個直列接続されたイ
ンバータ１２と１６，１４と１８は出力Ｂ，Ｃを
波形整形し、立上りがτだけ遅延した矩形波出力
B′，C′を生じる。これらをノアゲート２０に入れ
ると入力信号Ａの立下り及び立上りで発生する細
幅矩形状のトリガパルス出力Ｄが得られる。
このトリガパルス発生回路は、電源電圧が変る
とそれに応じて出力パルス幅が変るいう問題があ
る。即ち出力Ｂ，ＣのＨ（ハイ）レベルはほゞ電
源電圧Vcc、Ｌ（ロー）レベルはグランドレベル
であるので、電源電圧が低下すると点線で示す如
くなり、出力パルスＤの幅が広くなる。出力パル
ス幅は一般には一定であるのがよく、電源電圧変
動に従つて変化するのは好ましくない。例えば該
出力パルスの立下りでクロツクを発生させる回路
があれば、該クロツクの発生タイミングは電源電
圧に応じて変り、不安定になつてしまう。またこ
の回路では遅延用にキヤパシタ２２，２４を用
い、これらは広い出力パルス幅には大きな容量が
必要であるから、集積回路化する場合は外付け部
品（外付けキヤパシタ）が必要になるほど厄介な
問題を含んでいる。
とそれに応じて出力パルス幅が変るいう問題があ
る。即ち出力Ｂ，ＣのＨ（ハイ）レベルはほゞ電
源電圧Vcc、Ｌ（ロー）レベルはグランドレベル
であるので、電源電圧が低下すると点線で示す如
くなり、出力パルスＤの幅が広くなる。出力パル
ス幅は一般には一定であるのがよく、電源電圧変
動に従つて変化するのは好ましくない。例えば該
出力パルスの立下りでクロツクを発生させる回路
があれば、該クロツクの発生タイミングは電源電
圧に応じて変り、不安定になつてしまう。またこ
の回路では遅延用にキヤパシタ２２，２４を用
い、これらは広い出力パルス幅には大きな容量が
必要であるから、集積回路化する場合は外付け部
品（外付けキヤパシタ）が必要になるほど厄介な
問題を含んでいる。
本発明は遅延用キヤパシタは必要とせずに入力
信号の立上り立下りに同期したトリガパルス発生
回路を提供しようとするものであつて特徴とする
所は入力信号の正、逆出力を生じる増幅器と、該
増幅器の正、負出力端にドレイン又はソースの一
方がそれぞれ接続されゲートは相手側の負、正出
力端は接続されたデイプリーシヨンMOSトラン
ジスタと、これらのトランジスタのドレイン又は
ソースの他方の電位を受け入力信号の立上り、立
下りに同期したトリガパルスを発生するゲートと
を有する点にある。以下実施例を参照しながらこ
れを詳細に説明する。
信号の立上り立下りに同期したトリガパルス発生
回路を提供しようとするものであつて特徴とする
所は入力信号の正、逆出力を生じる増幅器と、該
増幅器の正、負出力端にドレイン又はソースの一
方がそれぞれ接続されゲートは相手側の負、正出
力端は接続されたデイプリーシヨンMOSトラン
ジスタと、これらのトランジスタのドレイン又は
ソースの他方の電位を受け入力信号の立上り、立
下りに同期したトリガパルスを発生するゲートと
を有する点にある。以下実施例を参照しながらこ
れを詳細に説明する。
第２図は本発明の実施例を示し、第１図と同じ
部分には同じ符号を付してある。両者を比べれば
明らかなように本回路ではキヤパシタ２２，２４
の代りにデイプリーシヨンMOS FET２６，２
８を用いる。これらのトランジスタは増幅器１０
の正、逆出力端T1，T2とインバータ１２，１４
との間に挿入され、そしてゲートは相手方の出力
端に接続される。各部の波形図を第４図に示す。
部分には同じ符号を付してある。両者を比べれば
明らかなように本回路ではキヤパシタ２２，２４
の代りにデイプリーシヨンMOS FET２６，２
８を用いる。これらのトランジスタは増幅器１０
の正、逆出力端T1，T2とインバータ１２，１４
との間に挿入され、そしてゲートは相手方の出力
端に接続される。各部の波形図を第４図に示す。
この第４図を参照しながら第２図の回路の動作
を説明するに、入力信号Ａが時点t1で立下ると、
増幅器１０の出力Ａは立下り、は立上り、これ
らはトランジスタ２６，２８のゲートに加わつて
トランジスタ２６のgmを大に、28のgmを小にす
る。このため出力端T1の出力Ａはgmの大きなト
ランジスタ２６を通して直ちに（寄生容量などが
あれば直ちにそれを放電して）インバータ１２に
加わり、一方出力はgmのトランジスタ２８を
通して緩やかに（寄生容量があればそれを、該容
量とトランジスタ２８の抵抗で定まる時定数によ
り充電しながら）インバータ１４に加わる。従つ
てインバータ１２，１４に加わる入力は第４図
Ｂ，Ｃの如く、時点t1でＢは鋭く立下り、Ｃは緩
やかに立上る波形となる。入力Ａが時点t2で立上
るときはこの逆であり、トランジスタ２６のgm
は小に、28のgmは大になる。このためインバー
タ１２の入力端はgmの小さなトランジスタ２６
を通して充電され、インバータ１４の入力端は
gmの大きなトランジスタ２８を通して放電する
ことになるので、インバータ１２の入力Ｂの立上
りは緩やかであり、インバータ１４の入力Ｃの立
下りは急峻となる。２段のインバータ１２と１
６，１４と１８はかゝる入力Ｂ，Ｃを波形整形し
てなだらかな立上り部で時延τを持つ矩形波B′，
C′を出力する。これらをノアゲート２０へ通せ
ば、入力Ａの立下り、立上りに同期した細幅矩形
パルス出力Ｄが得られる。
を説明するに、入力信号Ａが時点t1で立下ると、
増幅器１０の出力Ａは立下り、は立上り、これ
らはトランジスタ２６，２８のゲートに加わつて
トランジスタ２６のgmを大に、28のgmを小にす
る。このため出力端T1の出力Ａはgmの大きなト
ランジスタ２６を通して直ちに（寄生容量などが
あれば直ちにそれを放電して）インバータ１２に
加わり、一方出力はgmのトランジスタ２８を
通して緩やかに（寄生容量があればそれを、該容
量とトランジスタ２８の抵抗で定まる時定数によ
り充電しながら）インバータ１４に加わる。従つ
てインバータ１２，１４に加わる入力は第４図
Ｂ，Ｃの如く、時点t1でＢは鋭く立下り、Ｃは緩
やかに立上る波形となる。入力Ａが時点t2で立上
るときはこの逆であり、トランジスタ２６のgm
は小に、28のgmは大になる。このためインバー
タ１２の入力端はgmの小さなトランジスタ２６
を通して充電され、インバータ１４の入力端は
gmの大きなトランジスタ２８を通して放電する
ことになるので、インバータ１２の入力Ｂの立上
りは緩やかであり、インバータ１４の入力Ｃの立
下りは急峻となる。２段のインバータ１２と１
６，１４と１８はかゝる入力Ｂ，Ｃを波形整形し
てなだらかな立上り部で時延τを持つ矩形波B′，
C′を出力する。これらをノアゲート２０へ通せ
ば、入力Ａの立下り、立上りに同期した細幅矩形
パルス出力Ｄが得られる。
この第２図の回路では出力パルスＤの幅Ｗはト
ランジスタ２６，２８のgm、インバータ１２，
１４の閾値電圧Vthおよび寄生容量によつてほゞ
決定され、電源電圧変動の影響は殆んど受けな
い。勿論第２図の回路では容量の大きいキヤパシ
タ２２，２４は使用せず、集積化に有利である。
なお、第２図の回路でも、インバータ１２，１４
の入力端にキヤパシタを接続すると、寄生容量と
共にインバータ１２，１４の入力容量が大にな
り、遅延時間が大、出力パルスＤの幅が大にな
る。そしてこのための付加キヤパシタは第１図の
キヤパシタ２２，２４のような大容量は不必要で
あり（２６，２８の抵抗により時定数が大になつ
ているから）、集積回路に容易に組込むことがで
きる。
ランジスタ２６，２８のgm、インバータ１２，
１４の閾値電圧Vthおよび寄生容量によつてほゞ
決定され、電源電圧変動の影響は殆んど受けな
い。勿論第２図の回路では容量の大きいキヤパシ
タ２２，２４は使用せず、集積化に有利である。
なお、第２図の回路でも、インバータ１２，１４
の入力端にキヤパシタを接続すると、寄生容量と
共にインバータ１２，１４の入力容量が大にな
り、遅延時間が大、出力パルスＤの幅が大にな
る。そしてこのための付加キヤパシタは第１図の
キヤパシタ２２，２４のような大容量は不必要で
あり（２６，２８の抵抗により時定数が大になつ
ているから）、集積回路に容易に組込むことがで
きる。
なお本回路では出力Ｂ，ＣのＨレベルはトラン
ジスタ２６，２８のVthで定まる値にとどまり、
電源電圧まで高くなることはない。これは例えば
トランジスタ２６のドレインに加わる出力端T1
の出力Ａが上昇し、該トランジスタ２６のゲート
に加わる出力端T2の出力が下降するとき、該
トランジスタのソース側出力Ｂが上昇するとバツ
クゲート効果が高まり、該出力Ｂの上昇は制限さ
れることによる。出力Ｂは該トランジスタのVth
まで上昇すると以後該トランジスタはオフになる
から出力上昇はVth例えば＋2Vまでとなる。従
つてインバータ１２，１４としてはVthが2V以
下のものを使用する。出力がVthに制限されると
いう点は、電源電圧の影響を受けないという効果
の理由をなし、またトランジスタ２６，２８にデ
イプリーシヨン型を用いるという点の理由でもあ
る。
ジスタ２６，２８のVthで定まる値にとどまり、
電源電圧まで高くなることはない。これは例えば
トランジスタ２６のドレインに加わる出力端T1
の出力Ａが上昇し、該トランジスタ２６のゲート
に加わる出力端T2の出力が下降するとき、該
トランジスタのソース側出力Ｂが上昇するとバツ
クゲート効果が高まり、該出力Ｂの上昇は制限さ
れることによる。出力Ｂは該トランジスタのVth
まで上昇すると以後該トランジスタはオフになる
から出力上昇はVth例えば＋2Vまでとなる。従
つてインバータ１２，１４としてはVthが2V以
下のものを使用する。出力がVthに制限されると
いう点は、電源電圧の影響を受けないという効果
の理由をなし、またトランジスタ２６，２８にデ
イプリーシヨン型を用いるという点の理由でもあ
る。
第５図は本発明の実際の回路図で、第２図に対
応する部分には同一符号を付している。トランジ
スタQ1〜Q12により増幅器１０をなし、各出力
T1，T2はそれぞれQ11，Q12及びQ7，Q8よりなる
Ｅ―Ｅプツシユプルの出力となり、Ｈレベルは電
源VccまでＬレベルはグランドレベルまでフルス
イングする。トランジスタQ13〜Q20により各イ
ンバータ１２，１４，１６，１８が構成されてい
る。またトランジスタQ21〜Q25によりノアゲー
ト２０が構成され、その出力Ｄはトランジスタ
Q26〜Q29よりなる出力バツフアに印加される。
応する部分には同一符号を付している。トランジ
スタQ1〜Q12により増幅器１０をなし、各出力
T1，T2はそれぞれQ11，Q12及びQ7，Q8よりなる
Ｅ―Ｅプツシユプルの出力となり、Ｈレベルは電
源VccまでＬレベルはグランドレベルまでフルス
イングする。トランジスタQ13〜Q20により各イ
ンバータ１２，１４，１６，１８が構成されてい
る。またトランジスタQ21〜Q25によりノアゲー
ト２０が構成され、その出力Ｄはトランジスタ
Q26〜Q29よりなる出力バツフアに印加される。
動作は第２図の場合と同じで、今、信号ＡがＨ
レベルからＬレベルに立下がつた場合、出力端
T2は電源Vccレベルまで立上り、T1はグランド
レベルまで立下る。従つてデプレツシヨン・トラ
ンジスタ２８のgmが小になり、信号Ｃの立上り
は緩やかになる。そしてトランジスタ２８のゲー
トはグランドレベルとあり信号Ｃはゲートより｜
Vth｜分高いレベルまでしか立上らず、その後電
源電圧Vccの変動の影響を受けることはない。な
おトランジスタQ24，Q25のゲートに印加される
信号B′N―1，C′N―1は他の増幅器（アドレスバツ
フア）から得られる信号である。
レベルからＬレベルに立下がつた場合、出力端
T2は電源Vccレベルまで立上り、T1はグランド
レベルまで立下る。従つてデプレツシヨン・トラ
ンジスタ２８のgmが小になり、信号Ｃの立上り
は緩やかになる。そしてトランジスタ２８のゲー
トはグランドレベルとあり信号Ｃはゲートより｜
Vth｜分高いレベルまでしか立上らず、その後電
源電圧Vccの変動の影響を受けることはない。な
おトランジスタQ24，Q25のゲートに印加される
信号B′N―1，C′N―1は他の増幅器（アドレスバツ
フア）から得られる信号である。
以上説明したように本発明によればパルス幅が
電源電圧の影響を受けずまた集積化に有利な、入
力信号の立上り立下りに同期したトリガパルスの
発生回路が得られる。このパルス発生回路はメモ
リのアドレス信号系に有利に使用できるが、これ
に限定されるものではない。
電源電圧の影響を受けずまた集積化に有利な、入
力信号の立上り立下りに同期したトリガパルスの
発生回路が得られる。このパルス発生回路はメモ
リのアドレス信号系に有利に使用できるが、これ
に限定されるものではない。
第１図は従来例を示す回路図、第２図及び第５
図は本発明の実施例を示す回路図、第３図および
第４図は動作説明用の波形図である。 図面で１０は増幅器、T1，T2は正、負出力端、
２６，２８はMOSトランジスタ、１２，１４，
１６，１８はインバータ、２０はノアゲートであ
る。
図は本発明の実施例を示す回路図、第３図および
第４図は動作説明用の波形図である。 図面で１０は増幅器、T1，T2は正、負出力端、
２６，２８はMOSトランジスタ、１２，１４，
１６，１８はインバータ、２０はノアゲートであ
る。
Claims (1)
- １ 入力信号の正、逆出力を生じる増幅器と、該
増幅器の正、負出力端にドレイン又はソースの一
方がそれぞれ接続されたゲートは相手側の負、正
出力端に接続されたデイプリーシヨンMOSトラ
ンジスタと、これらのトランジスタのドレイン又
はソースの他方の電位を受け入力信号の立上り、
立下りに同期したトリガパルスを発生するゲート
とを有することを特徴とするトリガパルス発生回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064442A JPS57180225A (en) | 1981-04-28 | 1981-04-28 | Trigger pulse generating circuit |
| EP82302105A EP0069444B1 (en) | 1981-04-28 | 1982-04-23 | Trigger pulse generator |
| US06/371,503 US4464581A (en) | 1981-04-28 | 1982-04-23 | Trigger pulse generator |
| DE8282302105T DE3267246D1 (en) | 1981-04-28 | 1982-04-23 | Trigger pulse generator |
| IE999/82A IE52942B1 (en) | 1981-04-28 | 1982-04-28 | Trigger pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064442A JPS57180225A (en) | 1981-04-28 | 1981-04-28 | Trigger pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180225A JPS57180225A (en) | 1982-11-06 |
| JPH0123003B2 true JPH0123003B2 (ja) | 1989-04-28 |
Family
ID=13258389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56064442A Granted JPS57180225A (en) | 1981-04-28 | 1981-04-28 | Trigger pulse generating circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4464581A (ja) |
| EP (1) | EP0069444B1 (ja) |
| JP (1) | JPS57180225A (ja) |
| DE (1) | DE3267246D1 (ja) |
| IE (1) | IE52942B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| US4581545A (en) * | 1983-10-04 | 1986-04-08 | At&T Technologies | Schmitt trigger circuit |
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| JPS6182527A (ja) * | 1984-09-29 | 1986-04-26 | Mitsubishi Electric Corp | パルス発生回路 |
| JPS63299513A (ja) * | 1987-05-29 | 1988-12-07 | Toshiba Corp | 出力回路 |
| US5163168A (en) * | 1990-03-30 | 1992-11-10 | Matsushita Electric Industrial Co., Ltd. | Pulse signal generator and redundancy selection signal generator |
| US5933050A (en) * | 1996-05-22 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
| US6067648A (en) * | 1998-03-02 | 2000-05-23 | Tanisys Technology, Inc. | Programmable pulse generator |
| US6690098B1 (en) * | 2000-01-31 | 2004-02-10 | Litton Systems, Inc. | Method and system for gating a power supply in a radiation detector |
| US11531027B2 (en) | 2017-12-01 | 2022-12-20 | University Of Florida Research Foundation, Inc. | Low cost disposable medical sensor fabricated on glass, paper or plastics |
| WO2022081165A1 (en) * | 2020-10-16 | 2022-04-21 | University Of Florida Research Foundation | Modularized inexpensive detection of cerebral spinal fluid for medical applications |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4020365A (en) * | 1976-03-22 | 1977-04-26 | Intersil Incorporated | Integrated field-effect transistor switch |
| US4071777A (en) * | 1976-07-06 | 1978-01-31 | Rca Corporation | Four-quadrant multiplier |
| US4035663A (en) * | 1976-09-01 | 1977-07-12 | Rockwell International Corporation | Two phase clock synchronizing method and apparatus |
| US4101966A (en) * | 1977-03-28 | 1978-07-18 | Communications Satellite Corporation | 4-quadrant multiplier |
| US4314166A (en) * | 1980-02-22 | 1982-02-02 | Rca Corporation | Fast level shift circuits |
-
1981
- 1981-04-28 JP JP56064442A patent/JPS57180225A/ja active Granted
-
1982
- 1982-04-23 US US06/371,503 patent/US4464581A/en not_active Expired - Lifetime
- 1982-04-23 DE DE8282302105T patent/DE3267246D1/de not_active Expired
- 1982-04-23 EP EP82302105A patent/EP0069444B1/en not_active Expired
- 1982-04-28 IE IE999/82A patent/IE52942B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| IE52942B1 (en) | 1988-04-13 |
| US4464581A (en) | 1984-08-07 |
| EP0069444A2 (en) | 1983-01-12 |
| EP0069444B1 (en) | 1985-11-06 |
| DE3267246D1 (en) | 1985-12-12 |
| EP0069444A3 (en) | 1983-10-05 |
| JPS57180225A (en) | 1982-11-06 |
| IE820999L (en) | 1982-10-28 |
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