JPH02177716A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH02177716A JPH02177716A JP63332238A JP33223888A JPH02177716A JP H02177716 A JPH02177716 A JP H02177716A JP 63332238 A JP63332238 A JP 63332238A JP 33223888 A JP33223888 A JP 33223888A JP H02177716 A JPH02177716 A JP H02177716A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、昇圧回路に関し、特に半導体集積回路装置
内に設けられ電源電圧以上に昇圧された出力信号を発生
する昇圧回路に関する。
内に設けられ電源電圧以上に昇圧された出力信号を発生
する昇圧回路に関する。
［従来の技術］
従来、半導体記憶装置等の半導体集積回路装置には、電
源電圧以上に昇圧された出力信号を発生する昇圧回路が
用いられている。たとえば、情報記憶用キャパシタとア
ドレス選択用のＭＯ８型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと称す）とで構成された１トランジスタ、
１キヤパシタ型メモリセルを用いたダイナミック型ＲＡ
Ｍにおいては、上記アドレス選択用ＭＯ８ＦＥＴのゲー
トに結合されるワード線の選択レベルを電源電圧以上に
昇圧するための昇圧回路が設けられる。このような昇圧
回路が設けられる理由は、上記メモリセルにおけるアド
レス選択用ＭＯＳＦＥＴのゲート（ワード線）のレベル
を電源電圧以上に高くして、記憶用キャパシタへの書込
あるいは再書込のためのハイレベルが上記ＭＯ３Ｆ、Ｅ
Ｔのしきい値電圧により低下してしまうのを防止するこ
と、およびメモリセルからの情報読出時に、高速にしか
も効率良く信号をデータ線に伝達するためである。
源電圧以上に昇圧された出力信号を発生する昇圧回路が
用いられている。たとえば、情報記憶用キャパシタとア
ドレス選択用のＭＯ８型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと称す）とで構成された１トランジスタ、
１キヤパシタ型メモリセルを用いたダイナミック型ＲＡ
Ｍにおいては、上記アドレス選択用ＭＯ８ＦＥＴのゲー
トに結合されるワード線の選択レベルを電源電圧以上に
昇圧するための昇圧回路が設けられる。このような昇圧
回路が設けられる理由は、上記メモリセルにおけるアド
レス選択用ＭＯＳＦＥＴのゲート（ワード線）のレベル
を電源電圧以上に高くして、記憶用キャパシタへの書込
あるいは再書込のためのハイレベルが上記ＭＯ３Ｆ、Ｅ
Ｔのしきい値電圧により低下してしまうのを防止するこ
と、およびメモリセルからの情報読出時に、高速にしか
も効率良く信号をデータ線に伝達するためである。
また、出力バッファを構成する出力トランジスタのゲー
ト電圧を電源電圧以上に高くするために昇圧回路が設け
られる場合もある。この場合も上記理由と同様に、出力
信号のレベルが上記出力トランジスタのしきい値電圧に
より低下してしまうのを防止すること、および高速にし
かも効率良く出力信号をデータ出力線に伝達するためで
ある。
ト電圧を電源電圧以上に高くするために昇圧回路が設け
られる場合もある。この場合も上記理由と同様に、出力
信号のレベルが上記出力トランジスタのしきい値電圧に
より低下してしまうのを防止すること、および高速にし
かも効率良く出力信号をデータ出力線に伝達するためで
ある。
第４図は、特開昭６２−２１２９９７号公報に示された
従来の昇圧回路の一例を示す回路図である。図において
、電源１とノードＡとの間には、ノードＡをプリチャー
ジするためのＮチャネルＭＯＳＦＥＴ２が介挿されてい
る。二〇ＮチャネルＭＯ５ＦＥＴ２のゲートにはプリチ
ャージのタイミングを決めるためのタイミング信号φ、
が与えられる。ノードＡと接地５との間には、Ｐチャネ
ルＭＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４とが直列
に接続されて介挿されている。これらＰチャネルＭＯＳ
ＦＥＴ３およびＮチャネルＭＯＳＦＥＴ４の各ゲートに
は入力信号φＸが与えられる。
従来の昇圧回路の一例を示す回路図である。図において
、電源１とノードＡとの間には、ノードＡをプリチャー
ジするためのＮチャネルＭＯＳＦＥＴ２が介挿されてい
る。二〇ＮチャネルＭＯ５ＦＥＴ２のゲートにはプリチ
ャージのタイミングを決めるためのタイミング信号φ、
が与えられる。ノードＡと接地５との間には、Ｐチャネ
ルＭＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４とが直列
に接続されて介挿されている。これらＰチャネルＭＯＳ
ＦＥＴ３およびＮチャネルＭＯＳＦＥＴ４の各ゲートに
は入力信号φＸが与えられる。
また、ＰチャネルＭＯＳＦＥＴ３は、そのソースと基板
部分とが接続されている。ＰチャネルＭＯＳＦＥＴ３お
よびＮチャネルＭＯＳＦＥＴ４は、いわゆるＣＭＯ８型
Ｏ８バータを構成しており、入力信号７Ｔを反転した出
力信号φＸを出力信号線６に導出する。また、上記ノー
ドＡには、キャパシタ７の一方電極が接続される。この
キャパシタ７は、ノードＡの電位を昇圧するためのブー
スト用キャパシタであり、その他方電極にはタイミング
信号φ２が与えられている。なお、出力信号線６には配
線容量８が寄生している。
部分とが接続されている。ＰチャネルＭＯＳＦＥＴ３お
よびＮチャネルＭＯＳＦＥＴ４は、いわゆるＣＭＯ８型
Ｏ８バータを構成しており、入力信号７Ｔを反転した出
力信号φＸを出力信号線６に導出する。また、上記ノー
ドＡには、キャパシタ７の一方電極が接続される。この
キャパシタ７は、ノードＡの電位を昇圧するためのブー
スト用キャパシタであり、その他方電極にはタイミング
信号φ２が与えられている。なお、出力信号線６には配
線容量８が寄生している。
第５図は、第４図に示す従来の昇圧回路の動作を説明す
るためのタイミングチャートである。以下、この第５図
のタイミングチャートを参照して第４図に示す従来の昇
圧回路の動作を説明する。
るためのタイミングチャートである。以下、この第５図
のタイミングチャートを参照して第４図に示す従来の昇
圧回路の動作を説明する。
まず、初期状態においては、タイミング信号φ、がＨ”
レベルであるので、ＮチャネルＭＯＳＦＥＴ２がオンし
ており、ノードＡの電位は（Ｖｃｃ−Ｖｔｈ）となって
いる。なお、Ｖｃｃは電源電圧であり、ｖｔｈはＮチャ
ネルＭＯＳＦＥＴ２のしきい値電圧である。このとき、
入力信号φＸが第５図に示すように“Ｈ”レベルである
とすると、出力信号φＸは“Ｌ°レベルである。次に、
タイミング信号φ、が′Ｌ０レベルになると、Ｎチャネ
ルＭＯＳＦＥＴ２がオフする。その結果、ノードＡは（
Ｖｃｃ−Ｖｔｈ）に充電された状態でフローティング状
態となる。ここで、入力信号＜６ｘが“Ｌ″レベルなる
と、ＰチャネルＭＯＳＦＥＴ３はオンし、ＮチャネルＭ
ＯＳＦＥＴ４はオフする。そのため、ノードＡに充電さ
れた電荷が、ブースト用キャパシタ７（その容量値をＣ
１とする）と配線容量８（その容量値をＣｘとする）に
容量分割され、ノードＡの電位が（Ｖｃｃ−Ｖｔｈ）か
ら下記のＶの電位に下がる。
レベルであるので、ＮチャネルＭＯＳＦＥＴ２がオンし
ており、ノードＡの電位は（Ｖｃｃ−Ｖｔｈ）となって
いる。なお、Ｖｃｃは電源電圧であり、ｖｔｈはＮチャ
ネルＭＯＳＦＥＴ２のしきい値電圧である。このとき、
入力信号φＸが第５図に示すように“Ｈ”レベルである
とすると、出力信号φＸは“Ｌ°レベルである。次に、
タイミング信号φ、が′Ｌ０レベルになると、Ｎチャネ
ルＭＯＳＦＥＴ２がオフする。その結果、ノードＡは（
Ｖｃｃ−Ｖｔｈ）に充電された状態でフローティング状
態となる。ここで、入力信号＜６ｘが“Ｌ″レベルなる
と、ＰチャネルＭＯＳＦＥＴ３はオンし、ＮチャネルＭ
ＯＳＦＥＴ４はオフする。そのため、ノードＡに充電さ
れた電荷が、ブースト用キャパシタ７（その容量値をＣ
１とする）と配線容量８（その容量値をＣｘとする）に
容量分割され、ノードＡの電位が（Ｖｃｃ−Ｖｔｈ）か
ら下記のＶの電位に下がる。
Ｃ，（Ｖｃｃ−Ｖｔｈ）＝ （Ｃ，＋Ｃｘ）ｘＶ次に、
タイミング信号φ２が“Ｈ”レベルになると、ブースト
用キャパシタ７の容量結合により、ノードＡの電位は（
Ｖ＋α）になり、出力信号φＸも（Ｖ＋α）の電位に昇
圧される。
タイミング信号φ２が“Ｈ”レベルになると、ブースト
用キャパシタ７の容量結合により、ノードＡの電位は（
Ｖ＋α）になり、出力信号φＸも（Ｖ＋α）の電位に昇
圧される。
［発明が解決しようとする課題］
第４図に示す昇圧回路において、出力信号線６の長さが
長くなると、配線容量８の容量値Ｃｘが大きくなる。前
述の（１）式から明らかなように、配線容量８の容量値
Ｃｘが大きければ大きいほど、ノードＡの電位Ｖは低く
なってしまう。そのため、昇圧された出力信号φＸの電
位（Ｖ十α）も低くなってしまう。出力信号φＸの昇圧
レベルを高くするには、ブースト用キャパシタ７の容量
値Ｃ５を大きくすればよいが、半導体集積回路装置の集
積度が高くなるにつれて、そのような大きな容量値を持
つキャパシタを装置内に作り込むことが大変困難となる
。また、たとえ容量値Ｃ１を大きくできたとしても、ブ
ースト用キャパシタ７を駆動する周辺回路に含まれるＭ
ＯＳＦＥＴのサイズを大きくしなければならず、半導体
チップ上での周辺回路の占有面積が太き（なってしまう
。
長くなると、配線容量８の容量値Ｃｘが大きくなる。前
述の（１）式から明らかなように、配線容量８の容量値
Ｃｘが大きければ大きいほど、ノードＡの電位Ｖは低く
なってしまう。そのため、昇圧された出力信号φＸの電
位（Ｖ十α）も低くなってしまう。出力信号φＸの昇圧
レベルを高くするには、ブースト用キャパシタ７の容量
値Ｃ５を大きくすればよいが、半導体集積回路装置の集
積度が高くなるにつれて、そのような大きな容量値を持
つキャパシタを装置内に作り込むことが大変困難となる
。また、たとえ容量値Ｃ１を大きくできたとしても、ブ
ースト用キャパシタ７を駆動する周辺回路に含まれるＭ
ＯＳＦＥＴのサイズを大きくしなければならず、半導体
チップ上での周辺回路の占有面積が太き（なってしまう
。
さらに、第４図に示す従来の昇圧゛回路では、タイミン
グ信号φ１およびφ２を必要とするため、半導体集積回
路装置内にこれらタイミング信号φ１およびφ２を発生
するための回路を設けなければならない。その結果、装
置が大型化してしまうという問題点もあった。
グ信号φ１およびφ２を必要とするため、半導体集積回
路装置内にこれらタイミング信号φ１およびφ２を発生
するための回路を設けなければならない。その結果、装
置が大型化してしまうという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、回路面積が必要最少限で済み、かつ高集積化
に適した昇圧回路を提供することを目的とする。
たもので、回路面積が必要最少限で済み、かつ高集積化
に適した昇圧回路を提供することを目的とする。
［課題を解決するための手段］
この発明にかかる昇圧回路は、半導体集積回路装置内に
設けられ、電源電圧以上に昇圧された出力信号を発生す
るものであって、電源と昇圧回路内の所定のノードとの
間に介挿され当該所定のノードの電位が所定の値よりも
低下すると導通状態となって当該所定のノードを充電し
当該所定のノードの電位が所定の値よりも高くなると非
導通状態となって当該所定のノードから電源への電荷の
逆流を防止するための充電手段と、入力信号に応答して
動作し所定のノードの電位と接地電位とに基づいて当該
入力信号を反転した出力信号をその出力端に導出する信
号反転手段と、出力信号を所定時間遅延させるための遅
延手段と、遅延手段の出力に基づいて所定のノードの電
位を昇圧し結果として出力信号を昇圧するためのキャパ
シタ手段とを備えるよう１；シたものである。
設けられ、電源電圧以上に昇圧された出力信号を発生す
るものであって、電源と昇圧回路内の所定のノードとの
間に介挿され当該所定のノードの電位が所定の値よりも
低下すると導通状態となって当該所定のノードを充電し
当該所定のノードの電位が所定の値よりも高くなると非
導通状態となって当該所定のノードから電源への電荷の
逆流を防止するための充電手段と、入力信号に応答して
動作し所定のノードの電位と接地電位とに基づいて当該
入力信号を反転した出力信号をその出力端に導出する信
号反転手段と、出力信号を所定時間遅延させるための遅
延手段と、遅延手段の出力に基づいて所定のノードの電
位を昇圧し結果として出力信号を昇圧するためのキャパ
シタ手段とを備えるよう１；シたものである。
［作用］
この発明においては、充電手段によって所定のノードを
常時充電し、その電位の低下を防ぐことにより、配線容
量による出力信号の電位の低下を防いでいる。また、出
力信号を遅延手段で遅延させて所定のノードのブースト
用の信号として用いることにより、外部から入力される
タイミング信号の削減を図っている。
常時充電し、その電位の低下を防ぐことにより、配線容
量による出力信号の電位の低下を防いでいる。また、出
力信号を遅延手段で遅延させて所定のノードのブースト
用の信号として用いることにより、外部から入力される
タイミング信号の削減を図っている。
［実施例］
第１図は、この発明の一実施例を示す回路図である。図
において、電源１とノードＡとの間に介挿されるＮチャ
ネルＭＯＳＦＥＴ２は、そのゲートが電源１に接続され
ている。このＮチャネルＭＯＳＦＥＴ２は、ノードＡ（
７）電位が（Ｖｃｃ−Ｖｔｈ）よりも低下するとオンし
てノードＡを充電し、その電位が（Ｖｃｃ−Ｖｔｈ）よ
りも低下しないようにしている。ＰチャネルＭＯ５ＦＥ
Ｔ３とＮチャネルＭＯＳＦＥＴ４とで構成されるＣＭＯ
Ｓインバータから出力信号線６に導出される出力信号φ
Ｘは、遅延回路９０に与えられる。なお、第１図の実施
例では、４つのインバータ９ａ〜９ｄを直列に接続して
遅延回路９０を構成しているが、その他の方法で遅延回
路９０を構成してもよい。遅延回路９０によって遅延さ
れた出力信号φＸは、ブースト用キャパシタ１０の一方
電極に与えられる。このブースト用キャパシタ１０の他
方電極はノードＡに接続されている。なお、第１図の実
施例におけるその他の構成は、第４図に示す従来の昇圧
回路の構成と同様であり、相当する部分には同一の参照
番号を付しておく。
において、電源１とノードＡとの間に介挿されるＮチャ
ネルＭＯＳＦＥＴ２は、そのゲートが電源１に接続され
ている。このＮチャネルＭＯＳＦＥＴ２は、ノードＡ（
７）電位が（Ｖｃｃ−Ｖｔｈ）よりも低下するとオンし
てノードＡを充電し、その電位が（Ｖｃｃ−Ｖｔｈ）よ
りも低下しないようにしている。ＰチャネルＭＯ５ＦＥ
Ｔ３とＮチャネルＭＯＳＦＥＴ４とで構成されるＣＭＯ
Ｓインバータから出力信号線６に導出される出力信号φ
Ｘは、遅延回路９０に与えられる。なお、第１図の実施
例では、４つのインバータ９ａ〜９ｄを直列に接続して
遅延回路９０を構成しているが、その他の方法で遅延回
路９０を構成してもよい。遅延回路９０によって遅延さ
れた出力信号φＸは、ブースト用キャパシタ１０の一方
電極に与えられる。このブースト用キャパシタ１０の他
方電極はノードＡに接続されている。なお、第１図の実
施例におけるその他の構成は、第４図に示す従来の昇圧
回路の構成と同様であり、相当する部分には同一の参照
番号を付しておく。
第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。以下、この第２図を参照し
て、第１図に示す実施例の動作を説明する。
タイミングチャートである。以下、この第２図を参照し
て、第１図に示す実施例の動作を説明する。
まず、初期状態においては、ＮチャネルＭＯＳＦＥＴ２
がオンしているため、ノードＡの電位は（Ｖｃｃ−Ｖｔ
ｈ）に保たれている。また、初期状態において、入力信
号φＸは′Ｈｍレベルであり、したがって出力信号φＸ
は′Ｌｍレベルであるとする。次に、入力信号φＸが“
Ｌ″レベルなると、ＰチャネルＭＯ８ＦＥＴ３がオンし
、ＮチャネルＭＯＳＦＥＴ４がオフする。その結果、出
力信号線６の配線容量８への充電が行なわれるため、ノ
ードＡの電位は若干下がるが、配線容量８への充電が終
わると、ノードＡの電位は再び（Ｖｃ ｃ−Ｖ ｔ ｈ
）に回復する。なぜならば、このときＮチャネルＭＯＳ
ＦＥＴ２は常時オンしており、ノードＡの充電が継続し
て行なわれているからである。ノードＡの電位が（Ｖｃ
ｃ−Ｖｔｈ）に回復することにより、出力信号φＸの電
位は（Ｖｃｃ−Ｖｔｈ）となる。次に、偶数個（第１図
では４個）のインバータ９８〜９ｄからなる遅延回路９
０によって出力信号φＸの遅延信号がブースト用キャパ
シタ１０に与えら・れる。その結果、このブースト用キ
ャパシタ１０の容量結合により、ノードＡ（７）電位Ｉ
ｔ （Ｖｃｃ−Ｖｔｈ＋ａ）ｌ；ｌ：立上がる。したが
って、出力信号φＸの電位も（Ｖｃｃ−Ｖｔｈ＋α）と
なる。なお、このときノードＡの電位が（Ｖｃｃ−Ｖｔ
ｈ）よりも上昇すると、ＮチャネルＭＯＳＦＥＴ２はオ
フし、ノードＡから電源１への電荷の逆流が防止される
。
がオンしているため、ノードＡの電位は（Ｖｃｃ−Ｖｔ
ｈ）に保たれている。また、初期状態において、入力信
号φＸは′Ｈｍレベルであり、したがって出力信号φＸ
は′Ｌｍレベルであるとする。次に、入力信号φＸが“
Ｌ″レベルなると、ＰチャネルＭＯ８ＦＥＴ３がオンし
、ＮチャネルＭＯＳＦＥＴ４がオフする。その結果、出
力信号線６の配線容量８への充電が行なわれるため、ノ
ードＡの電位は若干下がるが、配線容量８への充電が終
わると、ノードＡの電位は再び（Ｖｃ ｃ−Ｖ ｔ ｈ
）に回復する。なぜならば、このときＮチャネルＭＯＳ
ＦＥＴ２は常時オンしており、ノードＡの充電が継続し
て行なわれているからである。ノードＡの電位が（Ｖｃ
ｃ−Ｖｔｈ）に回復することにより、出力信号φＸの電
位は（Ｖｃｃ−Ｖｔｈ）となる。次に、偶数個（第１図
では４個）のインバータ９８〜９ｄからなる遅延回路９
０によって出力信号φＸの遅延信号がブースト用キャパ
シタ１０に与えら・れる。その結果、このブースト用キ
ャパシタ１０の容量結合により、ノードＡ（７）電位Ｉ
ｔ （Ｖｃｃ−Ｖｔｈ＋ａ）ｌ；ｌ：立上がる。したが
って、出力信号φＸの電位も（Ｖｃｃ−Ｖｔｈ＋α）と
なる。なお、このときノードＡの電位が（Ｖｃｃ−Ｖｔ
ｈ）よりも上昇すると、ＮチャネルＭＯＳＦＥＴ２はオ
フし、ノードＡから電源１への電荷の逆流が防止される
。
ここで、第１図に示す実施例と第４図に示す従来の昇圧
回路とを比較してみた場合、実施例と従来の昇圧回路と
の出力信号φＸの電位の差ΔＶは、前述の（１）式から
、 ＡＶ−（Ｖｃ ｃ−ｖｔ ｈ＞ −Ｖ −（Ｖｃｃ−Ｖｔｈ） ｍ−」１−（Ｖｃｃ−Ｖｔｈ） −（２）Ｃ＋ ＋
ＣＸ となる。上式（２）から明らかなように、配線容量８の
容量値Ｃｘが大きくなるほど、ΔＶも大きくなり、第１
図の実施例の方が有利なことがわかる。すなわち、第１
図の実施例は、出力信号線６の長さが長くなって配線容
ｆｆ１８の容量値Ｃｘが大きくなっても、出力信号φＸ
の電位の低下は第３図に示す従来の昇圧回路に比べて少
なくなっている。したがって、第１図の実施例では、ブ
ースト用キャパシタ１０の容量値Ｃ２を第３図に示す従
来の昇圧回路におけるブースト用キャパシタ７の容量値
Ｃ４に比べて小さくできる。その結果、このブースト用
キャパシタ１０を駆動する周辺回路に含まれるＭＯＳＦ
ＥＴのサイズも小さく抑えることができ、チップ面積の
縮小化を図ることができる。また、集積度の高い半導体
装置においてもブースト用キャパシタを容易に作り込む
ことができる。さらに、第１図の実施例では、第４図に
示す従来の昇圧回路で用いられたようなタイミング信号
φ、およびφ２を一切用いていないので、そのようなタ
イミング信号を発生させる回路を別途設ける必要もなく
、チップ面積をさらに縮小させることができる。以上の
ごとく、第１図の実施例では、電源電圧以上に昇圧され
た出力信号を必要最少限の面積で、発生することができ
る。
回路とを比較してみた場合、実施例と従来の昇圧回路と
の出力信号φＸの電位の差ΔＶは、前述の（１）式から
、 ＡＶ−（Ｖｃ ｃ−ｖｔ ｈ＞ −Ｖ −（Ｖｃｃ−Ｖｔｈ） ｍ−」１−（Ｖｃｃ−Ｖｔｈ） −（２）Ｃ＋ ＋
ＣＸ となる。上式（２）から明らかなように、配線容量８の
容量値Ｃｘが大きくなるほど、ΔＶも大きくなり、第１
図の実施例の方が有利なことがわかる。すなわち、第１
図の実施例は、出力信号線６の長さが長くなって配線容
ｆｆ１８の容量値Ｃｘが大きくなっても、出力信号φＸ
の電位の低下は第３図に示す従来の昇圧回路に比べて少
なくなっている。したがって、第１図の実施例では、ブ
ースト用キャパシタ１０の容量値Ｃ２を第３図に示す従
来の昇圧回路におけるブースト用キャパシタ７の容量値
Ｃ４に比べて小さくできる。その結果、このブースト用
キャパシタ１０を駆動する周辺回路に含まれるＭＯＳＦ
ＥＴのサイズも小さく抑えることができ、チップ面積の
縮小化を図ることができる。また、集積度の高い半導体
装置においてもブースト用キャパシタを容易に作り込む
ことができる。さらに、第１図の実施例では、第４図に
示す従来の昇圧回路で用いられたようなタイミング信号
φ、およびφ２を一切用いていないので、そのようなタ
イミング信号を発生させる回路を別途設ける必要もなく
、チップ面積をさらに縮小させることができる。以上の
ごとく、第１図の実施例では、電源電圧以上に昇圧され
た出力信号を必要最少限の面積で、発生することができ
る。
第３図は、この発明の他の実施例を示す回路図である。
この実施例の特徴は、第１図の実施例におけるＮチャネ
ルＭＯＳＦＥＴ２をダイオード１１に置換えた点にあり
、その他の構成は第１図に示す実施例の構成と同様であ
る。したがって、第１図の実施例と同様の構成の部分に
は同一の参照番号を付し、その説明を省略する。ダイオ
ード１１はそのアノードが電源１に接続され、そのカソ
ードがノードＡに接続される。このダイオード１１は、
ノードＡを充電するための手段として用いられる。すな
わち、ノードＡの電位が電源電圧ＶＣＣよりも低下する
とダイオード１１はオンしてノードＡを充電し、その電
位の低下を防ぐ。また、ノードＡの電位が昇圧されて電
源電圧Ｖｃｃ以上になるとダイオード１１はオフしてノ
ードＡから電源１に電荷が逆流するのを防止している。
ルＭＯＳＦＥＴ２をダイオード１１に置換えた点にあり
、その他の構成は第１図に示す実施例の構成と同様であ
る。したがって、第１図の実施例と同様の構成の部分に
は同一の参照番号を付し、その説明を省略する。ダイオ
ード１１はそのアノードが電源１に接続され、そのカソ
ードがノードＡに接続される。このダイオード１１は、
ノードＡを充電するための手段として用いられる。すな
わち、ノードＡの電位が電源電圧ＶＣＣよりも低下する
とダイオード１１はオンしてノードＡを充電し、その電
位の低下を防ぐ。また、ノードＡの電位が昇圧されて電
源電圧Ｖｃｃ以上になるとダイオード１１はオフしてノ
ードＡから電源１に電荷が逆流するのを防止している。
したかって、機能の面から見るとダイオード１１は第１
図に示すＮチャネルＭＯＳＦＥＴ２と同一の機能を有し
ている。
図に示すＮチャネルＭＯＳＦＥＴ２と同一の機能を有し
ている。
なお、以上、この発明の２つの実施例について説明した
が、この発明の構成はそれらの実施例の構成に限定され
るものではなく、その要旨の範囲内で、種々の変更が可
能である。たとえば、ＰチャネルＭＯＳＦＥＴ３および
ＮチャネルＭＯＳＦＥＴ４で構成されるＣＭＯＳインバ
ータの出力端とＮチャネルＭＯＳＦＥＴ４との間に、そ
のゲートが電源１に接続されたＮチャネルＭＯ５ＦＥＴ
を挿入してもよい。また、出力信号線６に電圧制限回路
等を接続してもよい。
が、この発明の構成はそれらの実施例の構成に限定され
るものではなく、その要旨の範囲内で、種々の変更が可
能である。たとえば、ＰチャネルＭＯＳＦＥＴ３および
ＮチャネルＭＯＳＦＥＴ４で構成されるＣＭＯＳインバ
ータの出力端とＮチャネルＭＯＳＦＥＴ４との間に、そ
のゲートが電源１に接続されたＮチャネルＭＯ５ＦＥＴ
を挿入してもよい。また、出力信号線６に電圧制限回路
等を接続してもよい。
また、この発明による昇圧回路は、最も一般的にはダイ
ナミックＲＡＭに用いられる。しかし、この発明による
昇圧回路は、そのような半導体記憶装置に限られること
なく種々の半導体集積回路装置に適用が可能である。
ナミックＲＡＭに用いられる。しかし、この発明による
昇圧回路は、そのような半導体記憶装置に限られること
なく種々の半導体集積回路装置に適用が可能である。
［発明の効果］
以上のように、この発明によれば、充電手段によって所
定のノードを常時充電し、その電位の低下を防ぐように
しているので、出力信号の立上がり時に出力信号の電位
が出力信号線の配線容量によって低下するのを防ぐこと
ができる。その結果、昇圧用のキャパシタ手段として容
量値の小さいものを用いることができ、集積度の高い半
導体装置への形成も容易となる。また、昇圧用のキャパ
シタ手段を駆動するための周辺回路におけるトランジス
タのサイズを小さくすることができ、回路面積の縮小化
を図ることができる。また、この発明によれば、遅延手
段によって遅延された出力信号をキャパシタ手段に与え
て昇圧用の信号として用いているため、第４図に示す従
来の昇圧回路のように外部からタイミング信号を人力す
る必要がない。その結果、そのようなタイミング信号を
発生させる回路を設ける必要がなく、さらにチップ面積
の縮小化を図ることができる。
定のノードを常時充電し、その電位の低下を防ぐように
しているので、出力信号の立上がり時に出力信号の電位
が出力信号線の配線容量によって低下するのを防ぐこと
ができる。その結果、昇圧用のキャパシタ手段として容
量値の小さいものを用いることができ、集積度の高い半
導体装置への形成も容易となる。また、昇圧用のキャパ
シタ手段を駆動するための周辺回路におけるトランジス
タのサイズを小さくすることができ、回路面積の縮小化
を図ることができる。また、この発明によれば、遅延手
段によって遅延された出力信号をキャパシタ手段に与え
て昇圧用の信号として用いているため、第４図に示す従
来の昇圧回路のように外部からタイミング信号を人力す
る必要がない。その結果、そのようなタイミング信号を
発生させる回路を設ける必要がなく、さらにチップ面積
の縮小化を図ることができる。
第１図は、この発明の一実施例を示す回路図である。
第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、この発明の他の実施例を示す回路図である。 第４図は、従来の昇圧回路の一例を示す回路図である。 第５図は、第４図に示す従来の昇圧回路の動作を説明す
るためのタイミングチャートである。 図において、１は電源、２は充電用のＮチャネルＭＯＳ
ＦＥＴ、３はＣＭＯＳインバータを構成するＰチャネル
ＭＯ８ＦＥＴ、４はＣＭＯＳインバータを構成するＮチ
ャネルＭＯＳＦＥＴ、５は接地、６は出力信号線、８は
配線容量、９８〜９ｄはインバータ、９０は遅延回路、
１０はブースト用のキャパシタ、１１は充電用のダイオ
ードを示す。
タイミングチャートである。 第３図は、この発明の他の実施例を示す回路図である。 第４図は、従来の昇圧回路の一例を示す回路図である。 第５図は、第４図に示す従来の昇圧回路の動作を説明す
るためのタイミングチャートである。 図において、１は電源、２は充電用のＮチャネルＭＯＳ
ＦＥＴ、３はＣＭＯＳインバータを構成するＰチャネル
ＭＯ８ＦＥＴ、４はＣＭＯＳインバータを構成するＮチ
ャネルＭＯＳＦＥＴ、５は接地、６は出力信号線、８は
配線容量、９８〜９ｄはインバータ、９０は遅延回路、
１０はブースト用のキャパシタ、１１は充電用のダイオ
ードを示す。
Claims (1)
- 【特許請求の範囲】 半導体集積回路装置内に設けられ、電源電圧以上に昇圧
された出力信号を発生する昇圧回路であって、 電源と前記昇圧回路内の所定のノードとの間に介挿され
、当該所定のノードの電位が所定の値よりも低下すると
導通状態となって当該所定のノードを充電し、当該所定
のノードの電位が所定の値よりも高くなると非導通状態
となって当該所定のノードから電源への電荷の逆流を防
止するための充電手段、 入力信号に応答して動作し、前記所定のノードの電位と
接地電位とに基づいて、当該入力信号を反転した前記出
力信号をその出力端に導出する信号反転手段、 前記出力信号を所定時間遅延させるための遅延手段、お
よび 前記遅延手段の出力に基づいて、前記所定のノードの電
位を昇圧し、結果として前記出力信号を昇圧するための
キャパシタ手段を備える、昇圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332238A JP2652694B2 (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
| US07/454,580 US5010259A (en) | 1988-12-28 | 1989-12-21 | Voltage boosting circuit and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332238A JP2652694B2 (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177716A true JPH02177716A (ja) | 1990-07-10 |
| JP2652694B2 JP2652694B2 (ja) | 1997-09-10 |
Family
ID=18252721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332238A Expired - Lifetime JP2652694B2 (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5010259A (ja) |
| JP (1) | JP2652694B2 (ja) |
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- 1988-12-28 JP JP63332238A patent/JP2652694B2/ja not_active Expired - Lifetime
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1989
- 1989-12-21 US US07/454,580 patent/US5010259A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5010259A (en) | 1991-04-23 |
| JP2652694B2 (ja) | 1997-09-10 |
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