JPH01232422A

JPH01232422A - 演算回路

Info

Publication number: JPH01232422A
Application number: JP63058825A
Authority: JP
Inventors: Akira Katsuno; 昭勝野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-18
Anticipated expiration: 2011-11-20
Also published as: JP2555135B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術　　　　　　　　（第５．６図）発明が解決
しようとする課題課題を解決するための手段作用実施例本発明の一実施例　　　　（第１〜４図）発明の効果〔（既　　要〕浮動小数表記法の数値について演算を行う演算回路に関
し、演算処理を高速化できる演算回路を提供することを目的
とし、指数部と仮数部により表される浮動小数点表記法により
２つの数の演算を行うとともに、仮数部の下桁に所定数
の付加ビットを有し、仮数部の演算結果に応じて正規化
および丸めの処理を行う演算回路において、仮数部の演
算結果に基づく正規化のシフト量が前記付加ビット数を
超えるとき、仮数部のシフト化を行うとともに、仮数部
の最下位ビア）についての丸めを並行して処理し、両者
を合成する第１の実行手段と、仮数部の演算結果に基づ
き前記付加物ビット数の範囲内で正規化のために仮数部
をシフトするシフト手段と、仮数部の演算結果に基づく
正規化のシフト量が前記付加ビット以下であるとき、丸
めの処理によって生じる仮数部の桁移動を各態様毎に、
丸めの処理結果として予め設定し、そのうちから１つを
選択する第２の実行手段と、仮数部の演算結果に基づく
正規化のシフト量が前記付加ピントを超えるか否かによ
り、第１の実行手段又は第２の実行手段の出力を択一的
に選択する選択手段とにより構成する。

〔産業上の利用分野〕

本発明は、演算回′路に係り、詳しくは浮動小数点表記
法の数値について演算を行う演算回路に関する。

固定小数点表現では、表現できる数の範囲が狭いため非
常に大きな数を表すことができない。また、固定小数点
表現は通常整数のみを扱うことが多く、したがって科学
技術計算などに必要な実数を表すための表記法が別に必
要となる。このようなことから、仮数と指数と呼ばれる
２つの数を組み合わせた浮動小数点表記法（ｆｌｏａｔ
ｉｎｇ　ｐｏｉｎｔ　ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）
が考察された。

−殻内な浮動小数点数は、基数（ｒａｄｉｘ）がＲのと
き、次のように示される。

（−１）’　　・ｍ−Ｒ′′ ここに、Ｓは符号（ｓｉｇｎ）で、正のとき５＝Ｏ１負
のときｓ＝１である。また、ｍとｅはそれぞれ仮数（ｍ
ａｎｔｉｓｓａ）、指数（ｅｘｐｏｎｅｎ　ｔ）であり
、これらを固定小数点で表したものを組み合わせたもの
がコンピュータ内の浮動小数点表現である。なお、浮動
小数点表現では、仮数ｍの長さが有効けたの長さを決め
るので、精度の良い数値を必要とする場合は、仮数部の
長さを大きくした表現が用いられる。

このような浮動小数点演算は、整数演算と比べ、グイナ
ミソクレンジが広く精度も高い、特に、近時は各種の高
度な演算要求に沿うように高速のものが求められる傾向
にある。

（従来の技術〕現在、最も広く使われている２進の浮動小数点規格は、
ＴＥＥＥ、ＤＥＣ，ＩＢＭ、ＭＩＬ−３ｔ　ｄ　　１７
５０Ａの四である。いずれも単精度の浮動小数点を３２
ビツトの語長で表している。いずれの規格も倍精度デー
タをサポートしており、なかには拡張形式の単精度や拡
張形式の倍精度など他のデータの形式をサポートしてい
るものもある。このうち、Ｉ　ＥＥＥの作業グループは
、ＡＮＳＩ／ＩＥＥＥ　　Ｓｔｄ　　７５４−１９８５
（規格書）（最終規格として１９８５年規格化された。

）に示す仕様を、移植性の高い浮動小数点ソフト用の強
力な規格として提案している。この規格提案は広い支持
を受けており、全後作られるハードウェアの大部分の基
本になっていくと考えられる。

従来のこの種のＩ　ＥＥＥの浮動小数点フォーマットに
よる演算回路としては、例えば第５図に示すようなもの
がある。本例は、２を基数とする２つの人力数（入力デ
ータ）について正規化数同士あるいは正規化数でも非正
規化数同士のでも可の加算を行う例であり、特に第５図
は加算処理のうちアダーによる仮数部の加算が終了し、
仮数部パイプラインレジスタＩに格納された後のブロッ
ク図を示している。なお、２は指数部のレジスタである
。また、同図中符号ピントの演算は省略している。第５
図に基づきボストノーマライズ（正規化）およびラウン
ド（丸め）の動作を述べる。

なお、正規化とは仮数部の最上位桁が”０”にならない
ようにすることであり、また丸めとは演算結果が所定の
桁数を超えて格納できない場合に、下位のあふれた部分
を切り捨て等の方法によって処理、すなわち丸めること
である。丸めの方法により累積誤差が大きく影口を受け
る可能性があるので、近傍の値に向って丸める、Ｏに向
って丸める等の方法がある。パイプラインレジスタ１に
格納されるデータの形式は第６図のように示され、主な
記号の意味は次の通りである。

Ｖ：仮数部のオーバフロービットＧ：ガードビットＲ：ラウンドビ、７トＳ；ステイアキビ、トいま、ボストノーマライズではＶ＝φかつＮ−１になる
ように仮数部をシフトする操作が必要である。まず、プ
ライオリティエンコーダ（Ｐ　Ｅ）３で■ビットから連
続する“φ”の数をカウントし、その値をシフタ（ｓｈ
ｉｆｔｅｒ）　　４に送るとともに、指数部の加算器（
ａｄｄｅｒ）　　５にも入力する。そして、シフタ４で
必要なビットだけシフトすることによってボストノーマ
ライズは終了する。

次に、ラウンドを行う。ラウンドはラウンド回路６によ
りＲビットを必要に応じて切り捨て、あるいは切り上げ
することによって実行される。このとき、仮数部のデー
タが例えば〔１・１１〜１１０〕でＲ＝１であるとする
と、オーバーフローが生じるため再びｌビットだけ右に
シフトし、かつ加算器５で“１”をプラスする必要があ
る。ラウンドが終了した後の仮数部のデータは出力側の
レジスタ７に格納され、同様に指数部のデータはレジス
タ８に格納される。

〔発明が解決しようとする課題〕

しかしながら、このような従来の演算回路にあっては、
正規化の後にラウンドを行う構成となっていたため、全
体の演算処理時間が長く、近時の高速化要求に沿い難い
という問題点があった。

そこで本発明は、演算処理を高速化できる演算回路を提
供することを目的としている。

〔課題を解決するための手段〕

本発明による演算回路は上記目的達成のため、指数部と
仮数部により表される浮動小数点表記法により２つの数
の演算を行うとともに、仮数部の下桁に所定数の付加ビ
ットを有し、仮数部の演算結果に応じて正規化および丸
めの処理を行う演算回路において、仮数部の演算結果に
基づく正規化のシフト量が前記付加ビット数を超えると
き、仮数部のシフト化を行うとともに、仮数部の最下位
ビットについての丸めを並行して処理し、両者を合成す
る第１の実行手段と、仮数部の演算結果に基づき前記付
加物ビット数の範囲内で正規化のために仮数部をシフト
するシフト手段と、仮数部の演算結果に基づく正規化の
シフト量が前記付加ビット以下であるとき、丸めの処理
によって生しる仮数部の桁移動を各態様毎に、丸めの処
理結果として予め設定し、そのうちから１つを選択する
第２の実行手段と、仮数部の演算結果に基づく正規化の
シフト量が前記付加ビットを超えるが否かにより、第１
の実行手段又は第２の実行手段の出力を択一的に選択す
る選択手段とを設けている。

〔作　用〕

本発明では、仮数部の演算結果に基づく正規化のシフ１
ｆｆｉが付加ビット数を超えるときは、正規化のための
仮数部のシフトおよび最下位ビットについて、丸め処理
が平行して行われる。一方、上記正規化のシフト量が付
加ビット以下のときは丸めの処理によって生じる仮数部
の桁移動が各態様毎に予め設定され、そのうちから該当
する１つが選択される。この場合も丸めと仮数部シフト
は並行して実行される。

したがって、逐次処理と異なり、正規化と丸めを並列処
理するため、演算スピードが格段と向上する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る演算回路の一実施例を示す図
である。第１図は仮数部の加算が終了し、その後のラウ
ンド処理等を行う演算ブロックを示す図である。まず、
構成を説明する。第１図において、１１はレジスタであ
り、例えばパイプラインレジスタからなり、図中に示す
配列の２８ビツトのデータを格納し、そのうちＬＳＢの
さらに下位側にはＧＳＲ，Ｓの３つのビット（付加ビッ
ト）を有しており、これは従来と同様である。１２は符
号レジスタであり、符号レジスタ１２はデータの正、負
を表す。１ビツトの符号のデータ（ＳＧＮ）を格納・す
る。例えば“０”が正を、“１”が負を表す。

レジスタ１１の出力は２８ビツトで取り出され、シフタ
１３．１４、プライオリティエンコーダＰＥ１５４ビツ
トプライオリテイエンコーダ（４ｂＰＥ）１６およびＬ
ＳＢ回路１７に入力される。プライオリティエンコーダ
ＰＥ１５はＶビットがら連続する“０”の数をカウント
し、その値をシフタ１３に送るとともに、図示していな
い指数部加算器（ＥＸＰで表す）へ送る。シフタ１３は
２８ビツトの仮数部のうちＳを除＜２７ビツト分につき
プライオリティエンコーダＰＥ１５からの出力に基づい
てシフト操作を行い、シフト後の２３ビツトのデータを
セレクタ１８に送る。ＬＳＢ回路１７はレジスタ１１の
２８ビツトデータのうちＶ、ＮＩ　、ＮＺ　、Ｎ３およ
びＳビットの５つのデータからモード（ｍｏｄｅ）要求
ＲＰ、ＲＭに基づいてＬＳＢを決定するもので、詳細な
回路は第２図のように示される。

すなわち、第２図に示すようにＬＳＢ回路１７はＶ、Ｎ
Ｉ、Ｎ２、Ｎ３の各ビットの入力されるノアゲート２１
と、モードＲＭ、ＳビットおよびＳＧＮの入力されるオ
アゲート２２ａと、Ｓビットを反転させるインバータ２
２ｂと、モードＲＰ、ＳビットおよびＳＧＮの反転信号
の入力されるオアゲート２２Ｃと、オアゲート２２ａと
オアゲート２２ｃとのナンドを求めるナントゲート２３
ａと、ナントゲート２３ａとナントゲート２１とのアン
ドを求めるアンドゲート２３ｂとにより構成され、ＬＳ
Ｂの決定は具体的には別表のように示され、決定後のＬ
Ｓ、Ｂを示す１ビツトデータはセレクタ１８に入力され
る。

上記シフタ１３、プライオリティエンコーダ１５および
ＬＳＢ回路１７は全体として第１の実行手段１９を構成
する。

４ビツトプライオリテイエンコーダ１６はレジスタｒｌ
ノ２８ヒソトテータノう？）Ｖ、Ｎｒ　、Ｎｚ　、Ｎｓ
の４ビツトについて■ビットから連続する“０”の数を
カウントし、その値をシフタ１４に送るもので、具体的
回路は第３図のように示される。すなわち、第３図に示
すように４ピントプライオリテイエンコーダ１６は少な
くとも一つ以上のローアクティブ端子を有するゲート２
４〜２６からなり、■ビットから連続する“０”の値に
応じて、Ｒ１：右１ビツトシフトＲ２：シフトなしり、：左１ビツトシフトＬ２　：左２ビツトシフトの４つの状態を決定してシフト要求をシフタ１４に送る
とともに、このシフト要求を指数部加算器へ送る。シフ
タ１４は４ビツトプライオリテイエンコーダ１６からの
シフト要求に従ってレジスタ１１からの２８ビツトデー
クを所定量だけシフトさせ、シフト後のデータをＬＳＢ
加算回路３１、ラウンド回路３２およびセレクタ３３に
送る。上記シフタ１４および４ビツトプライオリテイエ
ンコーダ１６はシフト手段２７を構成する。

ＬＳＢ加算回路３１はシフタ１４により送られたシフト
後のデータに対して予め“１”をインクリメントしてお
くもので、インクリメント後のデータは２４ビツトでセ
レクタ３３に送られるとともに、そのオーバーフロー信
号ＯＶＦは指数部分加算器に送られる。また、ラウンド
回路３２はレジスタ１１からの４ビツトデータ、すなわ
ちＬＳＢ、Ｇ’、Ｒ’Ｓ’（ダッシュはシフト後のデー
タを表す）および符号レジスタ１２からの符号ビットＳ
ＧＮからモード要求ＲＮ、ＲＰ、ＲＭ、ＲＺに基づいて
ラウンド処理を行うもので具体的な回路は第４図のよう
に示される。すなわち、第４図において、ラウンド回路
３２は少なくとも１つ以上のローアクティブ端子を有す
るゲート４１〜４６と、オアゲート４７〜５０と、イン
バータ５１と、アンドゲート５２〜５６とにより構成さ
れ、ラウンド処理は別表のように示され、切り捨てかＬ
ＳＢに＋１を加算の何れかが実行され、ラウンド回路３
２からの出力２ビツトは、セレクタ３３の制御信号であ
り、Ｇ、Ｒビットには何ら関係はないセレクタ３３に送
られる。

セレクタ１８にはシフタ１４からの上位２４ビツトデー
タおよびＬＳＢ加算回路３１からの２４ビツトデータが
入力されており、セレクタ３３はラウンド回路３２から
の２ビツトデータに基づきＬＳＢ加算回路３１又はシフ
タ１４からのデータを選択してセレクタ１８に出力する
。セレクタ１８はボストノーマライズラウンドに関する
制御要求に従いシフタ１３およびＬＳＢ回路１７からの
２４ビツトデータとを、セレクタ３３からの２４ビツト
データと択一的に選択し、選択後のデータを出力しレジ
スタ５７に送る。出力レジスタ５７は第１図に示すよう
に、（１，ｍｚ：＋、゛・。

・・・・・・・・・ｍｚ　、ｍ＋　）で表わされる正規
化やラウンド処理の終了した２４ビツトのデータを格納
するものである。

上記ＬＳＢ加算回路３１、ラウンド回路３２、セレクタ
３３は全体として第２の実行手段５８を構成し、セレク
タ１８は選択手段を構成する。

次に、作用を説明する。

本実施例のようにＬＳＢの下位桁に３ビツトを付加して
いるデータでは、この３ビツトのラウンド処理如何によ
ってＬＳＢを含む下位ビットのデータ内容は正規化後で
も左右される。ところが、付加ビットの３ビツトである
から、最大限でも３ビツトはシフトしか行われない。例
えば、ボストノーマライズにおいて、３ビツトを左シフ
ト操作を行う場合、左シフト操作を行った後であれば、
ラウンドを如何なる選択で行っても該ラウンド実行時に
桁上げは生じない。したがって、シフト操作のみでよい
。

そこで本実施例では、上記の事実に着目し、３ビツトを
超えるシフトと、３ビツト以内のシフトであってかつラ
ウンド処理を行ったもの（本実施例の全てのラウンド処
理を含む）とを、並列処理で予め演算しておき、その後
、単にセレクタ１８によって該当する処理済データを選
択することで、演算処理の時間を短縮している。

３ビツトを。えるノーマライズの１１１合シフト量はプ
ライオリティエンコーダ１５によって検出され、シフタ
１３によってシフトが行われるとともに、このとき同時
にラウンド処理の要求に基づきＬＳＢ回路１７によって
ＬＳＢの値が決定され、両者が合成されて２４ビツトの
データとしてセレクタ１８に送られる。そして、セレク
タ１８によって上記２４ビツトデータがそのまま選択さ
れ、出力レジスタ５７に格納される。なお、出力レジス
タ５７の格納レジスタにはＶビットを含んでおらず、常
にＶ＝Ｏとなって隠れている。したがって、このように
３ビツトを超えるノーマライズの場合には、ノーマライ
ズとラウンド処理が並列に実行され、その後編成される
のみでよいから、従来と比べ全体の演算処理時間が短く
なり、高速化を図ることができる。

３ビツトｐ　のノーマライズの１”合３ビット以内のシフｌであるから、まず、レジスタ１１
に格納された２８ビツトのうちＶ、　、Ｎ、、Ｎ２　、
Ｎ３について■ビットから連続する“０”の数が４ビツ
トプライオリテイエンコーダ１６によってカウントされ
、その値に応じてシフタ１４によりレジスタ１１からの
Ｓビットをのぞ＜２７ビソトデータが予め４ビツト以内
で所定量だけシフトされる。その後、ラウンド処理につ
いて全ての状況を想定した値が予め作成される。具体的
には次の４つのケースが考えられる。

（［）Ｖ、ＮＩ　Ｎ２　Ｎ３　＝ＩＸＸＸのとき但し、
Ｘはｌ又はＯこのときは■＝０とするため、１ビット右シフト操作が
必要となる。

（Ｉｆ）　ＶＮ＋　ＮＺ　Ｎ３　＝　０１　ＸＸのとき
正規化されているから、シフトなしくＩＩＩ）　Ｖ　Ｎ＋　ＮＺ　Ｎ３　＝　００１　Ｘ１
ビツト左シフトが必要（ＴＶ）　ＶＮ、　Ｎ２　Ｎｆｆ　−０００１２ビツト
左シフトが必要これらのラウンド処理はモード要求ＲＮ、ＲＰ、ＲＭ、
ＲＺにより別表で示すようにラウンド回路３２によって
予め行われ、その後ラウンド回路３２の出力に基づいて
セレクタ３３によりり、　Ｓ　Ｂに＋１を加算又は切り
捨ての何れかが選択され、２４ビツトのデータがセレク
タ１８に出力される。そして、制御要求に従いセレクタ
１８によってセレクタ３３からの出力データが選択され
て、出力レジスタ５７に格納される。

このようなケースでは３ビツト以内のノーマライズであ
るから、シフト量は最大限４ビツト以下に制限されるた
め、その処理は４ピントのロジック回路で済み、かつシ
フト時間も短い。また、ラウンド処理についても予め想
定されるケースを全て設定しておき、その中の１つを選
択するのみでよく、かつ、このラウンド処理を並列配置
したロジック回路で行っている。したがって、従来と異
なり全体の演算処理時間が短くなり、高速化を図ること
ができる。

なお、本実施例ではＬＳＢの下桁に付加ビットとしてＧ
Ｒ３の３ビツトを付加した例であるが、付加ビットの数
は３ビツトに限らず、他の数であってもよい。また、ラ
ウンドのモード要求も上記実施例の態様に限らず、他の
例でもよい。また、Ｉ　ＥＥＥ規格の単精度の浮動少数
点のデータフォーマットを用いて説明したが、倍精度等
の他の例でもよい。さらに、ＩＢＭやＤＥＣ形弐等のデ
ータフォーマットでもよい。

〔効　果〕

本発明によれば、付加ビットを考慮しつつ正規化と丸め
の処理を並列して実行するようにしているので、遅延を
少なくして演算時間を短縮し、処理の高速化を図ること
ができる。

【図面の簡単な説明】第１〜４図は本発明に係る演算回路の一実施例を示す図
であり、第１図はその全体ブロック図、第２図はそのＬＳＢ回路の回路図、第３図はその４ビツトプライオリテイエンコーダの回路
図、第４図はそのラウンド回路の回路図、第５．６図は従来の演算回路を示す図であり、第５図は
そのブロック図、第６図はそのレジスタのデータ形成を示す図である。１１・・・・・・レジスタ、１２・・・・・・符号レジスタ、１３．１４・・・・・・シフタ、Ｉ５・・・・・・プライオリティエンコーダ、１６・・
・・・・４ビツトプライオリテイエンコーダ、１７・・
・・・・ＬＳＢ回路、１８・・・・・・セレクタ、１９・・・・・・第１の実行手段、２７・・・・・・シフト手段、５７・・・・・・出力レジスタ、５８・・・・・・第２の実行手段。特許出願人　富士通株式会社１′テ・：別　　表　（１
５８回路の動作、ラウンド処理）・　×：“ｌ’ｏｒ’
φ” ・　切り捨て：Ｇ、Ｒ，Ｓビットを切り捨てる。・　ＬＳＢ　　：　　’φ゛→’ｌ’、Ｌｓ［ｌを“φ
”から１″　に変えて、Ｇ、Ｒ，Ｓビットを切り捨てる
。Ｓビットはノーマライズのソフトとは関係せず、そのま
まの位置を保つ。第２図一寅が巳４列の４ピッドブライオ１ノティエンコータあ
口呂蚤昏４第３図 −突施イ列のラウンド匡■各の回路図第４図第５図小数点

Claims

【特許請求の範囲】指数部と仮数部により表される浮動小数点表記法により
２つの数の演算を行うとともに、仮数部の下桁に所定数
の付加ビットを有し、仮数部の演算結果に応じて正規化
および丸めの処理を行う演算回路において、仮数部の演算結果に基づく正規化のシフト量が前記付加
ビット数を超えるとき、仮数部のシフト化を行うととも
に、仮数部の最下位ビットについての丸めを並行して処
理し、両者を合成する第１の実行手段と、仮数部の演算結果に基づき前記付加物ビット数の範囲内
で正規化のために仮数部をシフトするシフト手段と、仮数部の演算結果に基づく正規化のシフト量が前記付加
ビット以下であるとき、丸めの処理によって生じる仮数
部の桁移動を各態様毎に、丸めの処理結果として予め設
定し、そのうちから１つを選択する第２の実行手段と、仮数部の演算結果に基づく正規化のシフト量が前記付加
ビットを超えるか否かにより、第１の実行手段又は第２
の実行手段の出力を択一的に選択する選択手段と、を設けたことを特徴とする演算回路。