JPH02294820A - 浮動小数点数演算処理装置および演算処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本技術はデータ処理装置における浮動小数点演算処理の
実行方法及び装置に関する。さらに詳しくは、浮動小数
点演算の正規化及び丸めステップの並行処理によって、
浮動小数点演算を実行する装置とその装置の実行方法に
関する。これらのステップは浮動小数点の計算が終了し
浮動小数点の答えが導き出された後に実行される。

Ｂ．従来技術および課題 データ処理装置における浮動小数点演算はコンピュータ
技術の初期から一般に行なわれてきたものである。浮動
小数点演算のハードウエアの開発は様々な方向を持ち、
ハードウエア構成の簡略化、あるいは計算処理の高速化
等を図っている。加減乗除の４つの演算処理は加算と減
算を持つプロセスの特別なサブセットを用いて実行され
る。例えば乗算は加算処理を繰り返し実行する処理であ
り、除算は減算処理の繰り返しである。この処理の促進
、及び簡略化に様々な工夫がなされており、特に全ての
計算処理の処理速度を決定する加算回路のハードウエア
回路構成に努力が注がれている。

除算の場合は、部分商によって、あるいは同時に多重商
ビットを予測することによって除算に要する加算、ある
いは減算処理の繰り返し数を引き下げて処理速度を上げ
る工夫がされている。

浮動小数点演算の実行のためのルールの統一基準を作成
するために米国基準が作成されている。

この基準はＡＮＳ　Ｉ／Ｉ　ＥＥＥスタンダードＮｏ．
　７５４−１９８５に記載されている。浮動小数点演算
のシステムおよびアルゴリズム構成において、この基準
を満たすことは必須であり、これによってこのシステム
およびアルゴリズムのユーザが異なるコンピュータを用
いて所定の計算を実行した際に調和が達成される。基準
は基本及び拡張浮動小数点数フォーマット、計算処理、
整数と浮動小数点数間の変換、異なる浮動小数点数間の
変換、基本フォーマット浮動小数点数とｌＯ進ストリン
グ間の変換、及び所定の浮動小数点例外の扱いについて
規定している。

一般的な浮動小数点演算処理は単精度、あるいは倍精度
のフォーマットのどちらかによって達成される。これら
各々のフォーマットは符号、指数、および各フィールド
が浮動小数点数の所定部分を占めるような小数フィール
ドを使用する。３２ビット単精度の場合、符号フィール
ド数は最上位ビットポジションが占める単ビットであり
、指数フィールドは次の上位８ビット、小数フィールド
は下位２３ビットとなる。倍精度浮動小数点数の場合は
符号フィールドが最上位単ビット、指数フィールドは次
の上位１１ビット、小数フィールドは下位５２ビットと
なる。

各浮動小数点の答えが導かれた後に正規化及び丸め処理
が必要となる。答えが正規化されると、小数フィールド
の中の先行ゼ″口の数がカウントされる。次にこの数が
指数から差し引かれ、小数は小数フィールドの最上位ビ
ット位置に１が存在するまで左にシフトされる。浮動小
数点数の答えには指数がすでに可能な最低値を持ち、小
数フィールドの最上位ビット値が１でないために正規化
できないものもある。

ＡＮＳ　Ｉ／ＩＥＥＥ規格７５４−１９８５を満足する
浮動小数点実行のハードウエアおよび論理の設計におい
ては浮動小数点ハードウエア処理に所定の追加ビットを
導入することが望ましく、また必要である。この指示ビ
ットは浮動小数点数の小数フィールドに入りこみ、浮動
小数点処理中に一定の状態が発生したことを示すのに演
算制御論理によって使用される。例えば、暗黙（ＩＭＰ
ＬＩＣＩＴ）ビッ｝Ｉは浮動小数点数の指数がゼロ以外
の値を持つときに演算制御論理によって生成される。暗
黙ビッ｝Ｉは浮動小数点数が演算ロジックにロードされ
たときに生成され、暗黙ビット■はその小数フィールド
の第１ビット位置を占める。さらに保３ｉ（ＧＵＡＲＤ
）ビットＧは所定の演算処理の際に浮動小数点制御論理
によってセットされる。これは処理浮動小数点数の精度
ロスを示す。Ｇビットは右シフトの際正規化を必要とす
るときにレジスタ・キャパシティの右サイドから上位ビ
ットがシフト・オフするときにセットされる。単精度数
の場合、Ｇビットは小数フィールドのビット位置２５を
占める。倍精度数の場合はビット位置５４となる。丸め
（ＲＯＵＮＤ）ビットも所定の浮動小数点演算処理に使
用され、演算制御論理によってセットされる。Ｒビット
は単精度数の場合には小数フィールドの２６ビット位置
、倍精度の場合はビット位Ｗ５　５を占める。最後にス
テイッキー（ＳＴ　Ｉ　ＣＫＹ）ビットは所定の浮動小
数点数演算においてセットされ、いずれの低精度ビット
も１であり、浮動小数点数がいくつかの精度を失ったこ
とを示すときの指示ビットである。Ｓビットは単精度数
の場合には小数フィールドの２７ビット位置、倍精度の
場合はビット位置５６を占める。

小数フィールドの３つのエクストラ・ビットは結果が正
規化された後の丸め処理に専ら使用される。ガード（Ｇ
）、丸め（Ｒ）ビットはあたかも自身が小数の一部であ
るかのように扱われる。これらは他の小数に伴ってシフ
トされ、すべての演算に含まれる。ステイッキ−（Ｓ）
ビットは小数と共にシフトされないが演算には含まれる
。これは１が小数の右側にシフト・オフされた場合、小
数の右側にシフト・オフされた１のキャッチャとして動
作し、このＳビットは正規化および丸めが完了するまで
、１のままに維持される。

丸め処理においては以下のような４つの典型モードがあ
る。

■）最近接部への丸め ２）正限界への丸め ３）負限界への丸め ４）ゼロへの丸め 「最近接部への丸めＪモードは最大限正確な結果に近い
値が導かれることを意味する。もし、２つの最近接値が
まったく等しい距離にある場合はその最低位ビットがゼ
ロの方が導かれる。「正限界への丸め」モードは最大限
正確な値に最も近く、かつそれよりも小さくない値が導
かれる。「負限界への丸め」モードは最大限正確な値に
最も近く、かつそれよりも大きくない値が導かれる。「
ゼロへ丸め」モードは最大限正確な値に最も近くその絶
対値がそれよも大きくない値を導くものである。

もし、Ｇ，Ｒ，Ｓビットがどれも１でないなら、丸めモ
ードが選択されても丸めは実行されない。

Ｃ．発明の概要および解決課題 本発明の主目的はＡＮＳ　Ｉ／ＩＥＥＥ規格７５４−１
９８５を満足する浮動小数点演算処理の装置および方法
を提供することである。

さらにもう１つの目的は処理に要求されるマシン・サイ
クルのいくつかを省くことにより、単時間で所定の浮動
小数点演算処理を実行する装置と方法を提供することで
ある。

さらに、処理時間の短縮を図るために正規化後の処理と
丸め処理を並行に処理する装置と方法を提供することを
もう１つの目的とする。

本発明は浮動小数点演算処理装置および正規化および丸
め処理を並行して実行する方法に関する。

浮動小数点演算処理の部分的な結果が最初の２ピント位
置において検査される。もし、これらの２ビット位置が
１．Ｘの形であれば正規化は行なわれず丸め処理だけが
実行される。もし、最初の２ビットが０．ＩＸであれば
小数は左に１ポジションだけシフトし、新たな正規化は
実行されずにその後丸め処理が実行される。もし、最初
の２ビットが上記のいずれでもない場合は小数は正規化
され、丸め処理を必要とせずに直接出力に送られる。

従って、正規化および／または丸め処理の実行は完全に
これら２ビットから予測できる。正規化および丸め処理
はシーケンシャルではなく並行処理で実行される。

Ｄ．実施例 第１図に本発明による浮動小数点演算回路１０のブロッ
ク図を示す。浮動小数点演算の実行は最適な結果を導く
特別なアルゴリズムが必要であるため、その実現のため
にこの回路が使用される。

この回路は浮動小数点数は予め特定のフォーマットに従
ってアレンジされているものと仮定されている。すなわ
ち、最上位ビットが浮動小数点数の符号を表し、次の上
位ビット・グループが浮動小数点数の指数、そして他の
ビットが小数値を表すごとくである。小数値において２
進位置は小数値の最も左端にある。浮動小数点演算が３
２ビット・サイズの単精度計算において実行される場合
、符号ビットはビット０、指数ビットは１〜８、小数値
ビットは９〜３ｌとなる。浮動小数点演算が倍精度数に
おいて実行される場合は符号ビットはビット０、指数ビ
ットは１〜１１、小数値ビットは１２〜６３となる。こ
れらの識別ビットに加えて、第１図に関するハードウエ
アおよびレジスタは４つの付加ビットを持つ。Ｉビット
は小数フィールドの最上位を占め、Ｇ，Ｒ、およびＳビ
ットは各々小数フィールドの最下位ビットの位置を占め
る。

浮動小数点オペランドはそれらの指数が等しくなるまで
は相互に加算あるいは減算できない。このことはすなわ
ち、両指数が比較され、小さい指数を有するオペランド
の小数が、指数が等しくなるまで指数の差分シフトされ
るということになる。

小数はその後、結果として得られた大きい指数のもとて
加算あるいは減算される。浮動小数点オペランドの乗算
には指数が加算され、小数が乗算されることが必要であ
る。浮動小数点数の除算は除数の七数が被除数の指数か
ら減算され、被除数の小数が除数の小数によって除算さ
れることが必要となる。

第１図に示した浮動小数点演算回路は単精度および倍精
度両者の演算処理が実行可能である。浮動小数点の加算
、減算、１４ビット浮動小数点乗算処理、２ビット浮動
小数点除算処理が実行可能である。

第１図の浮動小数点演算回路１０はデータ処理装置のよ
うな他ソースからのデータの転送のためのデータ・バス
１２を有している。データ・バス１２を介して受領した
情報は複数の浮動小数点レジスタに転送される。この実
施例においては８つの浮動小数点レジスタ１４が存在し
、各々が浮動小数点オペランドを保持し、浮動小数点処
理の結果を保持する。浮動小数点レジスタ１４はＦＡレ
ジスタ１６、ＦＢレジスタ１８、およびＦＣレジスタ２
２に情報転送を行なう。ＦＡレジスタ１６は、また逆に
浮動小数点レジスタｌ４に情報を転送する。

ＦＡレジスタ１６は浮動小数点レジスタ１４からのデー
タの宛先レジスタであり、かつ浮動小数点レジスタ１４
へ転送するデータのソース・レジスタである。さらにＦ
Ａレジスタ１６はメモリへ対して記憶データ・バスｌ２
を介して転送されるデータのソース・レジスタであり、
また桁上げ伝搬加算器３０、指数加算器２０および正規
化丸め処理装置３４から転送されるデータの宛先レジス
タでもある。ＦＡレジスタ１６はマルチプル・セレクタ
２４、正規化丸め処理装［３４、および指数加算器２０
に対する出力を持つ。ＦＡレジスタ１６は加算、減算、
比較、乗算、および除算処理の第２オペランドを保有す
る。ＦＡレジスタ１６は浮動小数点数の指数を保持する
セクション１６ａと浮動小数点数のオペランド部を保持
するセクション１６ｂを持つ。

ＦＡレジスタに対する複数入力のうちいずれをレジスタ
にゲートさせるかを決定する選択制御のためにＦＡレジ
スタはその中にマルチプレクサ回路１５を有している。

マルチプレクサ回路１５は活動化信号Ａの制御の下でレ
ジスタ１６に対する複数入力の選択制御を行う。浮動小
数点演算回路の他のレジスタも同様の機能を持つ。

制御論理回路１ｌは浮動小数点演算回路中でのデータ交
換、およびデータ処理に必要とされる活動信゛号を送出
する。制御論理回路１１はＡと定義される複数の制御信
号出力を持ち、これらの各々は多数の回路およびレジス
タに対する制御入力を供給する。浮動小数点演算処理に
おいて必要とされる活動信号と同様、制御論理回路１１
の構成については当業者においては明らかなところであ
るので詳細な説明は省くこととする。

ＦＢレジスタ１８は記憶データ・ハス１２から受領する
浮動小数点レジスタ１４のデータの宛先レジスタであり
、桁上げ伝搬加算器３０と正規化丸め処理装置３４から
のデータのための宛先レジスタである。これはマルチプ
ル・セレクタ２４、事前位置合せ装置２６、指数加算器
２０への出力を有する。ＦＢレジスタは加算、減算、比
較、除算を行う第１オペランドを保持し、加算、減算、
乗算処理の中間結果を保持する。ＦＢレジスタ１日は浮
動小数点数の指数部を保持するセクション１８ａと浮動
小数点数のオペランド部を保持するセクション１８ｂと
を持ち、さらに制御論理回路１１からの活動信号の制御
の基でレジスタにデータをゲートするための入力マルチ
プレクサ回路１７を持つ。

ＦＣレジスタ２２は記憶データ・バス１２を介したメモ
リからのデータ用の宛先レジスタであり、かつ桁上げ伝
搬加算器３０と正規化丸め処理装置３４からのデータの
宛先レジスクである。これは、さらに浮動小数点レジス
タ１４からの宛先レジス夕でもある。ＦＣレジスタ２２
はマルチプル・セレクタ２４、事前位置合せ装置２Ｇ、
正規化丸め処理装置３４への出力を持つ。ＦＣレジスタ
２２は乗算処理の第１オペランドを保持するのに用いら
れ、除算処理結果の宛先レジスタとなる。入力マルチブ
レクサ回路２１は制御論理回路１１からの活動信号の制
御の基でＦＣレジスタ２２へのデータ・ゲートをｆｆｉ
ｌｌ　ｉ卸する。

指数加算器２０は指数演算に使用される１３ビットの加
算回路である。これは単精度、および倍精度の指数演算
を扱う。指数加算器はＦＡレジスタのセクション１６ａ
とＦＢレジスタのセクション１８ａに転送されるデータ
のソースである指数加算器２０は入力マルチプレクサ回
路１９を有する。

事前位置合せ装置２６は加算あるいは減算処理に先んじ
て必要となる浮動小数点数オペランドの指数合わせであ
る小さい指数を有する小数の予備シフトの実行に使用さ
れる。事前位置合せ装置２６は実行中の演算が単精度か
倍精度かに依存して浮動小数点小数を右に０から５５ビ
ットまでシフトすることができる。事前位置合せ装置２
６は桁上げ伝搬加算器３０、ＦＣレジスタ２２に対する
出力を有する。

マルチプル・セレクタ２４は乗算処理の被乗数の倍数、
および除算処理の除数の倍数を生成する。

除算処理の場合は、被除数、あるいは部分的な被除数の
上位ビット、および除数の上位ビットから倍数が導かれ
る。オペランドの補数は必要に応じてマルチプル・セレ
クタから生成される。マルチブル・セレクタ２４は、Ｆ
Ａレジスク１６、ＦＢレジスタ１８、ＦＣレジスタ２２
からのデータを受領する。マルチプル・セレクタ２４は
桁上げ保持加算器ツリー２８への出力を持つ。

桁上げ保持加算器ツリー２８は同時に３オペランドを加
算することができる。これは１つの繰り返しごとに２つ
の商ビットを生成する除算アルゴリズムを使用する。桁
上げ保持加算器ツリー２８はマルチプル・セレクタ２４
からのデータ、および桁上げ伝搬加算器３０への転送デ
ータを受領する。

桁上げ伝搬加算器３０は５７ビット加算器であり、乗算
処理の部分積、あるいは除算処理の部分被除数を生成す
るための桁上げ保持加算器２８からの入力を持つ。桁上
げ伝搬加算器３０はさらに事前位置合せ装置２６、ＦＡ
レジスタ１６、およびＦ−Ｂレジスタ１８からの入力を
受領する。桁上げ伝搬加算器３０はＦＡレジスタ１６、
およびＦＢレジスタ１８への出力接続を持つ。入力マル
チプレクサ回路２９は制御論理回路１１からの活動信号
八の制御の下で桁上げ伝搬加算器３０へのデータ・ゲー
トを制御する。

正規化丸め処理装置３４は浮動小数点処理の結果の正規
化に使用する正規化装置３４ａを持つ。

例えば、乗算処理結果は小数の正規化のために１ビット
の左シフトが要求され、加算および減算処理の場合は５
４ビット位置までの左シフトが要求される。正規化丸め
回路３４はさらに所定の丸め処理に使用されるインクリ
メンタ回路を持った丸め処理装置３４を有する。ここで
低位ビット位置においでｌだけインクリメントされる。

第２図には従来通りの演算処理の後の正規化および丸め
処理に使用される回路であり、第１図の一部に該当する
回路が示してある。第３図は従来の正規化および丸め処
理のデータの流れを示す図であり、正規化および丸め処
理の必要な浮動小数点結果は、まず正規化の処理が実行
され、その後丸め処理が実行される。データ経路ステッ
プは正規化および丸め制御論理回路１１の制御のちとに
あり、処理はシーケンシャルに実行される。第２図のブ
ロック図から正規化および丸め処理のシーケンスにおい
ては複数のステップが必要なことが分かる。まず、最初
にレジスタｌ６に保持された小数結果がいわゆるシック
である正規化論理回路３４ａにゲートされることによっ
て正規化される。

正規化装置３４ａ中のデータはすべての先行ゼロを除去
するために左シフトされ、これを達成するために必要と
されるシフト数がカウントされる。

シフト・カウントは指数加算器２０においてレジスタ１
６の結果指数から差し引かれ、ここで得られた指数が１
６ａに置き換えられる。次に、正規化小数が丸め処理装
置３４ｂにおいて丸め処理がされる。ここでは所定の丸
めパラメータに従って処理が実行され、丸め小数はレジ
スタ１６ｂに再配置される。最後に新しい指数と小数が
次の処理のために浮動小数点レジスタ１４に転送される
。

必要に応じて正規化や丸め処理が実行されるとき、これ
らは通常シーケンシャルに実行されるので、その完了ま
では多大な時間がかかることが多い。本発明はこの時間
的問題をシーケンシャルな正規化および丸め処理を並行
処理とすることによって解決しようとするものである。

すべての演算処理の小数結果は以下に示す４つの態様の
１つとして表現できる。

１）１．ＸＸＸ．，，ＸＸ ２）Ｏ．ＩＸＸＸ．．，ＸＸ ３）Ｏ．ＯＸＸＸ，，，ＸＸ ４）ＬＸ．ＸＸＸ，，ＸＸ 上記の最初のケース１）では暗黙ビット（Ｉ）がすでに
１であるので正規化は必要とされず、丸め処理のみが必
要となる。ケース２）の場合は左側へ１シフトの正規化
が必要とされる。この場合左側への１ビット位置クイッ
ク・シフトが実行され、続いて丸め処理が必要となる。

ケース３）の場合は減算処理のみが可能であり、ステイ
ツキー・ビット（Ｓ）がゼロとなり、ガード・ビット（
Ｇ）、および丸め回転ビット（Ｒ）が正規化の間シフト
され、ゼロに置き換えられる。３つすべての丸めビット
、ガード（Ｇ）、丸め（Ｒ）、およびステイッキー（Ｓ
）ビットが正規化の後ゼロになるので、丸めモードであ
っても丸め処理は要求されない。従って、正規化のみが
必要とされる．例えば、事前正規化オペランドを利用し
たいかなる乗算処理も、その結果は上記のケース１）あ
るいはケース２）のいずれかである。同様に事前正規化
オペランドを使用した２ビット非復元除算アルゴリズム
によって実行される除算処理も上記のケース１）あるい
はケース２）の商を結果とする。加算および減算処理に
おいては上記の４つのフォーマットのいずれでもとり得
る。本発明では上記ケースの１、２および３について扱
っており、ケース４については、これをケース１に変換
する方法を本件米国出願と同日出願の米国特許出願第３
３９３４７号で開示している。

表１に加算処理例の一覧、表２に減算処理例の一覧を示
す。これらの表において「オペランド１、２」は加算あ
るいは減算される小数値であり、「指数差」はオペラン
ド指数が等しい（差がゼロ）、あるいは等しくない（差
がゼロより大）、または１の差を有するかを示す。「結
果」は答えの可能なフォーマットを示してある。ｒＮｏ
ｒｍ」は正規化が必要ならばＹと記し、ｒＲｏｕｎｄ」
は丸め処理の必要性と丸め処理の態様を記した。

表１　加算処理 表２　減算処理 上記の表１と２には３つのタイプの丸め処理が示されて
おり、それは以下のように定義されている。

Ｒｌ：前述の米国特許出願に開示された手段が丸め処理
に使用される。

Ｒ２：シフト処理なしの丸め処理が実行される。

Ｒ３：丸め処理の前に１ビット・シフトが実行される。

Ｒ１モードにおいては小数結果は１ビット右ヘシフトさ
れ、必要に応じて丸め処理が実行される。

Ｒ２モードにおいてはシフトは要求されず、丸め処理が
ノーマルに実行される。Ｒ３モードにおいては小数結果
は１ビット左にシフトされ、丸め処理がノーマルに実行
される。

同じ指数を持つ２つの正規化数の減算においては、結果
はＯ．ＩＸＸＸ．，　．であるか、または０．ＩＸＸＸ
，，，である。どちらの結果においてもガード（Ｇ）、
丸め（Ｒ）、ステイッキ−（Ｓ）はセットされない。従
って正規化処理は実行すべき必要のあるもののみの処理
となる。もし１つの指数が高ければ、結果は１，　　Ｘ
ＸＸ，　，　，、０．ＩＸＸＸあるいはｏ．ｏ−ｘｘｘ
となる。最初のフォーマット（１，ＸＸＸ．．．）にお
いては、丸め処理が必要な唯一の処理である。第２フォ
ーマット（０．ＩＸＸＸ，，，）では結果は単１ビン１
・左シフトの後、ノーマルな丸めが実行されて、正規化
および丸め処理が行なわれる。第３のフォーマットでは
正規化のみが実行される。この第３のフォーマットは２
指数の差が１のときにのみ発生ずる。指数差が１より大
きい場合は、結果は０．ＬＸまたは１．ＸＸとなる。指
数差が１のときは、ガード（Ｇ）ビツ１・のみがセット
され得るが、結果が０，Ｏｘであり、正規化によってガ
ード・ビツ１・Ｇはクリアされる。すなわち、第３のフ
ォーマットにおいては丸め処理は必要ないということで
ある。従って、１ビット以上のシフト、丸め処理のいず
れも要求されない。

同じ指数を持つ正規化数と非正規化数との計算では、可
能な結果の態様は１，ＸＸＸ．．．　、Ｏ．ＩＸＸＸ．
．．　、またはｏ．ｏｘｘｘである。１．ＸＸＸ，，，
のときは丸め処理のみが必要となる。

０．ＩＸＸＸ，　．．の場合は１ビット左シフトに伴っ
た丸め処理が実行される。ｏ．ｏｘｘｘ，，，の場合は
正規化のみが必要となる。従ってこのフォーマットの場
合は丸めビットのセットは行なわれない。

等しくない指数を有する正規化数と非正規化数との計算
の場合は可能な結果は１．ＸＸＸ．，，とＯ．ＩＸＸＸ
，，，である。この場合には丸めビットがセットされ、
丸め処理が１ビット左シフトを伴って（前者）、伴わず
（後者）に実行される。このように、正規化オペランド
と非正規化オペランドとの間の減算結果の丸め処理に際
して１ビット左シフト以上は必要としない。

すべての非正規化数は等しい指数をもっているので２つ
の非正規化数の減算においてゼロより大の指数差が存在
することはない。２つの非正規化数の減算における可能
な答の形態はｏ．ｘｘｘ，，．である。この答えにおい
ては丸めビットのセットはなく、丸め処理は必要ない。

また、被正規化数であるので正規化処理も必要ない。

第４図は本発明に従った正規化と丸めの並行処理を実行
する改良された演算回路１０を示したものである。演算
処理の小数結果は上述の３フォーマットの１つの形態で
レジスタ１６に保持される。

小数結果は同時に正規化装置３４ａとセレクタ回路５３
とに接続される。正規化装置３４ａは上述した従来の方
法で処理が実行され、出力セレクタ回路５３に正規化出
力を供給する。セレクタ回路５３に対するレジスタ１６
からの平行接続は制御論理１ｌによってさらに制御され
る。制御論理回路１１は小数結果の最初の２ビットを検
査し、２ビット・フォーマットが１，Ｘであればセレク
タ・ライン（１．Ｘ）を活動化し、０．１Ｘの場合はセ
レクタ・ライン（０．ＬＸ）を活動化する。

２ビット・フォーマットが１，Ｘでも０．ＩＸでもなけ
れば、レジスタ１６からのセレクタ回路５３を介して丸
め処理装置３４ｂへの小数結果の転送は行なわれず、正
規化３４ａへの転送が実行される。小数結果２ビット・
フォーマットが１．Ｘであれば、小数結果はセレクタ回
路５３を介して直接丸め処理装置３４ｂに転送され、そ
れから出力セレクタ回路５６へ転送される。丸めセレク
ト（Ｓｅｌｅｃｔ　Ｒｏｕｎｄ）信号が同時に活動化し
て出力セレクタ回路５６において丸め処理装置３４から
受領した信号をレジスタ１６へ戻す動作を実行せしめる
。このシーケンスは２ビット・フォーマットが１，Ｘで
暗黙ビットＩが１にセットされ、正規化処理が要求され
ず、丸め処理のみが実行される場合に発生する。

小数結果の２ビット・フォーマットが０．１であり、指
数差がゼロでないときは、制御論理回路１１はライン（
０．ＬＸ）を活動化し、小数結果を１ビット左にシフト
し、同時に結果をセレクタ回路５３を介して丸め処理装
置３４ｂに送り、さらに出力セレクタ５６々転送する。

制御論理回路１１はｓｅｌｅｃｔ　ｎｏｒｍ　（正規化
選択）信号か、ｓｅｌｅｃｔ　ｒｏｕｎｄ　（丸め選択
）かのどちらかを、２ビット・フォーマットの検査結果
および指数差に従って活性化する。可能な組合せは多数
存在し、その結果によって活性化ラインが決定する。こ
の様子を表したのが表１と表２である。

これらの表１、表２からどのケースでｓｅｌｅｃｔｎｏ
ｒｍ　（正規化選択）信号か、ｓｅｌｅｃｔ　ｒｏｕｎ
ｃ！　（丸め選択）のどちらが選択されるかが理解され
る。このように本発明によれば、従来シーケンシャルに
実行していた処理であった正規化の処理と丸め処理とを
パラレルに実行することが可能となったのである。この
平行処理はこのように所定処理の時間を節約でき、その
結果本発明の実施により全体の処理時間の削減が可能と
なる。

第５図は本発明におけるデータの流れを表すもので、小
数結果が同時に正規化装置と丸め処理の装置に転送され
、平行処理が制御論理１１によって制御されている。制
御論理１ｌは２つの平行経路のいずれが正しい出力結果
を有しているかを示す信号を出力セレクタ５６へ送出す
る。

Ｅ．発明の効果 以上のように、本発明に従えば浮動小数点演算処理にお
ける処理時間の大幅な削減が可能となる。

【図面の簡単な説明】

第１図は本発明の浮動小数点演算回路を示すブロック図
、第２図は従来の正規化および丸め処理に用いられ、第
１図の回路の一部を構成する部分回路図、第３図は従来
の丸め処理および正規化処理のデータ経路を示すブロッ
ク図、第４図は本発明の正規化および丸め処理に用いら
れ、第１図の回路の一部を構成する部分回路図、第５図
は本発明の処理データ経路を示すブロック図である。 １１・・・・制御論理、３４ａ・・・・正規化装置、３
４ｂ・・・・丸め処理装置、５３・・・・セレクタ、５
６・・・・出力セレクタ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　・頓　　宮　　孝　　一（外１名） 第２図 正規化装置 第６図

Claims (2)

【特許請求の範囲】
1. （１）浮動小数点数演算における指数および小数結果に
   基づく丸め回路および正規化回路での並行処理を実行す
   る装置に関し、 イ）小数結果の正規化手段を有する正規化回路と、小数
   結果の丸め手段を有する丸め回路、 ロ）上記丸め回路に接続され、上記小数結果を上記丸め
   回路に送出する第１選択手段と、上記小数結果を１ビッ
   ト位置左にシフトしシフトされた小数結果を上記丸め回
   路に送出する第２選択手段とを有する選択回路、 ハ）上記小数結果を上記選択回路および上記丸め回路に
   並行接続する手段、 ニ）正規化回路出力と丸め回路出力とを受領するように
   接続され、該正規化回路出力と該丸め回路出力のいずれ
   を選択するかを決定する制御信号入力手段を有する出力
   回路、 ホ）小数結果の左端の２ビット構成が１．Ｘまたは０．
   １Ｘ（Ｘは任意の値）であることを検知する手段、該２
   ビット構成が１．Ｘであるときに上記選択回路第１選択
   手段を活性化する手段、該２ビット構成が０．１Ｘであ
   るときに上記選択回路第２選択手段を活性化する手段、
   および正規化回路出力または丸め回路出力のいずれかを
   選択するために上記出力回路制御信号入力手段を活性化
   する手段とを有する制御論理回路、 とを有することを特徴とする浮動小数点数演算装置。
2. （２）浮動小数点数演算処理の指数および小数結果に基
   づく処理である該指数および小数結果の正規化または丸
   め処理を実行する方法であり、 イ）上記小数結果の最初の２ビットを検査して１．Ｘ、
   ０．１Ｘ、または０．０Ｘ（Ｘは任意の値）のいずれで
   あるかを判別するステップ、 ロ）上記２ビットが１．Ｘであるときに上記小数結果の
   丸め処理を実行するステップ、 ハ）上記２ビットが０．１Ｘであるときに上記小数結果
   を左に１ビット位置シフトし、該シフトされた小数結果
   に対して丸め処理を実行するステップ、 ニ）上記２ビットが０．０Ｘであるときに上記小数結果
   の正規化を実行するステップ、 とを有する浮動小数点数演算処理方法。