JPH01232819A - 非同期信号ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 非同期信号をラッチする非同期信号ラッチ回路に関し、 簡単な構成により非同期信号を安定にラッチすることを
目的とし、 インアクティブからアクティブになった非同期信号とク
ロック信号とによりラッチイネーブル信号を形成するイ
ネーブル信号作成部と、該イネーブル信号作成部からの
前記ラッチイネーブル信号により前記アクティブとなっ
た非同期信号をラッチするラッチ回路と、前記非同期信
号がアクティブからインアクティブに変化した時に、前
記クロック信号に同期したリセット信号を形成して前記
ラッチ回路に加えるリセット回路とを備えて構成した。

〔産業上の利用分野〕

本発明は、非同期信号をラッチする非同期信号ラッチ回
路に関するものである。

クロック信号に同期した同期信号をラッチする場合は、
そのクロック信号を用いて容易にラッチすることができ
る。しかし、コマンド信号等の非同期信号をラッチする
場合は、非同期信号の変化点とクロック信号の変化点と
が一致する場合があり、安定なラッチを行うことが困難
となる。従って、非同期信号を安定にラッチできる簡単
な回路が要望されている。

〔従来の技術〕

プロセッサを備えたシステムは、例えば、第６図に示す
構成を有するものであり、４１は集積回路化された制御
部、４２はプロセッサ、４３はランダムアクセスメモリ
　（ＲＡＭ）やリードオンリメモリ　（ＲＯＭ）等のメ
モリ、４４はバスアービタ、４５は入出力レジスタ、４
６．４８はアドレスラッチ回路、４７．４９はデータラ
ッチ回路、５０はバス、５１．５２はレジデントバス、
５３．５４はシステムバスである。

プロセッサ４２は、バス５０を介して入出力レジスタ４
５、アドレスラッチ回路４６．４Ｂ、データラッチ回路
４７．４９と接続されており、他の装置との間のデータ
は、入出力レジスタ４５を介して行われ、又メモリ４３
のアクセスは、アドレスラッチ回路４６とデータラッチ
回路４７とを介して行われ、他のプロセッサ等との間の
データは、アドレスラッチ回路４８とデータラッチ回路
４９とを介してシステムバス５３，５４により行われる
。

制御部４１は、プロセッサ４２からのステータス信号を
解読してコマンド信号を送出し、且つ制御入力信号に基
づいて各部の制御信号を送出するものである。又バスア
ービタ４４は、複数のプロセッサが一つのシステムバス
５３，５４を利用できるように、複数のプロセッサから
の使用要求を富用停するものである。

第７図は制御部の要部ブロック図であり、６１はステー
タスデコーダ、６２は制御論理部、６３はコマンド信号
発生部、６４は制御信号発生部である。３ビツト構成の
ステータス信号＊Ｓ０．＊Ｓ　ｌ　＋　　”　Ｓ　Ｒは
プロセッサ４２（第６図参照）からステータスデコーダ
６１に加えられ、デコード結果は制御論理部６２とコマ
ンド信号発生部６３とに加えられ、コマンド信号発生部
６３から例えばコマンド信号）ｋＩＮＴＡ、＊ｌ０ＲＣ
，＊ｌ０ＷＣ，＊Ａｌ０ＷＣ，＊ＭＲＤＣ，＊ＭＷＴＣ
。

＊ＡＭＷＣが出力される。

ステータス信号’ｋＳｏ　＋　　＊Ｓ＋　＋　　＊Ｓｔ
とコマンド信号との関係を第１表に示す。

第１表 なお、Ｌはローレベル、Ｈはハイレベルのステータス信
号を示す。又コマンド信号について簡単に説明すると、
＊ＩＮＴＡは割込要求デバイスに割込許可を通知する割
込アクノリッジ信号、＊■ＯＲＣ，＊ｌ０ＷＣは入出力
レジスタのリード／ライト信号、’ｌ’Ａｌ０Ｗｃは前
記ライト信号より１クロック分早く出力されるアドバン
スト・ライト信号、＊ＭＲＤＣ，＊ＭＷＴＣはメモリの
り一ド／ライト信号、＊ＡＭＷＣは前記ライト信号より
１クロック分早く出力されるアドバンスト・ライト信号
である。

又制御論理部６２には、クロック信号ＣＬＫ、アドレス
イネーブル信号＊ＡＥＮ、コマンドイネーブル信号ＣＥ
Ｎ、Ｉ１０バスモード信号ＩＯＢが制御入力信号として
加えられ、設定されたバスモードに従って制御信号の出
力シーケンスを決定するものである。この制御論理部６
２により制御される制御信号発生部６４から、データの
転送方向を示す信号ＤＴ／Ｒ、データイネーブル信号Ｄ
ＥＮ、マスタカスケードイネーブル／ペリフェラルデー
タイネーブル信号ＭＣＥ／ＰＤＥＮ、アドレスラッチイ
ネーブル信号ＡＬＥが出力される。

このデータイネーブル信号ＤＥＮ及びペリフェラルデー
タイネーブル信号ＰＤＥＮは、それぞれシステムバス側
及び入出力装置側のイネーブル信号で、そのデータの転
送方向は信号ＤＴ／Ｒにより制御される。

又制御部４１からプロセッサ４２に対してウェイト要求
が行われる。例えば、メモリ４３に対するアクセスを確
保する場合（２〜３ウエイト）、メモリ４３をダイナミ
ック・ランダムアクセスメモリとした場合のリフレッシ
ュとアクセスとが競合した場合（何れか一方が終了する
まで）、システムバス５３，５４に対するアクセス時（
バスアービタ４４によりシステムバス５３，５４の使用
権を獲得するまで）等があり、このウェイト要求により
、プロセッサ４２は、１〜数サイクルのウェイト挿入を
行うことになる。

前述のように、プロセッサ４２のステータス信号に基づ
いてコマンド信号が発生され、このコマンド信号を出力
する為に、従来は、例えば、第８図又は第９図に示す構
成が知られている。

第８図に於いては、コマンド信号ＣＭＤをフリップフロ
ップ６５のデータ端子りに加え、クロック信号ＣＬＫを
クロック端子Ｃに加えて、Ｑ端子から出力するもので、
最も簡単な構成である。

又第９図に於いて、コマンド信号ＣＭＤをフリップフロ
ップ６６のデータ端子りに加え、クロック信号ＣＬＫを
クロック発生器６７に加えて、コマンド信号ＣＭＤをラ
ッチする最適なタイミングのクロック信号を発生させて
、フリップフロップ６６のクロック端子Ｃに加え、Ｑ端
子から出力するものである。

〔発明が解決しようとする課題〕

第８図に示す従来例に於いては、クロック信号ＣＬＫの
立上りでコマンド信号ＣＭＤをラッチするもので、コマ
ンド信号ＣＭＤの入力遅延等によりその変化点とクロッ
ク信号ＣＬＫの変化点である立上りタイミングとが一致
すると、Ｑ端子出力は不確定的なものとなる欠点がある
。

又第９図に示す従来例に於いては、コマンド信号ＣＭＤ
の入力遅延等を考慮して、クロック信号ＣＬＫに基づい
てクロック発生器６７からラッチ用のクロック信号を発
生するもので、クロック発生器６７の構成が複雑となり
、且つクロック信号ＣＬＫに対して、ランチ出力の遅延
が大きくなる欠点があった。

本発明は、簡単な構成により非同期信号を安定にラッチ
することを目的とするものである。

〔課題を解決するための手段〕

本発明の非同期信号ラッチ回路は、コマンド信号等の非
同期信号とクロック信号とを基に形成したラッチイネー
ブル信号により非同期信号を安定にラッチするものであ
り、第１図を参照して説明する。

インアクティブからアクティブになった非同期信号とク
ロック信号とによりラッチイネーブル信号を形成するイ
ネーブル信号作成部１と、このイネーブル信号作成部１
からのラッチイネーブル信号によりアクティブとなった
非同期信号をラッチするランチ回路２と、非同期信号が
アクデイプからインアクティブに変化した時に、クロッ
ク信号に同期したリセット信号を形成してラッチ回路２
に加えてリセットさせるリセット回路３とを備えている
ものである。

〔作用〕 イネーブル信号作成部１は、非同期信号とクロック信号
とを基に、アクティブとなった非同期信号の確定点をラ
ッチできるラッチイネーブル信号を作成し、又リセット
回路３は、非同期信号とクロック信号とを基に、インア
クティブとなった非同期信号の確定点でリセットできる
リセット信号を作成し、ラッチ回路２に加えられた非同
期信号をラッチイネーブル信号でラッチし、又リセット
信号によりリセットすることにより、非同期信号のアク
ティブ及びインアクティブの確定したタイミングでラッ
チ及びリセットすることができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のイネーブル信号作成部のブロ
ック図であり、１１はフリップフロップ、Ｄはデータ端
子、Ｃはクロック端子、Ｒはリセット端子、ｄは出力端
子、１２はノア回路、１３．１４はインバータ、１５は
アンド回路、ＣＬＫはクロック信号、ＣＭＤはコマンド
信号、ＡＬＥはラッチイネーブル信号である。

第３図は本発明の実施例のラッチ回路及びリセット回路
のブロック図であり、２１．２４〜２６はフリップフロ
ップ、２２はインバータ、２３はオア回路、２７．２８
はナンド回路、＊ＡＬＥはラッチイネーブル信号ＡＬＥ
を反転したラッチイネーブル信号、Ｒ３Ｔはリセット信
号である。フリップフロップ２１が第１図に於けるラッ
チ回路２を構成し、フリップフロップ２４〜２５を含む
回路が第１図に於けるリセット回路３を構成している。

以下第４図及び第５図の動作説明図を参照して第２図及
び第３図の動作を説明する。第４図に於いては、第２図
に於けるクロック信号ＣＬＫ、コマンド信号ＣＭＤ、ノ
ア回路１２の出力信号Ｎ。

Ｒ１インバータ１３の出力信号ＦＣＫ、フリップフロッ
プ１１の出力端子この出力信号ＦＱ、ラッチイネーブル
信号ＡＬＥの一例を示し、且つクロック信号ＣＬＫの期
間Ｔ、〜Ｔ４内に、ウェイト期間Ｔ。が挿入された場合
を示す。

第２図に於けるフリップフロップ１１のデータ端子りに
は、常時“１″が加えられており、又リセット状態では
出力端子この出力信号は“１”となっている。期間ＴＩ
にコマンド信号ＣＭＤがアクティブ（０”）となると、
ノア回路１２の出力信号ＮＯＲは、第４図に示すように
、クロック信号ＣＬＫを反転したものとなる。

又インバータ１３により出力信号ＮＯＲが反転されてフ
リップフロップ１１のクロック端子Ｃに加えられ、その
立上りで反転されるから、フリップフロップ１１の出力
端子この出力信号ＦＧＩは、期間Ｔ、の後半で“１”か
ら“Ｏ”になる。従って、アンド回路１５からコマンド
信号ＣＭＤが確定した期間ＴＩの前半に１１″のラッチ
イネーブル信号ＡＬＥが出力される。

又ウェイト期間ＴＩ４に、コマンド信号ＣＭＤがインア
クティブ（“１′）となると、インバータ１４の出力信
号が“１”から“０″となり、その出力信号がフリップ
フロップ１１のリセット端子Ｒに加えられるから、その
立下りでフリップフロップ１１はリセットされて初期状
態に戻り、又コマンド信号ＣＭＤが“１”であるから、
ノア回路１２の出力信号ＮＯＲは“０”の継続となる。

第５図は第３図の動作説明図であり、第３図に於けるク
ロック信号ＣＬＫ、ラッチイネーブル信号ＡＬＥ、コマ
ンド信号ＣＭＤ、フリップフロップ２６の出力信号２６
Ｑ１フリフブフロフブ２４のクロック端子Ｃへ加える信
号ＦＩＣ、フリップフロップ２４の出力信号２４Ｑ５フ
リツプフロツプ２５の出力端子この出力信号２５Ｇｌ、
ナンド回路２７の出力のリセット信号ＲＥＳＥＴ、コマ
ンド信号ＣＭＤ、オア回路２３の出力信号ＯＲ，フリッ
プフロップ２１の出力端子Ｑ、この出力信号２１Ｑ、２
１Ｑの一例を示し、且つクロック信号ＣＬＫの期間Ｔ　
Ｉ””　Ｔ　ａ内に、ウェイト期間Ｔｗが挿入された場
合を示す。

初期リセット信号ＲＳＴによりフリップフロップ２４〜
２６がリセットされている場合は、フリップフロップ２
４の出力信号２４Ｑ１フリツプフロツプ２５の出力信号
２５ｄ１フリツプフロツプ２６の出力信号２６Ｑは、図
示の実線に示すように、それぞれ０″″、“１”、“Ｏ
″となり、その後は、フリップフロップ２４．２５の出
力信号２４Ｑ、２５Ｑは図示の点線から実線へ変化する
ことになる。

期間Ｔ１の前半にイネーブル信号作成部からラッチイネ
ーブル信号ＡＬＥが出力されて、その反転したラッチイ
ネーブル信号＊ＡＬＥがフリップフロップ２１のクロッ
ク端子Ｃとフリップフロップ２６のセット端子Ｓとに加
えられ、コマンド信号ＣＭＤがインバータ２２とオア回
路２３とを介してフリップフロップ２１のデータ端子り
と、フリップフロップ２４のデータ端子りとに加えられ
ると、フリップフロップ２６は、ラッチイネーブル信号
ＡＬＥの立上りのタイミングでセットされる。従って、
このフリップフロップ２６の出力信号２６Ｑとクロック
信号ＣＬＫとが加えられるナンド回路２８から、フリッ
プフロップ２４のクロック端子Ｃに、クロック信号ＣＬ
Ｋを反転した信号ＦＩＣとして加えられ、フリップフロ
ップ２４の出力信号２４Ｑは、それ以前に点線で示すよ
うに“１”であっても０″となる。又フリップフロップ
２５のクロック端子Ｃにはクロック信号ＣＬＫが加えら
れているので、その出力信号２５Ｑは、それ以前に点線
で示すように“０”であっても“１”となる。

又ラッチ回路を構成するフリップフロップ２１のクロッ
ク端子Ｃにラッチイネーブル信号＊ＡＬＥが加えられ、
データ端子りにインバータ２２で反転されたコマンド信
号ＣＭＤがオア回路２３を介して加えられるので、イネ
ーブル信号作成部からのラッチイネーブル信号ＡＬＥの
立下りでコマンド信号ＣＭＤがランチされることになる
。即ち、フリップフロップ２１の出力信号２１Ｑ、２１
ｄは、第５図の下方に示すように反転する。

ウェイト期間Ｔ１に於いてコマンド信号ＣＭＤが、アク
ティブ（１０″）からインアクティブ（“１”）に変化
した場合、フリップフロップ２４の出力信号２４Ｑがク
ロック信号ＣＬＫを反転した位相の信号ＦＩＣの立上り
で“１”となり、次のクロック信号ＣＬＫの立上りでフ
リップフロップ２５の出力信号２５ｃ＞は“０”となる
。従って、ナンド回路２７の出力信号のリセット信号Ｒ
ＥＳＥＴは、期間Ｔ４の前半に“０”となるから、フリ
ップフロップ２１．２６はリセットされる。

即ち、コマンド信号ＣＭＤが確定したタイミングでラッ
チ内容がリセットされる。

従って、コマンド信号ＣＭＤの変化点がウェイト挿入等
によりクロック信号ＣＬＫの変化点と一致する場合でも
、アクティブのコマンド信号ＣＭＤが確定するタイミン
グのラッチイネーブル信号ＡＬＥを形成し、そのラッチ
イネーブル信号ＡＬＥを用いてコマンド信号ＣＭＤをラ
ッチすることにより、安定にラッチを行うことができる
から、第６図及び第７図に於けるコマンド信号をラッチ
する場合のみでな（、クロック信号ＣＬＫに対して非同
期的な信号をラッチする場合にも適用することができる
ものである。

〔発明の効果〕

以上説明したように、本発明は、イネーブル信号作成部
１とラッチ回路２とリセット回路３とを備え、インアク
ティブからアクティブになったコマンド信号ＣＭＤ等の
非同期信号とクロック信号ＣＬＫとによりラッチイネー
ブル信号ＡＬＥを形成し、このランチイネーブル信号Ａ
ＬＥを用いてラッチ回路２に非同期信号をラッチし、又
非同期信号がアクティブからインアクティブに変化した
時に、リセット回路３によりクロック信号ＣＬＫに同期
したリセット信号を形成してラッチ回路２のリセットを
行うものであり、非同期信号とクロック信号ＣＬＫとが
同時に変化する場合に於いても、非同期信号が確定する
タイミングのラッチイネーブル信号ＡＬＥを形成してラ
ッチするから、確実に非同期信号をラッチすることがで
きる。

又リセット時に於いても、非同期信号がインアクティブ
になった時点でリセットできるから、誤動作を生じるこ
とがない利点がある。

又イネーブル信号作成部１の構成は、１個のフリップフ
ロップと数個のゲート回路により実現できるから、簡単
な構成であり、同様に、リセット回路３も簡単な構成で
あるから、ラッチ回路２と共に集積回路化が容易であり
、小型化が可能である利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のイネーブル信号作成部のブロック図、第３図は本発明
の実施例のラッチ回路及びリセット回路のブロック図、
第４図は本発明の実施例のイネーブル信号作成部の動作
説明図、第５図は本発明の実施例のラッチ動作の説明図
、第６図はシステム構成説明図、第７図は制御部の要部
ブロック図、第８図は従来例のデータラッチ回路、第９
図は従来例のクロック発生器を用いたデータラッチ回路
である。 １はイネーブル信号作成部、２はラッチ回路、３はリセ
ット回路、１１．２４〜２６はフリップフロップ、２１
はランチ回路を構成するフリップフロップ、ＣＬＫはク
ロック信号、ＣＭＤはコマンド信号、ＡＬＥ、＊ＡＬＥ
はラッチイネーブル信号である。 本完明のぽ理説明図 第１図 本光明の実１Ｍ例のイネーブル信号作成部のブロック図
第２図 １４ｊＴ、〒Ｔ２士Ｔ３〒Ｔｗｉ　Ｔ４士Ｔ１寸本完明
の実施例のイネーブル信号作成部の動作説明図第４図 システム構成説明図 第６図 制御部の要部ブロック図 第７図 従来例のテ゛ゝタラッチ回路 第８図 従来例のクロック先生器を用いたデータラッチ回路第９
図

Claims (1)

1. 【特許請求の範囲】 　インアクティブからアクティブになった非同期信号と
   クロック信号とによりラッチイネーブル信号を形成する
   イネーブル信号作成部（１）と、該イネーブル信号作成
   部（１）からの前記ラッチイネーブル信号により前記ア
   クティブとなった非同期信号をラッチするラッチ回路（
   ２）と、前記非同期信号がアクティブからインアクティ
   ブに変化した時に、前記クロック信号に同期したリセッ
   ト信号を形成して前記ラッチ回路（２）に加えるリセッ
   ト回路（３）とを備えた ことを特徴とする非同期信号ラッチ回路。