JPH0575140B2 - - Google Patents
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- JPH0575140B2 JPH0575140B2 JP61185936A JP18593686A JPH0575140B2 JP H0575140 B2 JPH0575140 B2 JP H0575140B2 JP 61185936 A JP61185936 A JP 61185936A JP 18593686 A JP18593686 A JP 18593686A JP H0575140 B2 JPH0575140 B2 JP H0575140B2
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- signal
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Description
【発明の詳細な説明】
技術分野
本発明はマルチプロセツサシステムに関し、特
に複数のマイクロプロセツサシステムと、これら
のマイクロプロセツサシステムが共通に接続され
たシステムバスとにより構成され、これらのマイ
クロプロセツサシステム相互間でダイレクトメモ
リアクセスによりデータ転送を行うマルチプロセ
ツサシステムに関する。
に複数のマイクロプロセツサシステムと、これら
のマイクロプロセツサシステムが共通に接続され
たシステムバスとにより構成され、これらのマイ
クロプロセツサシステム相互間でダイレクトメモ
リアクセスによりデータ転送を行うマルチプロセ
ツサシステムに関する。
従来技術
従来、複数のマイクロプロセツサシステム相互
間のデータ転送では、夫々のマイクロプロセツサ
システムが共通に使用できるシステムバスを経由
して行われることが一般的である。
間のデータ転送では、夫々のマイクロプロセツサ
システムが共通に使用できるシステムバスを経由
して行われることが一般的である。
この種のシステムバスにはIEEE−796（The
Institute of Electrical and Electroncs
Engineer−796）のマルチバスやIEEE−P1014の
VMEバスが採用されている。
Institute of Electrical and Electroncs
Engineer−796）のマルチバスやIEEE−P1014の
VMEバスが採用されている。
第５図に示すように、マルチバスシステムはマ
ルチバス１０１上に複数のマスタマイクロプロセ
ツサシステム４０，５０，６０が存在可能であ
り、各マスタマイクロプロセツサシステム４０，
５０，６０はマルチバス１０１を使用する際、マ
ルチバス１０２を介してバス交換制御信号により
夫々のシステム内に設けてあるバス交換制御回路
４２，５２，６２の調停を受け、ローカルバス４
４，５６，６７とバツフア回路４３，５３，６３
を介してマルチバス１０１上にアドレス信号とデ
ータ信号と制御信号とを出力する。
ルチバス１０１上に複数のマスタマイクロプロセ
ツサシステム４０，５０，６０が存在可能であ
り、各マスタマイクロプロセツサシステム４０，
５０，６０はマルチバス１０１を使用する際、マ
ルチバス１０２を介してバス交換制御信号により
夫々のシステム内に設けてあるバス交換制御回路
４２，５２，６２の調停を受け、ローカルバス４
４，５６，６７とバツフア回路４３，５３，６３
を介してマルチバス１０１上にアドレス信号とデ
ータ信号と制御信号とを出力する。
マルチバス１０１のアーキテクチヤは第４図に
示すように、アドレス信号と、データ信号と、制
御信号とが図のようなタイミングをとり、各信号
はマスタマイクロプロセツサシステム４０，５
０，６０内のCPU（中央処理装置）４１，５１，
６１から出力され、他のマスタマイクロプロセツ
サシステム４０，５０、６０やスレーブシステム
７０との間でデータ転送を行う。
示すように、アドレス信号と、データ信号と、制
御信号とが図のようなタイミングをとり、各信号
はマスタマイクロプロセツサシステム４０，５
０，６０内のCPU（中央処理装置）４１，５１，
６１から出力され、他のマスタマイクロプロセツ
サシステム４０，５０、６０やスレーブシステム
７０との間でデータ転送を行う。
第５図において、マスタマイクロプロセツサシ
ステム５０には入出力装置（Ｉ／Ｏ）５４と記憶
回路５５とが、マスタマイクロプロセツサシステ
ム６０には入出力装置６４と記憶回路６５と双方
向制御回路６６とが、スレーブシステム７０には
記憶回路７１とバツフア回路７２とが夫々設けら
れている。
ステム５０には入出力装置（Ｉ／Ｏ）５４と記憶
回路５５とが、マスタマイクロプロセツサシステ
ム６０には入出力装置６４と記憶回路６５と双方
向制御回路６６とが、スレーブシステム７０には
記憶回路７１とバツフア回路７２とが夫々設けら
れている。
このような従来のマルチプロセツサシステムで
は、マイクロプロセツサシステム４０，５０，６
０相互間のデータ転送の速度がCPU４１，５１，
６１のクロツク信号の周波数やデータ転送命令の
実行速度および８ビツトのCPUか16ビツトの
CPUかの違いによつて大きく左右されるが、
CPUの介入なしに多量のデータを高速に転送で
きるダイレクトメモリアクセス（以下DMAとす
る）の技術によつてデータ転送を高速に行うこと
ができる。
は、マイクロプロセツサシステム４０，５０，６
０相互間のデータ転送の速度がCPU４１，５１，
６１のクロツク信号の周波数やデータ転送命令の
実行速度および８ビツトのCPUか16ビツトの
CPUかの違いによつて大きく左右されるが、
CPUの介入なしに多量のデータを高速に転送で
きるダイレクトメモリアクセス（以下DMAとす
る）の技術によつてデータ転送を高速に行うこと
ができる。
しかし、マルチプロセツサシステムにおいて
は、マイクロプロセツサシステム４０，５０，６
０がマルチバス１０１，１０２を経由して他のマ
イクロプロセツサシステム４０，５０，６０に
DMAによりデータ転送を行う場合、一度DMA
が起動されると、マルチバス１０１，１０２は
DMAによるデータ転送が行われている間、他の
マイクロプロセツサシステム４０，５０，６０か
らのマルチバス１０１，１０２の使用要求があつ
てもそのデータ転送が終了するまでマルチバス１
０１，１０２がそのデータ転送に専有されてしま
うという欠点がある。
は、マイクロプロセツサシステム４０，５０，６
０がマルチバス１０１，１０２を経由して他のマ
イクロプロセツサシステム４０，５０，６０に
DMAによりデータ転送を行う場合、一度DMA
が起動されると、マルチバス１０１，１０２は
DMAによるデータ転送が行われている間、他の
マイクロプロセツサシステム４０，５０，６０か
らのマルチバス１０１，１０２の使用要求があつ
てもそのデータ転送が終了するまでマルチバス１
０１，１０２がそのデータ転送に専有されてしま
うという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去
すべくなされたもので、システムバスの重複使用
要求が生じても特定のデータ転送に専有されるこ
となく高速で効率の良いデータ転送を行うことが
できるマルチプロセツサシステムの提供を目的と
する。
すべくなされたもので、システムバスの重複使用
要求が生じても特定のデータ転送に専有されるこ
となく高速で効率の良いデータ転送を行うことが
できるマルチプロセツサシステムの提供を目的と
する。
発明の構成
本発明によるマルチプロセツサシステムは、複
数のマイクロプロセツサシステムと、前記マイク
ロプロセツサシステムが共通に接続されたシステ
ムバスとにより構成され、前記マイクロプロセツ
サシステム相互間でダイレクトメモリアクセスに
よりデータ転送を行うマルチプロセツサシステム
であつて、 前記マイクロプロセツサシステム毎に、 第１のアドレスストローブ信号と第２のアドレ
スストローブ信号とを出力してデータ転送を行う
制御部と、 前記制御部からの前記第１及び第２のアドレス
ストローブ信号を1/2分周する分周手段と、 前記分周手段の出力信号が前記システムバスに
対するバス使用要求として入力されたときに該出
力信号に応答して前記システムバスの使用権を調
停するバス交換制御手段とを含み、 前記制御部は、前記第１のアドレスストローブ
信号を出力することにより記憶回路から前記制御
部へのデータの読出し動作を行い、前記第２のア
ドレスストローブ信号を出力することにより前記
システムバスを用いて前記制御部から他のマイク
ロプロセツサシステムへの前記ダイレクトメモリ
アクセスによるデータ転送を行い、 この構成により前記マイクロプロセツサシステ
ムと前記システムバスとの接続時間を間欠的にし
たことを特徴とする。
数のマイクロプロセツサシステムと、前記マイク
ロプロセツサシステムが共通に接続されたシステ
ムバスとにより構成され、前記マイクロプロセツ
サシステム相互間でダイレクトメモリアクセスに
よりデータ転送を行うマルチプロセツサシステム
であつて、 前記マイクロプロセツサシステム毎に、 第１のアドレスストローブ信号と第２のアドレ
スストローブ信号とを出力してデータ転送を行う
制御部と、 前記制御部からの前記第１及び第２のアドレス
ストローブ信号を1/2分周する分周手段と、 前記分周手段の出力信号が前記システムバスに
対するバス使用要求として入力されたときに該出
力信号に応答して前記システムバスの使用権を調
停するバス交換制御手段とを含み、 前記制御部は、前記第１のアドレスストローブ
信号を出力することにより記憶回路から前記制御
部へのデータの読出し動作を行い、前記第２のア
ドレスストローブ信号を出力することにより前記
システムバスを用いて前記制御部から他のマイク
ロプロセツサシステムへの前記ダイレクトメモリ
アクセスによるデータ転送を行い、 この構成により前記マイクロプロセツサシステ
ムと前記システムバスとの接続時間を間欠的にし
たことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。図において、マルチプロセツサシステムを
構成する１つのマイクロプロセツサシステムは、
CPU１と、制御信号発生回路２と、DMAによる
データ転送を制御するデータコントローラ３と、
アドレス・データ信号バス１３上に多重化して出
力されるアドレスとデータとを分離するアドレス
ラツチ回路４と、データトランシーバ回路５，１
１と、アドレスをデコードして記憶回路７へ送出
するアドレスデコーダ回路６と、記憶回路７と、
各回路を制御する信号を発生する制御信号ロジツ
ク回路８と、制御信号バス１４とマルチバス１０
１とをインタフエースする制御信号バツフア回路
９と、アドレス信号バス１５とマルチバス１０１
とをインタフエースするアドレス信号バツフア回
路１０と、マルチバス１０１の使用権を調停する
バス交換制御回路１２とから構成されている。
ある。図において、マルチプロセツサシステムを
構成する１つのマイクロプロセツサシステムは、
CPU１と、制御信号発生回路２と、DMAによる
データ転送を制御するデータコントローラ３と、
アドレス・データ信号バス１３上に多重化して出
力されるアドレスとデータとを分離するアドレス
ラツチ回路４と、データトランシーバ回路５，１
１と、アドレスをデコードして記憶回路７へ送出
するアドレスデコーダ回路６と、記憶回路７と、
各回路を制御する信号を発生する制御信号ロジツ
ク回路８と、制御信号バス１４とマルチバス１０
１とをインタフエースする制御信号バツフア回路
９と、アドレス信号バス１５とマルチバス１０１
とをインタフエースするアドレス信号バツフア回
路１０と、マルチバス１０１の使用権を調停する
バス交換制御回路１２とから構成されている。
ここで、データトランシーバ回路１１はアドレ
ス・データ信号バス１３とマルチバス１０１とを
インタフエースする。また、アドレス・データ信
号バス１３と制御信号バス１４とアドレス信号バ
ス１５とはこのマイクロプロセツサシステムのロ
ーカルバスである。
ス・データ信号バス１３とマルチバス１０１とを
インタフエースする。また、アドレス・データ信
号バス１３と制御信号バス１４とアドレス信号バ
ス１５とはこのマイクロプロセツサシステムのロ
ーカルバスである。
第２図は本発明の一実施例の動作を示すタイミ
ングチヤート、第３図は第１図の制御信号ロジツ
ク回路８の分周回路の構成図である。これらの図
と第１図とを用いて本発明の一実施例の動作につ
いて説明する。なお、本発明の一実施例において
は、第５図の各マスタマイクロプロセツサシステ
ム４０，５０，６０の構成に第１図のマイクロプ
ロセツサシステムと同じ内容を付加してマルチプ
ロセツサシステムを構成するものとする。
ングチヤート、第３図は第１図の制御信号ロジツ
ク回路８の分周回路の構成図である。これらの図
と第１図とを用いて本発明の一実施例の動作につ
いて説明する。なお、本発明の一実施例において
は、第５図の各マスタマイクロプロセツサシステ
ム４０，５０，６０の構成に第１図のマイクロプ
ロセツサシステムと同じ内容を付加してマルチプ
ロセツサシステムを構成するものとする。
CPU１は他のマスタマイクロプロセツサシス
テムやスレーブシステムに対してデータ転送の要
求を起こすと、DMAコントローラ３にDMA起
動命令を送出する。DMAコントローラ３はロー
カルバス（アドレス・データ信号バス１３と制御
信号バス１４とアドレス信号バス１５）の使用要
求を示すバスホールド要求信号１８をCPU１に
出力する。CPU１がこのローカルバスの使用要
求を認めるとバスホールド許可信号１９をDMA
コントローラ３と制御信号ロジツク回路８とに出
力する。このハンドシエークシーケンス後、ロー
カルバスの使用権はDMAコントローラ３に移さ
れる。
テムやスレーブシステムに対してデータ転送の要
求を起こすと、DMAコントローラ３にDMA起
動命令を送出する。DMAコントローラ３はロー
カルバス（アドレス・データ信号バス１３と制御
信号バス１４とアドレス信号バス１５）の使用要
求を示すバスホールド要求信号１８をCPU１に
出力する。CPU１がこのローカルバスの使用要
求を認めるとバスホールド許可信号１９をDMA
コントローラ３と制御信号ロジツク回路８とに出
力する。このハンドシエークシーケンス後、ロー
カルバスの使用権はDMAコントローラ３に移さ
れる。
DMAコントローラ３はアドレスストローブ信
号２１を制御信号ロジツク回路８に出力し、この
アドレスストローブ信号２１は制御信号ロジツク
回路８の分周回路３０（第３図参照）に入力され
る。分周回路３０はアドレス初期設定信号２７，
２８を入力し、アドレスストローブ信号２１を1/
２分周してマルチバス１０１の使用を要求するバ
ス使用要求信号２５としてバス交換制御回路１２
に出力するとともに、バス交換制御回路１２から
のマルチバス１０１の使用を許可するバス使用許
可信号２６と論理積演算されてバツフア許可信号
２４として制御信号バツフア回路９とアドレス信
号バツフア回路１０とデータトランシーバ回路１
１とに出力される。制御信号バツフア回路９とア
ドレス信号バツフア回路１０とデータトランシー
バ回路１１とはこのバツフア許可信号２４によつ
て制御される。
号２１を制御信号ロジツク回路８に出力し、この
アドレスストローブ信号２１は制御信号ロジツク
回路８の分周回路３０（第３図参照）に入力され
る。分周回路３０はアドレス初期設定信号２７，
２８を入力し、アドレスストローブ信号２１を1/
２分周してマルチバス１０１の使用を要求するバ
ス使用要求信号２５としてバス交換制御回路１２
に出力するとともに、バス交換制御回路１２から
のマルチバス１０１の使用を許可するバス使用許
可信号２６と論理積演算されてバツフア許可信号
２４として制御信号バツフア回路９とアドレス信
号バツフア回路１０とデータトランシーバ回路１
１とに出力される。制御信号バツフア回路９とア
ドレス信号バツフア回路１０とデータトランシー
バ回路１１とはこのバツフア許可信号２４によつ
て制御される。
DMAコントローラ３がローカルバスの使用権
を得てから第１番目のアドレスストローブ信号２
１のパルスが制御信号ロジツク回路８に入力され
ると、制御信号ロジツク回路８はバス許可・禁止
信号２２を制御信号発生回路２とアドレスラツチ
回路４とデータトランシーバ回路５とに出力し、
アドレスラツチ回路４はアドレス・データ信号バ
ス１３からのアドレスをラツチする、すなわち、
DMAコントローラ３からのアドレスストローブ
信号２１の第１番目のパルスは記憶回路７へのア
ドレスをラツチするタイミングパルスとして出力
される。
を得てから第１番目のアドレスストローブ信号２
１のパルスが制御信号ロジツク回路８に入力され
ると、制御信号ロジツク回路８はバス許可・禁止
信号２２を制御信号発生回路２とアドレスラツチ
回路４とデータトランシーバ回路５とに出力し、
アドレスラツチ回路４はアドレス・データ信号バ
ス１３からのアドレスをラツチする、すなわち、
DMAコントローラ３からのアドレスストローブ
信号２１の第１番目のパルスは記憶回路７へのア
ドレスをラツチするタイミングパルスとして出力
される。
制御信号発生回路２は制御信号バス１４を介し
て読出し制御信号を記憶回路７に出力し、記憶回
路７からデータが読出され、データ信号バス１６
を介してデータトランシーバ回路５を経てDMA
コントローラ３に送出され、DMAコントローラ
３に一時保持される。
て読出し制御信号を記憶回路７に出力し、記憶回
路７からデータが読出され、データ信号バス１６
を介してデータトランシーバ回路５を経てDMA
コントローラ３に送出され、DMAコントローラ
３に一時保持される。
アドレスストローブ信号２１の第２番目のパル
スは分周回路３０で1/2分周され、バス使用要求
信号２５としてバス交換制御回路１２に出力され
る。また、この第２番目のパルスは他のマスタマ
イクロプロセツサシステムやスレーブシステムの
記憶回路のアドレスをラツチするタイミングパル
スとなる。
スは分周回路３０で1/2分周され、バス使用要求
信号２５としてバス交換制御回路１２に出力され
る。また、この第２番目のパルスは他のマスタマ
イクロプロセツサシステムやスレーブシステムの
記憶回路のアドレスをラツチするタイミングパル
スとなる。
この２番目のパルスによる制御信号ロジツク回
路８からのバス許可・禁止信号２２により制御信
号発生回路２は、制御信号バス１４を介して転送
すべき他のプロセツサへの書込み制御信号を出力
し、この書込み信号は制御信号バツフア回路９を
介してマルチバス１０１に送出される。また、第
２番目のパルスでラツチされた転送すべき他のプ
ロセツサへのアドレスもアドレス信号バツフア回
路１０を介してマルチバス１０１に送出される。
路８からのバス許可・禁止信号２２により制御信
号発生回路２は、制御信号バス１４を介して転送
すべき他のプロセツサへの書込み制御信号を出力
し、この書込み信号は制御信号バツフア回路９を
介してマルチバス１０１に送出される。また、第
２番目のパルスでラツチされた転送すべき他のプ
ロセツサへのアドレスもアドレス信号バツフア回
路１０を介してマルチバス１０１に送出される。
しかし、これら制御信号バツフア回路９とアド
レス信号バツフア回路１０とデータトランシーバ
回路１１とに対する出力許可はバス使用要求信号
２５をバス交換制御回路１２に出力してマルチバ
ス１０１の使用権調停を受け、バス交換制御回路
１２からバス使用許可信号２６が出力され、さら
にこの信号が制御信号ロジツク回路８で論理制御
され、バツフア許可信号２４がアクテイブになつ
てから出力許可状態となる。
レス信号バツフア回路１０とデータトランシーバ
回路１１とに対する出力許可はバス使用要求信号
２５をバス交換制御回路１２に出力してマルチバ
ス１０１の使用権調停を受け、バス交換制御回路
１２からバス使用許可信号２６が出力され、さら
にこの信号が制御信号ロジツク回路８で論理制御
され、バツフア許可信号２４がアクテイブになつ
てから出力許可状態となる。
DMAコントローラ３に保持されていたデータ
がDMAの対象となつた他のマスタマイクロプロ
セツサシステムやスレーブシステムの記憶回路に
書込まれるが、この書込み動作はマルチバス１０
１を介してデータが転送され、応答信号が返答さ
れるまで続けられる。
がDMAの対象となつた他のマスタマイクロプロ
セツサシステムやスレーブシステムの記憶回路に
書込まれるが、この書込み動作はマルチバス１０
１を介してデータが転送され、応答信号が返答さ
れるまで続けられる。
アドレスストローブ信号２１の第３番目のパル
スは第１番目のパルスの時と同様な動作を行うが
このときマルチバス１０１はこのマイクロプロセ
ツサシステムにより使用されていないので、他の
マスタマイクロプロセツサシステムが使用するこ
ととなる。アドレスストローブ信号２１の第４番
目のパルスが出力されたときに、このマイクロプ
ロセツサシステムが再度マルチバス１０１を使用
してデータ転送を行う。
スは第１番目のパルスの時と同様な動作を行うが
このときマルチバス１０１はこのマイクロプロセ
ツサシステムにより使用されていないので、他の
マスタマイクロプロセツサシステムが使用するこ
ととなる。アドレスストローブ信号２１の第４番
目のパルスが出力されたときに、このマイクロプ
ロセツサシステムが再度マルチバス１０１を使用
してデータ転送を行う。
第２図のバス使用状態は第５図のマルチプロセ
ツサシステムで本発明の一実施例を適用した場合
のマルチバス１０１の使用状態を示し、マスタマ
イクロプロセツサシステム４０のデータ転送の間
に、すなわち制御信号バス１４を介して読出し制
御信号の出力時に他のマスタマイクロプロセツサ
システム５０，６０のデータ転送が行われること
となる。
ツサシステムで本発明の一実施例を適用した場合
のマルチバス１０１の使用状態を示し、マスタマ
イクロプロセツサシステム４０のデータ転送の間
に、すなわち制御信号バス１４を介して読出し制
御信号の出力時に他のマスタマイクロプロセツサ
システム５０，６０のデータ転送が行われること
となる。
このようにDMAコントローラ３（制御部）に
データ転送用のデータを一時保持し、このデータ
を保持するときに他のマスタマイクロプロセツサ
システム５０，６０にデータ転送を行わせ、この
マスタマイクロプロセツサシステム４０のデータ
転送時には、このDMAコントローラ３に保持さ
れたデータを送出させることによつて、システム
バスの重複使用要求が生じても特定のデータ転送
にこのシステムバスが専有されることなく、高速
で効率の良いデータ転送を行うことができる。
データ転送用のデータを一時保持し、このデータ
を保持するときに他のマスタマイクロプロセツサ
システム５０，６０にデータ転送を行わせ、この
マスタマイクロプロセツサシステム４０のデータ
転送時には、このDMAコントローラ３に保持さ
れたデータを送出させることによつて、システム
バスの重複使用要求が生じても特定のデータ転送
にこのシステムバスが専有されることなく、高速
で効率の良いデータ転送を行うことができる。
発明の効果
以上説明したように本発明によれば、制御部に
記憶回路から読出したデータを一時保持し、デー
タ転送時にこの制御部に一時保持したデータを送
出し、制御部に記憶回路から読出したデータを一
時保持するときに、他のマイクロプロセツサシス
テムにデータ転送を行わせるようにすることによ
つて、システムバスの重複使用要求が生じても特
定のデータ転送にこのシステムバスが専用される
ことなく、高速で効率の良いデータ転送を行うこ
とができるという効果がある。
記憶回路から読出したデータを一時保持し、デー
タ転送時にこの制御部に一時保持したデータを送
出し、制御部に記憶回路から読出したデータを一
時保持するときに、他のマイクロプロセツサシス
テムにデータ転送を行わせるようにすることによ
つて、システムバスの重複使用要求が生じても特
定のデータ転送にこのシステムバスが専用される
ことなく、高速で効率の良いデータ転送を行うこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の一実施例の動作を示すタイミン
グチヤート、第３図は第１図の制御信号ロジツク
回路の分周回路を示す構成図、第４図はマルチバ
スのアーキテクチヤを示すタイミングチヤート、
第５図は従来例を示すブロツク図である。 主要部分の符号の説明、３……DMA（ダイレ
クトメモリアクセス）コントローラ、８……制御
信号ロジツク回路、１２……バス交換制御回路、
２１……アドレスストローブ信号、２４……バツ
フア許可信号、２５……バス使用要求信号、２６
……バス使用許可信号、３０……分周回路、１０
１……マルチバス。
第２図は本発明の一実施例の動作を示すタイミン
グチヤート、第３図は第１図の制御信号ロジツク
回路の分周回路を示す構成図、第４図はマルチバ
スのアーキテクチヤを示すタイミングチヤート、
第５図は従来例を示すブロツク図である。 主要部分の符号の説明、３……DMA（ダイレ
クトメモリアクセス）コントローラ、８……制御
信号ロジツク回路、１２……バス交換制御回路、
２１……アドレスストローブ信号、２４……バツ
フア許可信号、２５……バス使用要求信号、２６
……バス使用許可信号、３０……分周回路、１０
１……マルチバス。
Claims (1)
- 【特許請求の範囲】 １ 複数のマイクロプロセツサシステムと、前記
マイクロプロセツサシステムが共通に接続された
システムバスとにより構成され、前記マイクロプ
ロセツサ相互間でダイレクトメモリアクセスによ
りデータ転送を行うマルチプロセツサシステムで
あつて、 前記マイクロプロセツサシステム毎に、 第１のアドレスストローブ信号と第２のアドレ
スストローブ信号とを出力してデータ転送を行う
制御部３と、 前記制御部３からの前記第１及び第２のアドレ
スストローブ信号を1/2分周する分周手段と、 前記分周手段の出力信号が前記システムバスに
対するバス使用要求として入力されたときに該出
力信号に応答して前記システムバスの使用権を調
停するバス交換制御手段とを含み、 前記制御部３は、前記第１のアドレスストロー
ブ信号を出力することにより記憶回路から前記制
御部３へのデータの読出し動作を行い、前記第２
のアドレスストローブ信号を出力することにより
前記システムバスを用いて前記制御部３から他の
マイクロプロセツサシステムへの前記ダイレクト
メモリアクセスによるデータ転送を行い、 この構成により前記マイクロプロセツサシステ
ムと前記システムバスとの接続時間を間欠的にし
たことを特徴とするマルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18593686A JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18593686A JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341973A JPS6341973A (ja) | 1988-02-23 |
| JPH0575140B2 true JPH0575140B2 (ja) | 1993-10-19 |
Family
ID=16179473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18593686A Granted JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341973A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2705955B2 (ja) * | 1988-10-29 | 1998-01-28 | 日本電信電話株式会社 | 並列情報処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346243A (en) * | 1976-10-08 | 1978-04-25 | Mitsubishi Electric Corp | Processor control system |
| JPS5697121A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Bus control system |
| JPS6048566A (ja) * | 1983-08-26 | 1985-03-16 | Hitachi Ltd | メモリバスアクセス方式 |
| JPS60136853A (ja) * | 1983-12-26 | 1985-07-20 | Fujitsu Ltd | デ−タ転送方式 |
-
1986
- 1986-08-07 JP JP18593686A patent/JPS6341973A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341973A (ja) | 1988-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |