JPH01235094A - Ｉ／ｏ線負荷回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Ｉ／Ｏ線負荷回路に関し、特に半導体記憶
装置におけるＩ／Ｏ線対電位をその動作サイクルに応じ
て所定の電位に制御するための工／Ｏ線負荷回路に関す
る。

［従来の技術］ 第９図は、従来のダイナミック型半導体記憶装置の一例
を示した回路図である。図において、この半導体記憶装
置は、１トランジスター１キヤパシタ型のメモリセルを
それぞれ２ビット分含むメモリセル対１．０４，／Ｏ４
・・・と、ビット線ＢＬとｎ間の電位差の増幅を行なう
センスアンプ／Ｏ５．／Ｏ５・・・と、ビット線ＢＬと
Ｉ／Ｏ線１．ビットＩＢＬとｌ／Ｏ４１２を接続するた
めのＩ／Ｏスイッチ／Ｏ６，／Ｏ６・・・と、各Ｉ／Ｏ
スイッチ／Ｏ６を制御するための列デコーダ／Ｏ７．／
Ｏ７・・・と、Ｉ／Ｏ線対１および２をプリチャージお
よびイコライズするためのプリチャージ・イコライズ回
路／Ｏ１と、Ｉ／Ｏ線対１および２の情報を増幅し、リ
ードデータバスＲＤに伝えるプリアンプ／Ｏ２と、ライ
トデータバスＷＤの情報をＩ／Ｏ線対１および２に伝え
Ｉ／Ｏスイッチ／Ｏ６゜ビット線ＢＬおよびＢＬ、セン
スアンプ／Ｏ５を経由してメモリセルに情報を書込むた
めの書込バッファ／Ｏ３とを備えている。

次に、上記従来装置の動作について説明する。

まず、多数のワード線ＷＬＩ、ＷＬ２・・・のうち１本
のワード線が活性状態になることで、各ビット線対ＢＬ
およびＢＬにつき各々１ビツトのメモリセルが選択され
、その情報がビット線ＢＬまたはＢＬに読出される。こ
の状態でセンスアンプ活性化信号φＳＮ、　　φＳＰを
活性状態にすると、ビット線対ＢＬおよびＢＬ間の電位
差がセンスアンプ／Ｏ５で増幅およびラッチされ、選択
メモリセルの読出およびリフレッシュが行なわれる。一
方、このときにＩ／Ｏ線イコライズ信号ｌ０ＥＱが活性
状態になっており、プリチャージ回路／Ｏ１によってＩ
／Ｏ線対１および２は電源電圧Ｖｃｃにプリチャージさ
れている。次に、センス動作が完了すると、ただ１つの
列デコーダ／Ｏ７が選択状態になり、これに接続された
Ｉ／Ｏゲート／Ｏ６が導通して選択ビット線ＢＬとＩ／
Ｏ／Ｏ線１択ビット線ＢＬとＩ／Ｏ線２がそれぞれ接続
される。

なお、このときＩ／Ｏ線イコライズ信号ｌ０ＥＱは非活
性状態にされている。したがって、Ｉ／Ｏ線対１および
２の電位は“Ｈ″レベル電源電位Ｖｃｃ、　　“Ｌ°レ
ベルが接地電位ＯＶになる。このＩ／Ｏ線対１および２
の情報は、プリアンプ活性化信号ＰＡＥを活性状態にす
ることによって、カレントミラー増幅器と３ステートバ
ツフアで構成されたプリアンプ／Ｏ２を介してリードデ
ータバスＲＤに出力される。

上記のごとく、第９図の従来装置では、情報の読出時に
Ｉ／Ｏ線１またはＩ／Ｏ線２のレベルがＶｃｃからＯｖ
まで変化するが、この振幅はカレントミラー増幅器の利
得から考えると過大な振幅である。そのため、この過大
な振幅は、たとえばダイナミック型半導体記憶装置のベ
ージモードサイクルにおいてまずＩ／Ｏ線１が“Ｈｏす
なわちＶｃｃであったものが次の続出時に“Ｌ”すなわ
ちＯＶに変化する必要があるときに、Ｉ／Ｏ線電位の変
化に要する時間を長くさせる。また、各サイクルごとに
Ｉ／Ｏ線イコライズ信号／ＯＥＱを活性化するように構
成すると、イコライズに要する時間が長くなり、いずれ
にしてもアクセス時間の遅延を招（。

上記の欠点を改良した従来例として第／Ｏ図に示すもの
がある。この第／Ｏ図に示す従来装置は第９図に示した
従来装置にＩ／Ｏ線対１および２のクランプ用トランジ
スタ２００を付加したものである。すなわち、リードサ
イクル時にはＩ／Ｏ線クランプ信号／ＯＣＬを活性状態
にしておくことにより、Ｉ／Ｏ線１またはＩ／Ｏ線２の
“Ｌ″レベルほぼＶＣＣＶＴＮ−α（ＶＴＭはトランジ
スタ２００のしきい値電圧）にクランプする。

これによって、第９図の装置で述べた原因によるアクセ
ス時間の遅延はなくなる。しかし、カレントミラー増幅
器は入力電圧がＶＣＣ近傍であると利得が小さくなると
いう特性かあるので、これによるアクセスの遅延を生じ
る。また、プリチャージ回路／Ｏ１のＰチャネルＭＯ３
ＦＥＴを省略するとＩ／Ｏ線プリチャージ電位を下げる
ことができるが、電源電圧の負バンプすなわち動作中に
電源電圧が低下した際にＩ／Ｏ線対１および２に高電圧
が残り、このためにアクセス遅延を生じる。

なお、書込時はＩ／Ｏ線クランプ信号Ｉ　ＯＣＬを非活
性にすることで、クランプ回路２００が書込バッファ／
Ｏ３の負荷にならないようにしている。

［発明が解決しようとする課Ｈ 以上のごとく、従来の半導体記憶装置はＩ／Ｏ線対の振
幅が大きすぎたり、プリアンプをカレントミラー増幅器
の最も利得の低い領域で動作させているので、アクセス
時間が遅くなる。また、■／Ｏ線をＶｃｃ−Ｖ、）１に
クランプする従来例では、負バンプを受けた際にアクセ
スの遅延が起こる。

この発明は上記のような問題点を解決するためになされ
たもので、負バンプによるアクセスの遅延を生じること
なくアクセス時間の高速化が図れるようなＩ／Ｏ／Ｏ線
負荷を提供することを目的とする。

［課題を解決するための手段］ この発明に係るＩ／Ｏ／Ｏ線負荷は、半導体記憶装置の
動作モードに応じて複数種類の異なる基準電圧を発生す
る第１および第２の基準電圧発生手段と、これら第１お
よび第２の基準電圧発生手段の各出力電圧に基づいて第
１および第２のＩ／Ｏ線の電位を制御するための電位制
御手段とを備えており、上記電位制御手段は、Ｉ／Ｏ線
対のプリチャージ電位より電位の高い第１の電源と第１
のＩ／Ｏ線および第２のＩ／Ｏ線との間にそれぞれ接続
される第１および第２のＮチャネル型ＭＯＳトランジス
タと、Ｉ／Ｏ線対のプリチャージ電位より電位の低い第
２の電源と第１のＩ／Ｏ線および第２のＩ／Ｏ線との間
にそれぞれ接続される第３および第４のＰチャネル型Ｍ
ＯＳトランジスタとを含んでおり、第１の基準電圧発生
手段の出力電圧は第１および第２のＮチャネル型ＭＯＳ
トランジスタの各ゲートに与えられ、第２の基準電圧発
生手段の出力電圧は第３および第４のＰチャネル型ＭＯ
Ｓトランジスタの各ゲートに与えられる。

［作用］ この発明においては、半導体記憶装置の動作モードに応
じてその値が変化する第１および第２の基準電圧に基づ
いて電位制御手段が第１および第２のＩ／Ｏ線の電位を
制御することにより、工／Ｏ線対の電位を常にアクセス
の高速化のために最適な値に保っている。

［実施例］ この発明は、本件出願人が先に提案した特開昭６２−３
６８４８号公報および特開昭６２−１１９６１３号公報
で示された半導体集積回路の内部電源電圧発生回路をＩ
／Ｏ／Ｏ線負荷として応用したものである。第１１図は
特開昭６２−３６８４８号公報に第１図として示されて
いる回路である。その特徴は、上記特開昭６２−３６８
４８号公報に詳細に述べであるとおり、基準電圧発生回
路３からトランジスタＱ５のゲートに加えられる電圧を
所望の出力電圧ＶｏよりトランジスタＱ５のしきい値電
圧骨だけ高くしておいて出力電圧ＶＯより下がったとき
にのみトランジスタＱ５を導通させるとともに、基準電
圧発生回路６からトランジスタＱ６のゲートに加えられ
る電圧を上記出力電圧ＶｏよりトランジスタＱ６のしき
い値電圧骨だけ低くしておいて出力電圧Ｖｏより上がっ
たときにのみトランジスタＱ６を導通させることによっ
て、ノードＮ７に導出される出力電圧Ｖｏを一定値に保
つようにしたものである。

第１図はこの発明によるＩ／Ｏ／Ｏ線負荷の一実施例を
示す回路図である。このような１／Ｏ線負荷回路／Ｏ０
は、従来のプリチャージ・イコライズ回路／Ｏ１および
クランプ用トランジスタ２００に代えて、Ｉ／Ｏ線対１
および２に接続される（第２図参照）。第１図において
、ｉ／Ｏ／Ｏ線負荷／Ｏ０は、概略的には、第１の基準
電圧発生回路１１と、第２の基準電圧発生回路１２と、
電圧制御回路１３とを備えている。第１の基準電圧発生
回路１１および第２の基準電圧発生回路１２は、それぞ
れ、第２図に示される半導体記憶装置の各動作モードに
応じて複数種類の基準電圧を発生しノードＮＯＩおよび
ＮＯ２に出力するものである。電圧制御回路１３は第１
の基準電圧発生回路１１および第２の基準電圧発生回路
１２から与えられる基準電圧に基づいて、Ｉ／Ｏ線対１
および２の電位を所定の値に制御するためのものである
。

上記第１の基準電圧発生回路１１は、電源と接地との間
に抵抗１１１３とＭＯＳトランジスタ１１１１とＭＯＳ
トランジスタ１１１２と抵抗１１１４とがその順番で接
続された直列回路を含む。

なお、ＭＯＳトランジスタ１１１１はそのドレインおよ
びゲートが共にノードＮ１１に接続されており、ＭＯＳ
トランジスタ１１１２はそのドレインおよびゲートが共
にノードＮ１２に接続されている。この直列回路は、第
１１図における基準電圧発生回路３に対応している。ま
た、第１の基準電圧発生回路１１は、ノードＮｌｌとＮ
ＯＩとの間に介挿されたＭＯＳトランジスタ／Ｏ１１と
、ノードＮ１２とＮＯＩとの間に介挿されたＭＯＳトラ
ンジスタ／Ｏ１２とを含む。これらＭＯ３Ｉ−ランジス
タ／Ｏ１１および／Ｏ１２のゲートにはそれぞれ制御信
号φＡおよびφＢが与えられる。

これらＭＯＳトランジスタ／Ｏ１１および／Ｏ１２は、
ノードＮｌｌおよびＮ１２の電位のいずれかを選択して
ノードＮＯＩに伝達する選択回路を形成している。さら
に、ノードＮＯＩと接地との間には、ＭＯＳトランジス
タ／Ｏ１３が介挿され、このＭＯＳトランジスタ／Ｏ１
３のゲートには制御信号φＣが与えられる。このＭＯＳ
トランジスタ／Ｏ１３は、ノードＮＯＩの電位を強制的
に接地電位に下げるためのプルダウン用のトランジスタ
である。なお、第１の基準電圧発生回路１１で用いられ
る各ＭＯＳトランジスタには、エンハンスメント型のＮ
チャネルＭＯＳトランジスタが用いられる。

次に、第２の基準電圧発生回路１２は、電源と接地との
間に抵抗１１２４とＭＯＳトランジスタ１］２２とＭＯ
Ｓトランジスタ１１２１と抵抗１１２３とがその順番で
接続された直列回路を含む。

なおＭＯＳトランジスタ１１２２はそのソースおよびゲ
ートが共にノードＮ１４に接続されており、ＭＯＳトラ
ンジスタ１１２１はそのソースおよびゲートが共にノー
ドＮ１Ｂに接続されている。この直列回路は、第１１図
における基準電圧発生回路６に対応している。また、第
２の基準電圧発生回路１２は、ノードＮ１４とノードＮ
Ｏ２との間に介挿されたＭＯＳトランジスタ／Ｏ２２と
、ノードＮ１３とＮＯ２との間に介挿されたＭＯＳトラ
ンジスタ／Ｏ２１とを含む。これらＭＯＳトランジスタ
／Ｏ２２および／Ｏ２１のゲートにはそれぞれ制御信号
φＢおよびφＡが与えられる。そして、これらＭＯＳト
ランジスタ／Ｏ２２および／Ｏ２１は、ノードＮ１４お
よびＮ１３の電位のいずれかを選択してノードＮＯ２に
伝達する選択回路を形成している。さらに、ノードＮＯ
２と電源との間には、ＭＯＳトランジスタ／Ｏ２３が介
挿され、このＭＯ３Ｉ−ランジスタ／Ｏ２３のゲートに
は制御信号φＣが与えられる。このＭＯ８Ｉ−ランジス
タ／Ｏ２３は、ノードＮＯ２の電位を強制的に電源電圧
に上げるためのプルアンプ用のトランジスタである。な
お、第２の基準電圧発生回路１２で用いられる各ＭＯ３
トランジスタは、エンハンスメント型のＰチャネル型Ｍ
ＯＳトランジスタが用いられる。

次に、電圧制御回路１３は、電源と接地との間に直列に
接続されたＮチャネル型ＭＯ８トランジスタ／Ｏ０１お
よびＰチャネル型ＭＯ８！−ランジスタ／Ｏ０２と、同
じく電源と接地との間に直列に接続されたＮチャネル型
ＭＯＳトランジスタ／Ｏ０３およびＰチャネル型ＭＯ３
トランジスタ／Ｏ０４との２つの直列回路を含む。これ
ら２つの直列回路は、それぞれ第１１図の内部電源電圧
出力段７に対応している。したがって、ＭＯＳトランジ
スタ／Ｏ０１および／Ｏ０３の各ゲートには第１の基準
電圧発生回路１１の出力電圧すなわちノードＮＯＩの電
位が与えられ、ＭＯ３Ｉ−ランジスタ／Ｏ０２および／
Ｏ０４の各ゲートには第２の基準電圧発生回路］２の出
力電圧すなわちノ−ドＮＯ２の電位が与えられる。また
、Ｉ／Ｏ線１およびＩ／Ｏ線２の間には、Ｎチャネル型
ＭＯＳトランジスタ／Ｏ０５が介挿され、このＭＯＳト
ランジスタ／Ｏ０５のゲートには第９図のプリチャージ
・イコライズ回路／Ｏ１に与えられるのと同様のＩ／Ｏ
線イコライズ信号Ｉ　ＯＥＱが与えられる。このＭＯＳ
トランジスタ／Ｏ０５は、半導体記憶装置からのデータ
の読出前にＩ／Ｏ線対１および２を短絡させるためのイ
コライズトランジスタである。

次に、第／Ｏ図に示されるようなＩ／Ｏ線イコライズ信
号／ＯＥＱとＩ／Ｏ線クランプ信号ｌ０ＣＬとを用いて
第１図の回路で使用される各制御するだめの制御信号発
生回路の一例を第３図に示す。図示のごとく、この制御
信号発生回路は、５つのインバータ１３〜１７と、２つ
のＡＮＤゲート１８および１９とで構成される。

次に、第１図に示す実施例の動作を説明する。

まず、第１の基準電圧発生回路１１および第２の基準電
圧発生回路１２における基＄電圧の発生メカニズムにつ
いて説明する。第１の基準電圧発生回路１１において、
抵抗１１１３と１１１４のそれぞれの抵抗値を等しくシ
、かつＭＯＳトランジスタ１１１１および１１１２に同
じ特性を持つトランジスタを使用すると、ノードＮｉｌ
の電位は（Ｖｃ　ｃ／２）＋ＶＴ　Ｎ　となり、ノード
Ｎ１２の電位はＶｃｃとなる。なお、ＶＴＮはＮチャネ
ル型ＭＯＳトランジスタのしきい値電圧である。

一方、第２の基準電圧発生回路１２において、抵抗１ユ
２４と１１２３との抵抗値を等しくし、かつＭＯＳトラ
ンジスタ１１２２および１１２１に同じ特性を持つトラ
ンジスタを使用すると、ノードＮ１４の電位はＶｃｃ／
２となり、ノードＮ１３の電位は（Ｖｃ　ｃ／２）−１
ＶＴ　ｐ　　ｌとなる。

なお％Ｖ工ＰはＰチャネル型ＭＯＳトランジスタのしき
い値電圧である。

次に、第１図の実施例の動作を、第２図に示す半導体記
憶装置における各動作モード別に説明する。

■Ｉ／Ｏ線対１および２の プリチャージ時における動作 この場合、第１図における各制御信号は、φＡ−“Ｈ”
、φＢ−φＣ−“Ｌ”、φＡ−“Ｌ”。

φＢ−φＣ−″Ｈ”とされる。そのため、ノードＮＯＩ
、ＮＯ２の電位は、それぞれ、（Ｖｃｃ／２）　＋ＶＴ
Ｎ　、　　（Ｖｃｃ／２）　　　ＩＶＴＰ　　ｌとなる
ので、Ｉ／Ｏ線１の電位がＶ　ｃ　ｃ　／　２より上が
るとトランジスタ／Ｏ０２によって電位が下げられ、Ｉ
／Ｏ線１の電位がＶ　ｃ　ｃ　／　２より下がるとトラ
ンジスタ／Ｏ０１によって電位が上げられる。

その結果、Ｉ／Ｏ線１の電位はＶ　ｃ　ｃ　／　２に一
定化される。このときに、電源電圧がＶｃｃからＶｃｃ
’　に変動すると、ノードＮＯＩ、ＮＯ２の電位は、そ
れぞれ、（Ｖ　ｃ　ｃ’　／　２）　＋ＶＴ　Ｎ　。

（Ｖｃｃ’／２）　　　ＩＶＴＰＩとなるので、■／Ｏ
線１の電位はＶｃｃ’／２となり、従来例で述べたよう
な負バンブによってＩ／Ｏ線１に高電位が残ることはな
くなる。Ｉ／Ｏ線２についても上記と同様にＭＯＳトラ
ンジスタ／Ｏ０３および／Ｏ０４のスイッチング作用に
より、その電位はＶｃ　ｃ　／　２に一定化されるとと
もに、さらに電源電圧の変動に対してもその電位が追従
することとなる。さらに、このときＭＯＳトランジスタ
／Ｏ０５をオンさせることによって、Ｉ／Ｏ線１と■／
Ｏ線２を短絡させて同電位にする。

■データの読出モード時における動作 この場合、第１図に示す各制御信号は、φＢ＝“Ｈ″、
φＡ＝φＣ−“Ｌ″、φＢ＝“Ｌ″、φＡ−φＣ−“Ｈ
＃とされる。そのため、ノードＮ０１、ＮＯ２は共にＶ
　ｃ　ｃ　／　２になるので、■／Ｏ線１の電位が（Ｖ
ｃｃ／２）−ＶＴ　Ｎ以下になるとＭＯＳトランジスタ
／Ｏ０１によってＩ／Ｏ線１の電位が上げられ、Ｉ／Ｏ
線１の電位が（Ｖｃｃ／２）　＋１ＶＴＰ　　１以上に
なるとＭＯＳトランジスタ／Ｏ０２によってＩ／Ｏ線１
の電位が下げられるので、Ｉ／Ｏ線１の振幅はＶ　ｃ　
ｃ　／　２を中心としてＶＴＮ＋１ＶＴＰｌ＋αとなる
。ただし、αはＭＯＳトランジスタ／Ｏ０１，／Ｏ０２
とセンスアンプ／Ｏ５．Ｉ／Ｏスイッチ／Ｏ６を構成す
るＭＯＳトランジスタとのサイズで決まる値である。こ
のときに、電源電圧がＶｃｃからＶｃｃ’　に変動した
場合は、ノードＮＯＩ、ＮＯ２は共にＶｃｃ’／２にな
るので、Ｉ／Ｏ線１の振幅は■ＣＣ′／２を中心とＬテ
Ｖｙ　Ｎ　＋　ｌ　ＶＴ　ＰＩ＋αとなる。したがって
、負バンプが発生してもＩ／Ｏ線１には高電位は残らな
い。同様に、Ｉ／Ｏ線２についてもＭＯＳトランジスタ
／Ｏ０３および／Ｏ０４の作用によりその中心電位およ
び振幅が規制されるとともに、電源電圧の変動に追従し
てその電位が変動する。

■データの書込モード時における動作 この場合、第１図に示される各制御信号は、φＣ−“Ｈ
”、φＡ−φＢ−”Ｌ”、φＣ−“Ｌ″。

φＡ−φＢ−“Ｈ”とされる。そのため、ノードＮ０１
はＯｖ、ノードＮＯ２はｖＣＣになるので、Ｉ／Ｏ線１
の電位がＶｃｃ〜Ｏｖの範囲ではＭＯＳトランジスタ／
Ｏ０１．／Ｏ０２は非導通状態を保つ。なお、Ｉ／Ｏ線
２に対してもＭＯＳｌ−ランジスク／Ｏ０３および／Ｏ
０４の作用により上記と同様の電圧制御がなされる。

以上説明した３つの動作モードにおいて、ＭＯＳトラン
ジスタ／Ｏ０１と／Ｏ０２との動作状態を第４図（ａ）
に示しておく。なお、第４図（ａ）において斜線部はＭ
ＯＳトランジスタがオフしていることを示している。

上記のごとく、第１図の実施例では、プリアンプ／Ｏ２
におけるカレントミラー増幅器の利得の高い領域でＩ／
Ｏ線対１および２の振幅を一定に保っているので、高速
のアクセスが可能になる。

このことを、従来装置との対比において第５図に示して
おく。なお、第５図（ａ）は第１図の実施例の場合を示
し、第５図（ｂ）は第／Ｏ図に示す従来装置の場合を示
している。

また、第１図の実施例では、電源電圧が変動したときも
、それに追従してＩ／Ｏ線対１および２の電位を変化さ
せているので、負バンプによるアクセスの遅延も排除す
ることができる。

第６図は、この発明の他の実施例を示す回路図である。

図において、この実施例は第１および第２の基準電圧発
生回路１１および１２が第１図に示す実施例と異なって
いる。すなわち、第１の基準電圧発生回路１１は、基準
電圧発生のために、２つの直列回路を供えている。一方
の直列回路は、電源と接地との間に直列に介挿された抵
抗１２１３、Ｎチャネル型ＭＯＳトランジスタ１２１１
゜Ｎチャネル型ＭＯＳトランジスタ１２１２および抵抗
１２１４で構成されている。また、他方の直列回路は、
電源と接地との間に直列に介挿された抵抗１２１６．Ｎ
チャネル型ＭＯＳトランジスタ１２１５および抵抗１２
１７で構成されている。

一方、第２の基準電圧発生回路１２においても同様に、
基準電圧発生のための２つの直列回路が設けられている
。一方の直列回路は、電源と接地との間に直列に介挿さ
れた抵抗１２２４．Ｐチャネル型ＭＯＳトランジスタ１
２２２．Ｐチャネル型ＭＯＳトランジスタ１２２１およ
び抵抗１２２３で構成されている。他方の直列回路は、
電源と接地との間に直列に介挿された抵抗１２２６．Ｐ
チャネル型ＭｏＳトランジスタ１２２５および抵抗１２
２７で構成されている。

次に、第６図に示す実施例の動作を、第４図（ｂ）を参
照して説明する。まず、Ｉ／Ｏ線対１および２のプリチ
ャージ時およびデータの書込モード時には、第１図に示
す回路と同様の動作を行なう。また、データの読出モー
ド時には、ノードＮＯＩ、ＮＯ２は、それぞれノードＮ
２２．Ｎ２４と同電位、すなわち（ＶＣＣ＋ＶＴＮ　）
／２゜（Ｖｃｃ−ＩＶＴＰ　　＋）／２となるので、第
４図（ｂ）に示すように、Ｉ／Ｏ線１の電位が（ＶｃＣ
ＶＴＮ）／２以下になるとトランジスタ／Ｏ０１が、（
ＶＣＣ＋１ＶＴＰ　　ｌ）／２以上になるとトランジス
タ／Ｏ０２がオンするので、Ｉ／Ｏ線１の振幅は１（Ｖ
ＴＮ　＋１ＶＴＰ　　ｌ）／２１　＋αになる。なお、
Ｉ／Ｏ線２についても同様である。

第７図はこの発明の他の実施例を示す回路図である。図
において、第１の基準電圧発生回路１１は、抵抗１３１
３および１３１４．Ｎチャネル型ＭＯ５Ｉ−ランジスタ
１３１１および１３１２を含む基準電圧発生のための直
列回路と、この直列回路の出力端ノードＮ３１とノード
ＮＯＩとの間に介挿されるＮチャネル型ＭＯ１ランジス
タ／Ｏ１４と、ノードＮＯＩと接地との間に介挿される
Ｎチャネル型ＭＯＳトランジスタ／Ｏ１５と、トランジ
スタ／Ｏ１４のゲートに与えられるＩ／Ｏ線クランプ信
号ｌ０ＣＬを反転してトランジスタ／Ｏ１５のゲートに
与えるためのインバータ／Ｏ１６とによって構成される
。また、第２の基準電圧発生回路１２は、抵抗１３２３
および１３２４゜Ｐチャネル型ＭｏＳトランジスタ１３
２１および１３２２を含む基準電圧発生のための直列回
路と、この直列回路の出力端ノードＮ３２とノードＮＯ
２との間に介挿されるＰチャネル型ＭＯＳトランジス／
Ｏ２４と、ノードＮＯ２と電源との間に介挿されるＰチ
ャネル型ＭＯＳｈランジスタ／Ｏ２５と、トランジスタ
／Ｏ２５のゲートに与えられるＩ／Ｏ線クランプ信号／
ＯＣＬを反転してトランジスタ／Ｏ２４のゲートに与え
るためのインバータ／Ｏ２６とによって構成される。そ
の他の構成は、第１図に示す実施例と同様である。

次に、第７図に示す実施例の動作を説明する。

データの書込モード時すなわちＩ　０ＣＬ−“Ｌ”のと
きは、ノードＮＯＩ、ＮＯ２の電位はそれぞれＱＶ、Ｖ
ｃｃになるので、Ｉ／Ｏ線１の電位が０Ｖ−Ｖｃｃ（７
）間ハトランジスタ／Ｏ０１．／Ｏ０２がオンしない。

それ以外のときは、ノードＮ０１、Ｎ０２（７）電位が
、ツレツレ、（ＶＣＣ／２）＋ＶＴ　Ｎ　、　　（Ｖｃ
　ｃ／２）　−ｌ　Ｖｖ　Ｆ　　Ｉ　ニなルノで、第１
図の実施例におけるＩ／Ｏ線プリチャージ時と同じ動作
を行なう。このとき、第２図に示す列デコーダ／Ｏ７が
活性化され、センスアンプ／Ｏ５がＩ／Ｏスイッチ／Ｏ
６を介してＩ／Ｏ線対１および２に接続されると、Ｉ　
／Ｏｔ！ｊｌ対１および２の電位差はセンスアンプ、Ｉ
／Ｏスイッチおよびトランジスタ／Ｏ０１．／Ｏ０２の
サイズで決まる一定値になる。

第８図はこの発明のさらに他の実施例を示す回路図であ
る。図において、この実施例は、第７図に示す実施例か
らトランジスタ１３１２および１３２２を除いたもであ
る。したがって、第１の基準電圧発生回路１１における
基準電圧発生のための直列回路は、抵抗１４１２および
１４１３とＮチャネル型ＭＯＳトランジスタ１４１１と
によって構成される。また、第２の基準電圧発生回路１
２における基準電圧発生のための直列回路は、抵抗１４
２２および１４２３と、Ｐチャネル型ＭＯＳトランジス
タ１４２１とによって構成される。

次に、第８図に示す実施例の動作を説明する。

データの書込モード時すなわちｌ０ＣＬ−“Ｌ″のとき
は、第７図に示す実施例と同じ動作をする。

すなわち、Ｉ／Ｏ線プリチャージ時およびデータの読出
モード時には、Ｉ／Ｏ線対１および２の電位が（Ｖｃ　
Ｃ−ＶＴ　Ｎ　）　／２以下になるとトランジスタ／Ｏ
０１および／Ｏ０３によって電位が上がり、（ＶＣＣ＋
１ＶＴＰ　　ｌ）／２以上になるとトランジスタ／Ｏ０
２および／Ｏ０４によって電位が下がる。したがって、
Ｉ／Ｏ線対１および２のプリチャージ電位は、（Ｖｃ　
ｃ＋　ｌ　ＶＴ　Ｆ　　Ｉ　）／２〜（Ｖｃ　Ｃ−ＶＴ
　ｙ　）　／２の範囲で変動し得る。しかし、プリアン
プ／Ｏ２の感度が高く、この範囲でのプリチャージ電位
の変動がデータ読出しに影響を与えない構成であれば、
前述の３つの実施例に比べてＩ／Ｏ線プリチャージ時の
消費電力を低減することができる。これは、前掲した特
開昭６２−１１９６１３号公報でも述べであるとおり、
前記３つの実施例ではＩ／Ｏ線電位がＶｃｃ　／　２で
も、Ｖ　ｃ　ｃ　−＋　）ランジメタ／Ｏ０１−Ｉ／Ｏ
線１−トランジスタ／Ｏ０２→接地の経路で微小な電流
が流れるためである。

また、ダイナミック型ランダムアクセスメモリのＲＡＳ
プリチャージ期間のようにＩ／Ｏ線対を通してのデータ
の読み書きが行なわれない期間には、ノードＮＯ１をＯ
Ｖに、ノードＮＯ２をＶｃＣにすることで、この期間に
Ｉ／Ｏ線負荷回路によって流れる電流゛は基準電圧発生
回路によるものだけになる。さらに、基Ｌ＄電圧発生回
路に直列にトランジスタを設け、この期間はトランジス
タを非導通にすることで、Ｉ／Ｏ線負荷回路を流れる電
流をほぼ完全になくすことができる。

なお、前述した２件の出願公開公報にも開示されている
ように、第１および第２の基準電圧発生回路１１および
１２で用いられている抵抗の代わりにＭＯＳダイオード
を使用してもよい。

また、以上説明した実施例は、Ｉ／Ｏ線対１および２の
プリチャージ電位をＶ　ｃ　ｃ　／　２であるとしたが
、第１および第２の基準電圧発生回路の各抵抗比やＭＯ
Ｓダイオードの段数を変えることにより、プリチャージ
電位を任意に変更することができる。

さらに、以上の実施例はダイナミック型半導体記憶装置
に適用した例を説明したが、スタティック型半導体記憶
装置に適用する場合にも上記と同様な効果がある。

［発明の効果］ 以上説明したように、この発明によれば、半導体記憶装
置の動作モードに応じて各１／Ｏ線の電位を常に最適な
状態に制御できるので、負バンブによるアクセス遅延を
生じることなくアクセス速゛　度の高速化が図れる。

【図面の簡単な説明】

第１図は、この発明によるＩ／Ｏ線負荷回路の一実施例
を示す回路図である。 第２図は、この発明のＩ／Ｏ線負荷回路を用いたダイナ
ミック型半導体記憶装置の構成を示す図である。 第３図は、第１図に示す実施例で用いられる各制御信号
の発生回路の一構成例を示す論理回路図である。 第４図（ａ）および（ｂ）は、それぞれ、第１図に示す
実施例および第６図に示す実施例のそれぞれの動作説明
に供する模式図である。 第５図は、第１図に示す実施例と第／Ｏ図に示す従来例
とのアクセス速度の差を説明するための波形図である。 第６図は、この発明の他の実施例の構成を示す回路図で
ある。 第７図は、この発明のさらに他の実施例の構成を示す回
路図である。 第８図は、この発明のさらに他の実施例の構成を示す回
路図である。 第９図は、従来のダイナミック型半導体記憶装置の一例
を示す回路図である。 第／Ｏ図は、従来のダイナミック型半導体記憶装置の他
の例を示す回路図である。 第１１図は、この発明の前提となった本件出願人の出願
による明細書に開示された回路を示す図である。 図において、１はＩ／Ｏ線、２はＩ／Ｏ線、１１は第１
の基準電圧発生回路、１２は第２の基準電圧発生回路、
１３は電圧制御回路、／Ｏ０１゜／Ｏ０３および／Ｏ０
５はＮチャネル型ＭＯＳトランジスタ、／Ｏ０２および
／Ｏ０４はＰチャネル型ＭＯＳトランジスタを示す。

Claims (1)

1. 【特許請求の範囲】 　複数のメモリセルを有する半導体記憶装置に設けられ
   、当該メモリセルへの書込情報および当該メモリセルか
   らの読出情報を外部回路との間で伝送するためのＩ／Ｏ
   線対の電位を前記半導体記憶装置の動作サイクルに応じ
   て所定の電位にするためのＩ／Ｏ線負荷回路であって、 前記Ｉ／Ｏ線対は、メモリセルへの情報の書込時および
   当該メモリセルからの情報の読出時において互いに相補
   的に駆動される第１のＩ／Ｏ線と第２のＩ／Ｏ線とを含
   んでおり、 前記半導体記憶装置の動作モードに応じて複数種類の異
   なる基準電圧を発生する第１の基準電圧発生手段、 前記半導体記憶装置の動作モードに応じて複数種類の異
   なる基準電圧を発生する第２の基準電圧発生手段、およ
   び 前記第１および第２の基準電圧発生手段の各出力電圧に
   基づいて、前記第１および第２のＩ／Ｏ線の電位を制御
   するための電位制御手段を備え、前記電位制御手段は、 前記Ｉ／Ｏ線対のプリチャージ電位より電位の高い第１
   の電源と前記第１のＩ／Ｏ線および前記第２のＩ／Ｏ線
   との間にそれぞれ接続される第１および第２のＮチャネ
   ル型ＭＯＳトランジスタと、 前記Ｉ／Ｏ線対のプリチャージ電位より電位の低い第２
   の電源と前記第１のＩ／Ｏ線および前記第２のＩ／Ｏ線
   との間にそれぞれ接続される第３および第４のＰチャネ
   ル型ＭＯＳトランジスタとを含み、 前記第１の基準電圧発生手段の出力電圧は前記第１およ
   び第２のＮチャネル型ＭＯＳトランジスタの各ゲートに
   与えられ、 前記第２の基準電圧発生手段の出力電圧は前記第３およ
   び第４のＰチャネル型ＭＯＳトランジスタの各ゲートに
   与えられる、Ｉ／Ｏ線負荷回路。