JPH0581860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581860A JPH0581860A JP3270069A JP27006991A JPH0581860A JP H0581860 A JPH0581860 A JP H0581860A JP 3270069 A JP3270069 A JP 3270069A JP 27006991 A JP27006991 A JP 27006991A JP H0581860 A JPH0581860 A JP H0581860A
- Authority
- JP
- Japan
- Prior art keywords
- line pair
- potential
- read data
- data line
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 電源電圧が降下しても読み出し速度が遅延化
せず、安定した読み出し動作を行うことができる半導体
記憶装置を得る。 【構成】 電源電圧の変化に連動して基準電位を発生す
る基準電位発生回路を設けるとともに、該基準電位発生
回路の出力をゲートに受ける電極引き抜き用トランジス
タを読み出しデータ線対に接続する。
せず、安定した読み出し動作を行うことができる半導体
記憶装置を得る。 【構成】 電源電圧の変化に連動して基準電位を発生す
る基準電位発生回路を設けるとともに、該基準電位発生
回路の出力をゲートに受ける電極引き抜き用トランジス
タを読み出しデータ線対に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、読み出し速度の高速化と誤動作の防止が図ら
れた半導体記憶装置に関するものである。
し、特に、読み出し速度の高速化と誤動作の防止が図ら
れた半導体記憶装置に関するものである。
【０００２】
【従来の技術】図５は、従来の読み出しデータ線と書き
込みデータ線の分離した構成をとる半導体記憶装置の主
要部の構成を概略的に示した図である。図において、ビ
ット線ＢＬ，／ＢＬにはメモリセルＭＣ，センスアンプ
Ｓ／Ａ，データ書き込み回路からの信号のみを伝送する
１対の書き込みデータ線対ＷＩ，／ＷＩ及びビット線対
ＢＬ，／ＢＬに生じた微小電位差をゲートで受け、それ
を増幅するカレントミラー差動増幅器の駆動部１のｎチ
ャネルトランジスタＱ７，Ｑ８が接続されている。更
に、上記書き込みデータ線対ＷＩ，／ＷＩとは別に、読
み出しデータのみを伝送する１対の読み出しデータ線対
ＲＩ，／ＲＩが設けられ、該ＲＩ，／ＲＩには図示しな
いイコライズ手段が設けられている。尚、上記カレント
ミラー差動増幅器は上記ｎチャネルトランジスタＱ５〜
Ｑ８からなる駆動部１とビット線対ＢＬ，／ＢＬ上の信
号電位を検知増幅するためのｐチャネルトランジスタＱ
１〜Ｑ４からなる負荷部２とで構成され、ｎチャネルト
ランジスタＱ５，Ｑ６は図示しないコラムデコーダから
の信号をゲートで受け、この信号によりカレントミラー
差動増幅器が活性化されるようになっている。そして、
ビット線対ＢＬ，／ＢＬの電位差は上記カレントミラー
差動増幅器により増幅され、出力ノードＮＯ１，ＮＯ２
より出力した後、次段の図示しない増幅手段に入力され
る。
込みデータ線の分離した構成をとる半導体記憶装置の主
要部の構成を概略的に示した図である。図において、ビ
ット線ＢＬ，／ＢＬにはメモリセルＭＣ，センスアンプ
Ｓ／Ａ，データ書き込み回路からの信号のみを伝送する
１対の書き込みデータ線対ＷＩ，／ＷＩ及びビット線対
ＢＬ，／ＢＬに生じた微小電位差をゲートで受け、それ
を増幅するカレントミラー差動増幅器の駆動部１のｎチ
ャネルトランジスタＱ７，Ｑ８が接続されている。更
に、上記書き込みデータ線対ＷＩ，／ＷＩとは別に、読
み出しデータのみを伝送する１対の読み出しデータ線対
ＲＩ，／ＲＩが設けられ、該ＲＩ，／ＲＩには図示しな
いイコライズ手段が設けられている。尚、上記カレント
ミラー差動増幅器は上記ｎチャネルトランジスタＱ５〜
Ｑ８からなる駆動部１とビット線対ＢＬ，／ＢＬ上の信
号電位を検知増幅するためのｐチャネルトランジスタＱ
１〜Ｑ４からなる負荷部２とで構成され、ｎチャネルト
ランジスタＱ５，Ｑ６は図示しないコラムデコーダから
の信号をゲートで受け、この信号によりカレントミラー
差動増幅器が活性化されるようになっている。そして、
ビット線対ＢＬ，／ＢＬの電位差は上記カレントミラー
差動増幅器により増幅され、出力ノードＮＯ１，ＮＯ２
より出力した後、次段の図示しない増幅手段に入力され
る。
【０００３】次に、上記図５に示す半導体記憶装置の読
み出し動作を図６の信号波形図を用いて説明する。時刻
ｔ1 以前に読み出しデータ線対ＲＩ，／ＲＩ、即ち、出
力ノードＮＯ１，ＮＯ２は所定のプリチャージ電位で安
定している。電源電圧ＶCC，ｐチャネルトランジスタの
しきい値電圧をＶthp とすると、このプリチャージ電位
はＶCCよりｐチャネルトランジスタのしきい値電圧Ｖ
thp の絶対値だけ低い電位ＶCC−｜Ｖthp ｜となる。そ
して、この状態で外部からのアドレス信号に応答して１
本のワード線ＷＬが選択され、メモリセルＭＣの情報が
ビット線ＢＬに読み出され、ビット線ＢＬ，／ＢＬ間に
微小電位差が生じる。
み出し動作を図６の信号波形図を用いて説明する。時刻
ｔ1 以前に読み出しデータ線対ＲＩ，／ＲＩ、即ち、出
力ノードＮＯ１，ＮＯ２は所定のプリチャージ電位で安
定している。電源電圧ＶCC，ｐチャネルトランジスタの
しきい値電圧をＶthp とすると、このプリチャージ電位
はＶCCよりｐチャネルトランジスタのしきい値電圧Ｖ
thp の絶対値だけ低い電位ＶCC−｜Ｖthp ｜となる。そ
して、この状態で外部からのアドレス信号に応答して１
本のワード線ＷＬが選択され、メモリセルＭＣの情報が
ビット線ＢＬに読み出され、ビット線ＢＬ，／ＢＬ間に
微小電位差が生じる。
【０００４】次に、時刻ｔ1 において、外部アドレスに
応答してコラム選択信号Ｙｉが“Ｌ”レベルから“Ｈ”
レベルに立ち上がると、ｎチャネルトランジスタＱ５及
びＱ６がオンしてトランジスタＱ１〜Ｑ８からなるカレ
ントミラー差動増幅器が活性化され、読み出しデータ線
／ＲＩは接地電位に向かって放電し、読み出しデータ線
ＲＩは電源電圧ＶCCに向かって引かれる。そして、この
読み出しデータ線対ＲＩ，／ＲＩの電位はそれぞれの出
力ノードＮＯ２，ＮＯ１を介して次段の増幅手段の入力
部へ伝達される。次いで、時刻ｔ3 でコラム選択信号Ｙ
ｉが“Ｈ”レベルから“Ｌ”レベルへ移行すると、上記
カレントミラー差動増幅器は不活性状態となり、読み出
しデータ線対ＲＩ，／ＲＩ、即ち、ノードＮＯ１，ＮＯ
２はイコライズされながら所定のプリチャージ電位ＶCC
−｜Ｖthp ｜に復帰する。
応答してコラム選択信号Ｙｉが“Ｌ”レベルから“Ｈ”
レベルに立ち上がると、ｎチャネルトランジスタＱ５及
びＱ６がオンしてトランジスタＱ１〜Ｑ８からなるカレ
ントミラー差動増幅器が活性化され、読み出しデータ線
／ＲＩは接地電位に向かって放電し、読み出しデータ線
ＲＩは電源電圧ＶCCに向かって引かれる。そして、この
読み出しデータ線対ＲＩ，／ＲＩの電位はそれぞれの出
力ノードＮＯ２，ＮＯ１を介して次段の増幅手段の入力
部へ伝達される。次いで、時刻ｔ3 でコラム選択信号Ｙ
ｉが“Ｈ”レベルから“Ｌ”レベルへ移行すると、上記
カレントミラー差動増幅器は不活性状態となり、読み出
しデータ線対ＲＩ，／ＲＩ、即ち、ノードＮＯ１，ＮＯ
２はイコライズされながら所定のプリチャージ電位ＶCC
−｜Ｖthp ｜に復帰する。
【０００５】次いで、上記の１つのサイクル（サイクル
１）が終了し、次のサイクル（サイクル２）に移った
時、即ち、時刻ｔ4 で、電源電圧はＶCCからＶCC′に降
下し、プリチャージ電位は、読み出しデータ線対ＲＩ，
／ＲＩ、即ち、ノードＮＯ１，ＮＯ２の電位は溜まって
いる電荷を引き抜く経路がないため、ＶCC−｜Ｖthp ｜
からＶCC′−｜Ｖthp ｜には降下せず、ＶCC−｜Ｖthp
｜のままで変化しない。次いで、時刻ｔ5 以前にワード
線が“Ｌ”レベルから“Ｈ”レベルに立ち上がり、ビッ
ト線ＢＬにメモリセルＭＣの情報が読み出され、ビット
線対ＢＬ，／ＢＬ間に微小電位差が生ずる。そして、時
刻ｔ5 でコラム選択信号Ｙｉが“Ｈ”レベルに立ち上が
り、ｎチャネルトランジスタＱ５，Ｑ６がオン状態とな
り、カレントミラー差動増幅器が活性化すると、ビット
線ＢＬ，／ＢＬ間の微小電位差はノードＮＯ２及びＮＯ
１に増幅され、上記サイクル１と同様に次段の増幅手段
に伝達される。そして、時刻ｔ7 において、コラム選択
信号Ｙｉが“Ｈ”レベルから“Ｌ”レベルに立ち下がる
ことにより、トランジスタＱ５，Ｑ６はオフ状態とな
り、カレントミラー差動増幅器が不活性状態に移行し、
読み出しデータ線対ＲＩ，／ＲＩはイコライズされなが
ら所定のプリチャージレベルに復帰する。
１）が終了し、次のサイクル（サイクル２）に移った
時、即ち、時刻ｔ4 で、電源電圧はＶCCからＶCC′に降
下し、プリチャージ電位は、読み出しデータ線対ＲＩ，
／ＲＩ、即ち、ノードＮＯ１，ＮＯ２の電位は溜まって
いる電荷を引き抜く経路がないため、ＶCC−｜Ｖthp ｜
からＶCC′−｜Ｖthp ｜には降下せず、ＶCC−｜Ｖthp
｜のままで変化しない。次いで、時刻ｔ5 以前にワード
線が“Ｌ”レベルから“Ｈ”レベルに立ち上がり、ビッ
ト線ＢＬにメモリセルＭＣの情報が読み出され、ビット
線対ＢＬ，／ＢＬ間に微小電位差が生ずる。そして、時
刻ｔ5 でコラム選択信号Ｙｉが“Ｈ”レベルに立ち上が
り、ｎチャネルトランジスタＱ５，Ｑ６がオン状態とな
り、カレントミラー差動増幅器が活性化すると、ビット
線ＢＬ，／ＢＬ間の微小電位差はノードＮＯ２及びＮＯ
１に増幅され、上記サイクル１と同様に次段の増幅手段
に伝達される。そして、時刻ｔ7 において、コラム選択
信号Ｙｉが“Ｈ”レベルから“Ｌ”レベルに立ち下がる
ことにより、トランジスタＱ５，Ｑ６はオフ状態とな
り、カレントミラー差動増幅器が不活性状態に移行し、
読み出しデータ線対ＲＩ，／ＲＩはイコライズされなが
ら所定のプリチャージレベルに復帰する。
【０００６】ここで、増幅手段の感度が十分に良好とな
るノードＮＯ１の“Ｌ”レベルが、例えば、電源電圧の
１／２だとすると、電源電圧降下前の上記サイクル１で
は、カレントミラー差動増幅器が活性化（時刻ｔ1 ）し
てから、ノードＮＯ１の電位が安定電位ＶCC−｜Ｖthp
｜から１／２ＶCCに到達（時刻ｔ2 ）するまでの時間は
ΔＴかかり、電源電圧がＶCCからＶCC′に降下した後の
上記サイクル２では、同様にカレントミラー差動増幅器
が活性化（時刻ｔ5 ）してから、ノードＮＯ１の電位が
安定電位ＶCC−｜Ｖthp ｜から１／２ＶCC′に到達（時
刻ｔ6 ）するまでの時間はΔＴ′かかる。つまり、電源
電圧降下後のサイクル２ではサイクル１よりΔＶ−Δ
Ｖ′（＝１／２（ＶCC−ＶCC′））だけ接地電位に引か
れないと、次段増幅手段が十分な感度を得ることができ
ず、更に、電源電圧の降下に伴い、カレントミラー差動
増幅器の駆動力は衰えるので、サイクル２での応答速度
ΔＴ′はサイクル１での応答速度ΔＴより遅くなってし
まう。
るノードＮＯ１の“Ｌ”レベルが、例えば、電源電圧の
１／２だとすると、電源電圧降下前の上記サイクル１で
は、カレントミラー差動増幅器が活性化（時刻ｔ1 ）し
てから、ノードＮＯ１の電位が安定電位ＶCC−｜Ｖthp
｜から１／２ＶCCに到達（時刻ｔ2 ）するまでの時間は
ΔＴかかり、電源電圧がＶCCからＶCC′に降下した後の
上記サイクル２では、同様にカレントミラー差動増幅器
が活性化（時刻ｔ5 ）してから、ノードＮＯ１の電位が
安定電位ＶCC−｜Ｖthp ｜から１／２ＶCC′に到達（時
刻ｔ6 ）するまでの時間はΔＴ′かかる。つまり、電源
電圧降下後のサイクル２ではサイクル１よりΔＶ−Δ
Ｖ′（＝１／２（ＶCC−ＶCC′））だけ接地電位に引か
れないと、次段増幅手段が十分な感度を得ることができ
ず、更に、電源電圧の降下に伴い、カレントミラー差動
増幅器の駆動力は衰えるので、サイクル２での応答速度
ΔＴ′はサイクル１での応答速度ΔＴより遅くなってし
まう。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
読み出しデータ線と書き込みデータ線が分離して形成さ
れた半導体記憶装置では、電源電圧に負バンプが生じる
と、読み出しデータ線対ＲＩ，／ＲＩのプリチャージレ
ベルはそれに追従して降下せず、電源電圧より高い電位
レベルが残ってしまう。このため、カレントミラー差動
増幅器が活性化し、読み出しデータ線の電位を接地電位
に向かって引く際、上記読み出しデータ線対ＲＩ，／Ｒ
Ｉの電位が、次段の増幅手段が十分な感度を示すための
所定の電位レベルに到達するまでに要する時間が長くな
ってしまうという問題点があった。
読み出しデータ線と書き込みデータ線が分離して形成さ
れた半導体記憶装置では、電源電圧に負バンプが生じる
と、読み出しデータ線対ＲＩ，／ＲＩのプリチャージレ
ベルはそれに追従して降下せず、電源電圧より高い電位
レベルが残ってしまう。このため、カレントミラー差動
増幅器が活性化し、読み出しデータ線の電位を接地電位
に向かって引く際、上記読み出しデータ線対ＲＩ，／Ｒ
Ｉの電位が、次段の増幅手段が十分な感度を示すための
所定の電位レベルに到達するまでに要する時間が長くな
ってしまうという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧が降下した時に、それ
に追従して読み出しデータ線対のプリチャージ電位も降
下し、読み出し速度が高速化し、誤動作の防止が図られ
た半導体記憶装置を得ることを目的とする。
ためになされたもので、電源電圧が降下した時に、それ
に追従して読み出しデータ線対のプリチャージ電位も降
下し、読み出し速度が高速化し、誤動作の防止が図られ
た半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、電源電圧の変化に連動して基準電位を発生
する基準電位発生回路を設け、該基準電位発生回路から
の出力を読み出しデータ線対上に設けた一対のトランジ
スタのゲートで受け、該読み出しデータ線対に電荷を引
き抜くパスを形成するようにしたものである。
記憶装置は、電源電圧の変化に連動して基準電位を発生
する基準電位発生回路を設け、該基準電位発生回路から
の出力を読み出しデータ線対上に設けた一対のトランジ
スタのゲートで受け、該読み出しデータ線対に電荷を引
き抜くパスを形成するようにしたものである。
【００１０】
【作用】この発明にかかる半導体記憶装置においては、
電源電圧ＶCCが降下したとき、これに連動して基準電位
発生回路から出力する出力信号を読み出しデータ線対の
それぞれデータ線に設けられたトランジスタのゲートが
受け、その結果、該トランジスタがオン状態になって導
通して、上記読み出しデータ線対上に電荷を引き抜くパ
スが形成され、これによって、読み出しデータ線の電位
が適切なプリチャージ電位まで下げられる。
電源電圧ＶCCが降下したとき、これに連動して基準電位
発生回路から出力する出力信号を読み出しデータ線対の
それぞれデータ線に設けられたトランジスタのゲートが
受け、その結果、該トランジスタがオン状態になって導
通して、上記読み出しデータ線対上に電荷を引き抜くパ
スが形成され、これによって、読み出しデータ線の電位
が適切なプリチャージ電位まで下げられる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
の主要部の構成を概略的に示す図であり、図５と同一符
号は同一または相当する部分を示している。
する。図１はこの発明の一実施例による半導体記憶装置
の主要部の構成を概略的に示す図であり、図５と同一符
号は同一または相当する部分を示している。
【００１２】ここで、本実施例の半導体記憶装置は、図
５で示した従来の半導体記憶装置と同様に、ＢＬ，／Ｂ
Ｌはビット線対であり、該ビット線対ＢＬ，／ＢＬには
メモリセルＭＣ，センスアンプＳ／Ａ，図示しないデー
タ書き込み回路からの信号のみを伝送する１対の書き込
みデータ線対ＷＩ，／ＷＩ及びビット線対ＢＬ，／ＢＬ
に生じた微小電位差をゲートで受け、それを増幅するカ
レントミラー差動増幅器の駆動部１のｎチャネルトラン
ジスタＱ７，Ｑ８が接続されている。更に、上記書き込
みデータ線対ＷＩ，／ＷＩとは別に、読み出しデータの
みを伝送する１対の読み出しデータ線対ＲＩ，／ＲＩが
設けられ、該読み出しデータ線対ＲＩ，／ＲＩ上には図
示しないイコライズ手段が設けられている。尚、上記ビ
ット線対ＢＬ，／ＢＬ上の信号電位を検知増幅するため
の上記カレントミラー差動増幅器はｐチャネルトランジ
スタＱ１〜Ｑ４からなる負荷部２とｎチャネルトランジ
スタＱ５〜Ｑ８からなる駆動部１とで構成される。尚、
上記ｎチャネルトランジスタＱ５，Ｑ６は図示しないコ
ラムデコーダからの信号をゲートで受け、上記カレント
ミラー差動増幅器を活性化するスイッチングトランジス
タであり、また、上記カレントミラー差動増幅器におい
てビット線対ＢＬ，／ＢＬの電位差は増幅された後、出
力ノードＮＯ１，ＮＯ２より出力され、次段の図示しな
い増幅手段の入力に接続される。
５で示した従来の半導体記憶装置と同様に、ＢＬ，／Ｂ
Ｌはビット線対であり、該ビット線対ＢＬ，／ＢＬには
メモリセルＭＣ，センスアンプＳ／Ａ，図示しないデー
タ書き込み回路からの信号のみを伝送する１対の書き込
みデータ線対ＷＩ，／ＷＩ及びビット線対ＢＬ，／ＢＬ
に生じた微小電位差をゲートで受け、それを増幅するカ
レントミラー差動増幅器の駆動部１のｎチャネルトラン
ジスタＱ７，Ｑ８が接続されている。更に、上記書き込
みデータ線対ＷＩ，／ＷＩとは別に、読み出しデータの
みを伝送する１対の読み出しデータ線対ＲＩ，／ＲＩが
設けられ、該読み出しデータ線対ＲＩ，／ＲＩ上には図
示しないイコライズ手段が設けられている。尚、上記ビ
ット線対ＢＬ，／ＢＬ上の信号電位を検知増幅するため
の上記カレントミラー差動増幅器はｐチャネルトランジ
スタＱ１〜Ｑ４からなる負荷部２とｎチャネルトランジ
スタＱ５〜Ｑ８からなる駆動部１とで構成される。尚、
上記ｎチャネルトランジスタＱ５，Ｑ６は図示しないコ
ラムデコーダからの信号をゲートで受け、上記カレント
ミラー差動増幅器を活性化するスイッチングトランジス
タであり、また、上記カレントミラー差動増幅器におい
てビット線対ＢＬ，／ＢＬの電位差は増幅された後、出
力ノードＮＯ１，ＮＯ２より出力され、次段の図示しな
い増幅手段の入力に接続される。
【００１３】一方、ｐチャネルトランジスタＱ９，Ｑ１
０、抵抗値ｒ1 を持つ抵抗要素Ｒ１から基準電位発生回
路３が構成されており、該ｐチャネルトランジスタＱ９
のソース電極は電源電圧ＶCC端子に接続し、ドレイン電
極及びゲート電極はノードＮＯ３に接続し、また、該ｐ
チャネルトランジスタＱ１０のソース電極はノードＮＯ
３に接続し、ゲート電極，ドレイン電極はノードＮＯ４
に接続し、また、該抵抗要素Ｒ１の一端はノードＮＯ４
に接続し、他端は接地している。そして、更に、上記ノ
ードＮＯ４は電荷引き抜き用のｐチャネルトランジスタ
Ｑ１１，Ｑ１２のそれぞれのゲート電極に接続し、該Ｑ
ｐチャネルトランジスタＱ１１，Ｑ１２のソース電極は
それぞれ読み出しデータ線ＲＩ，／ＲＩに、即ちノード
ＮＯ１及，ＮＯ２にそれぞれ接続し、また、ドレイン電
極はともに接地している。
０、抵抗値ｒ1 を持つ抵抗要素Ｒ１から基準電位発生回
路３が構成されており、該ｐチャネルトランジスタＱ９
のソース電極は電源電圧ＶCC端子に接続し、ドレイン電
極及びゲート電極はノードＮＯ３に接続し、また、該ｐ
チャネルトランジスタＱ１０のソース電極はノードＮＯ
３に接続し、ゲート電極，ドレイン電極はノードＮＯ４
に接続し、また、該抵抗要素Ｒ１の一端はノードＮＯ４
に接続し、他端は接地している。そして、更に、上記ノ
ードＮＯ４は電荷引き抜き用のｐチャネルトランジスタ
Ｑ１１，Ｑ１２のそれぞれのゲート電極に接続し、該Ｑ
ｐチャネルトランジスタＱ１１，Ｑ１２のソース電極は
それぞれ読み出しデータ線ＲＩ，／ＲＩに、即ちノード
ＮＯ１及，ＮＯ２にそれぞれ接続し、また、ドレイン電
極はともに接地している。
【００１４】次に、上記装置の動作の概略を説明する。
基準電位発生回路３において抵抗要素Ｒ１の抵抗値ｒ1
をトランジスタＱ９，Ｑ１０のオン抵抗に比べ非常に大
きい値になるように設定すると、ノードＮＯ３には電源
電圧ＶCCよりｐチャネルトランジスタのしきい値電圧
（Ｖthp ）の絶対値分だけ低いＶCC−｜Ｖthp ｜の電圧
が出力される。また、ノードＮＯ４にはノードＮＯ３に
出力される電圧よりｐチャネルトランジスタのしきい値
電圧（Ｖth p ）の絶対値分だけ低いＶCC−２｜Ｖthp ｜
の電圧が出力される。この時、抵抗値ｒ1 の値を十分に
大きくしておけば、基準電圧発生回路３で流れる電流は
ほとんどゼロとなる。そして、ノードＮＯ４の電位に対
しノードＮＯ１，ＮＯ２の電位がｐチャネルトランジス
タのしきい値電圧Ｖthp の絶対値分以上高いと、ｐチャ
ネルトランジスタＱ１１及びＱ１２がオン状態となり、
電流パスができる。即ち、何らかの理由により電源電圧
ＶCCが降下してＶCC′になったとき、ノードＮＯ１，Ｎ
Ｏ２の電位がＶCC′−｜Ｖthp ｜より高ければｐチャネ
ルトランジスタＱ１１，Ｑ１２がオンし、ノードＮＯ
１，ＮＯ２の電位はＶCC′−｜Ｖthp｜まで引き下げら
れることになる。そして、ノードＮＯ１，ＮＯ２の電位
がＶCC′−｜Ｖthp ｜の電位まで下がれば、ノードＱ１
１，Ｑ１２はオフ状態になり、それ以上電流は流れなく
なる。
基準電位発生回路３において抵抗要素Ｒ１の抵抗値ｒ1
をトランジスタＱ９，Ｑ１０のオン抵抗に比べ非常に大
きい値になるように設定すると、ノードＮＯ３には電源
電圧ＶCCよりｐチャネルトランジスタのしきい値電圧
（Ｖthp ）の絶対値分だけ低いＶCC−｜Ｖthp ｜の電圧
が出力される。また、ノードＮＯ４にはノードＮＯ３に
出力される電圧よりｐチャネルトランジスタのしきい値
電圧（Ｖth p ）の絶対値分だけ低いＶCC−２｜Ｖthp ｜
の電圧が出力される。この時、抵抗値ｒ1 の値を十分に
大きくしておけば、基準電圧発生回路３で流れる電流は
ほとんどゼロとなる。そして、ノードＮＯ４の電位に対
しノードＮＯ１，ＮＯ２の電位がｐチャネルトランジス
タのしきい値電圧Ｖthp の絶対値分以上高いと、ｐチャ
ネルトランジスタＱ１１及びＱ１２がオン状態となり、
電流パスができる。即ち、何らかの理由により電源電圧
ＶCCが降下してＶCC′になったとき、ノードＮＯ１，Ｎ
Ｏ２の電位がＶCC′−｜Ｖthp ｜より高ければｐチャネ
ルトランジスタＱ１１，Ｑ１２がオンし、ノードＮＯ
１，ＮＯ２の電位はＶCC′−｜Ｖthp｜まで引き下げら
れることになる。そして、ノードＮＯ１，ＮＯ２の電位
がＶCC′−｜Ｖthp ｜の電位まで下がれば、ノードＱ１
１，Ｑ１２はオフ状態になり、それ以上電流は流れなく
なる。
【００１５】以下、上記半導体記憶装置の動作を図２の
信号波形図を用いてようり詳しく説明する。先ず、時刻
ｔ1 以前では読み出しデータ線ＲＩ（ノードＮＯ１），
／ＲＩ（ノードＮＯ２）は、従来と同様に、電源電圧Ｖ
CCよりｐチャネルトランジスタのしきい値電圧Ｖthp の
絶対値分だけ低い電位ＶCC−｜Ｖthp ｜で安定してい
る。そして、この状態で外部からのアドレス信号に応答
して１本のワード線が選択され、メモリセルＭＣの情報
がビット線ＢＬに読み出され、ビット線対ＢＬ，／ＢＬ
間に微小電位差が生じる。以後、サイクル１（時刻ｔ3
からｔ4 まで）の読み出し動作は従来と同様となる。
信号波形図を用いてようり詳しく説明する。先ず、時刻
ｔ1 以前では読み出しデータ線ＲＩ（ノードＮＯ１），
／ＲＩ（ノードＮＯ２）は、従来と同様に、電源電圧Ｖ
CCよりｐチャネルトランジスタのしきい値電圧Ｖthp の
絶対値分だけ低い電位ＶCC−｜Ｖthp ｜で安定してい
る。そして、この状態で外部からのアドレス信号に応答
して１本のワード線が選択され、メモリセルＭＣの情報
がビット線ＢＬに読み出され、ビット線対ＢＬ，／ＢＬ
間に微小電位差が生じる。以後、サイクル１（時刻ｔ3
からｔ4 まで）の読み出し動作は従来と同様となる。
【００１６】次に、サイクル１からサイクル２に移り、
時刻ｔ4 で電源電圧がＶCCからＶCC′に降下すると、そ
れに連動して基準電位発生回路３の出力であるノードＮ
Ｏ４の電位も降下し、該電位はＶCC′−２｜Ｖthp ｜と
なる。つまり、電源電圧がどのように変化しようともノ
ードＮＯ４には電源電圧よりｐチャネルトランジスタの
しきい値電圧Ｖthp の絶対値の２段落ちの電圧が出力さ
れる。この時、ノードＮＯ１及びＮＯ２の電位は電源電
圧降下前の電源電圧ＶCCより｜Ｖthp ｜分だけ低いＶCC
−｜Ｖthp ｜であるので、ｐチャネルトランジスタＱ１
１，Ｑ１２では、ゲート電位ＶCC′−２｜Ｖthp ｜に対
しソース電位ＶCC−｜Ｖthp ｜がＶCC−ＶCC′＋｜Ｖ
thp ｜だけ高く、即ち、ゲート電位に対してソース電位
が｜Ｖthp ｜以上高くなるので、ｐチャネルトランジス
タＱ１１，Ｑ１２は導通状態になり、ノードＮＯ１，Ｎ
Ｏ２の電位レベルをＶCC′−｜Ｖthp ｜のレベルまで引
き下げることになる。
時刻ｔ4 で電源電圧がＶCCからＶCC′に降下すると、そ
れに連動して基準電位発生回路３の出力であるノードＮ
Ｏ４の電位も降下し、該電位はＶCC′−２｜Ｖthp ｜と
なる。つまり、電源電圧がどのように変化しようともノ
ードＮＯ４には電源電圧よりｐチャネルトランジスタの
しきい値電圧Ｖthp の絶対値の２段落ちの電圧が出力さ
れる。この時、ノードＮＯ１及びＮＯ２の電位は電源電
圧降下前の電源電圧ＶCCより｜Ｖthp ｜分だけ低いＶCC
−｜Ｖthp ｜であるので、ｐチャネルトランジスタＱ１
１，Ｑ１２では、ゲート電位ＶCC′−２｜Ｖthp ｜に対
しソース電位ＶCC−｜Ｖthp ｜がＶCC−ＶCC′＋｜Ｖ
thp ｜だけ高く、即ち、ゲート電位に対してソース電位
が｜Ｖthp ｜以上高くなるので、ｐチャネルトランジス
タＱ１１，Ｑ１２は導通状態になり、ノードＮＯ１，Ｎ
Ｏ２の電位レベルをＶCC′−｜Ｖthp ｜のレベルまで引
き下げることになる。
【００１７】次いで、時刻ｔ5 で外部アドレスからのコ
ラム選択信号Ｙｉに応答して“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がると、ｎチャネルトランジスタＱ５，Ｑ
６がオンしてトランジスタＱ１〜Ｑ８よりなるカレント
ミラー差動増幅器が活性化し、読み出しデータ線／ＲＩ
（ノードＮＯ２）は接地電位に向かって引かれ、一方、
読み出しデータ線ＲＩ（ノードＮＯ１）は電源電圧
ＶCC′に向かって引かれる。ここで、電源電圧の降下に
ともない、出力ノードＮＯ１，ＮＯ２の安定電位も連動
して降下しているので、出力ノードＮＯ１が次段の増幅
手段の感度の十分に良好なレベル（例えば、従来と同様
に電源電圧の１／２の電位レベル）まで到達する時刻ｔ
6 までの所要時間Δｔ′は電源電圧降下前のサイクル１
での応答時間Δｔと同等になり、従来のような電源電圧
の降下による応答速度の遅延化が改善されて、安定した
読み出し動作が実現される。そして、時刻ｔ7 でコラム
選択信号Ｙｉが“Ｈ”レベルから“Ｌ”に立ち下がるこ
とにより、トランジスタＱ５，Ｑ６はオフ状態に移行
し、読み出しデータ線対ＲＩ，／ＲＩ（即ちノードＮＯ
１，ＮＯ２）は所定の安定電位ＶCC′−｜Ｖthp ｜に復
帰する。
ラム選択信号Ｙｉに応答して“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がると、ｎチャネルトランジスタＱ５，Ｑ
６がオンしてトランジスタＱ１〜Ｑ８よりなるカレント
ミラー差動増幅器が活性化し、読み出しデータ線／ＲＩ
（ノードＮＯ２）は接地電位に向かって引かれ、一方、
読み出しデータ線ＲＩ（ノードＮＯ１）は電源電圧
ＶCC′に向かって引かれる。ここで、電源電圧の降下に
ともない、出力ノードＮＯ１，ＮＯ２の安定電位も連動
して降下しているので、出力ノードＮＯ１が次段の増幅
手段の感度の十分に良好なレベル（例えば、従来と同様
に電源電圧の１／２の電位レベル）まで到達する時刻ｔ
6 までの所要時間Δｔ′は電源電圧降下前のサイクル１
での応答時間Δｔと同等になり、従来のような電源電圧
の降下による応答速度の遅延化が改善されて、安定した
読み出し動作が実現される。そして、時刻ｔ7 でコラム
選択信号Ｙｉが“Ｈ”レベルから“Ｌ”に立ち下がるこ
とにより、トランジスタＱ５，Ｑ６はオフ状態に移行
し、読み出しデータ線対ＲＩ，／ＲＩ（即ちノードＮＯ
１，ＮＯ２）は所定の安定電位ＶCC′−｜Ｖthp ｜に復
帰する。
【００１８】このような本実施例にかかる半導体記憶装
置では、例えば、読み出し動作の１サイクルが終了し、
電源電圧がＶccからＶCC′に降下すると、これに連動し
て上記基準電位発生回路３の出力である上記ノードＮＯ
４の電位が、ｐチャネルトランジスタのしきい値電圧Ｖ
thp の絶対値の２段分だけ降下してＶCC′−２｜Ｖth p
｜になり、ｐチャネルトランジスタＱ１１，Ｑ１２のゲ
ート電位はＶCC′−２｜Ｖthp ｜に、ソース電位は電源
電圧降下前の電源電圧Ｖccより｜Ｖthp ｜だけ低いＶcc
−｜Ｖthp ｜になり、その結果、ソース電位がゲート電
位よりＶcc−ＶCC′＋｜Ｖthp ｜だけ高くなって、上記
ｐチャネルトランジスタＱ１１，Ｑ１２が導通し、ノー
ドＮＯ１，ＮＯ２の電位レベルもＶCC′−｜Ｖthp ｜の
レベルまで引下げられることになり、これにより、次段
の増幅手段の感度に十分な電位レベルに達するまでの所
要時間が短くなり、電源電圧の降下による応答速度の遅
延化を抑制することができる。
置では、例えば、読み出し動作の１サイクルが終了し、
電源電圧がＶccからＶCC′に降下すると、これに連動し
て上記基準電位発生回路３の出力である上記ノードＮＯ
４の電位が、ｐチャネルトランジスタのしきい値電圧Ｖ
thp の絶対値の２段分だけ降下してＶCC′−２｜Ｖth p
｜になり、ｐチャネルトランジスタＱ１１，Ｑ１２のゲ
ート電位はＶCC′−２｜Ｖthp ｜に、ソース電位は電源
電圧降下前の電源電圧Ｖccより｜Ｖthp ｜だけ低いＶcc
−｜Ｖthp ｜になり、その結果、ソース電位がゲート電
位よりＶcc−ＶCC′＋｜Ｖthp ｜だけ高くなって、上記
ｐチャネルトランジスタＱ１１，Ｑ１２が導通し、ノー
ドＮＯ１，ＮＯ２の電位レベルもＶCC′−｜Ｖthp ｜の
レベルまで引下げられることになり、これにより、次段
の増幅手段の感度に十分な電位レベルに達するまでの所
要時間が短くなり、電源電圧の降下による応答速度の遅
延化を抑制することができる。
【００１９】図３は、この発明の第２の実施例による半
導体記憶装置の主要部の構成を概略的に示した図であ
り、図１と同一符号は同一または相当する部分を示し、
本実施例の半導体記憶装置では、図１に示した半導体記
憶装置に、読み出しデータ線対ＲＩ，／ＲＩ上の出力ノ
ードＮＯ１，ＮＯ２の直下にある基準電位（定電圧）を
ゲートに受けるトランスファ用ｎチャンネルトランジス
タＱ１３，Ｑ１４を読み出しデータ線対ＲＩ，／ＲＩに
設け、更に、読み出しデータ線対ＲＩ，／ＲＩに対し
て、電源電圧の負バンプ発生時の電荷引き抜き用トラン
ジスタＱ２０，Ｑ２１と該トランジスタＱ２０，Ｑ２１
のそれぞれのゲートが接続した基準電圧発生回路３’を
設けたものである。
導体記憶装置の主要部の構成を概略的に示した図であ
り、図１と同一符号は同一または相当する部分を示し、
本実施例の半導体記憶装置では、図１に示した半導体記
憶装置に、読み出しデータ線対ＲＩ，／ＲＩ上の出力ノ
ードＮＯ１，ＮＯ２の直下にある基準電位（定電圧）を
ゲートに受けるトランスファ用ｎチャンネルトランジス
タＱ１３，Ｑ１４を読み出しデータ線対ＲＩ，／ＲＩに
設け、更に、読み出しデータ線対ＲＩ，／ＲＩに対し
て、電源電圧の負バンプ発生時の電荷引き抜き用トラン
ジスタＱ２０，Ｑ２１と該トランジスタＱ２０，Ｑ２１
のそれぞれのゲートが接続した基準電圧発生回路３’を
設けたものである。
【００２０】このような本実施例による半導体集積回路
装置では、図１で示した半導体記憶装置の読み出しデー
タ線ＲＩ，／ＲＩ上に、トランスファ用ｎチャンネルト
ランジスタＱ１３，Ｑ１４を設けるとともに、上記読み
出しデータ線ＲＩ，／ＲＩに電荷引き抜き用トランジス
タＱ２０，Ｑ２１を介して基準電圧発生回路３’を接続
しているため、トランスファ用ｎチャンネルトランジス
タＱ１３，Ｑ１４（図中Ｖｒｅｆはｎチャンネルトラン
ジスタＱ１３，Ｑ１４のしきい値電圧）によりカレント
ミラー差動増幅器の負荷部２が軽くなり、出力ノードＮ
Ｏ１，ＮＯ２の応答をより高速化し、カレントミラー差
動増幅器の駆動部１側の大きな容量が付加されているノ
ードＮＯＡ，ＮＯＢの論理振幅が制限されて、低消費電
力化を実現することができる。
装置では、図１で示した半導体記憶装置の読み出しデー
タ線ＲＩ，／ＲＩ上に、トランスファ用ｎチャンネルト
ランジスタＱ１３，Ｑ１４を設けるとともに、上記読み
出しデータ線ＲＩ，／ＲＩに電荷引き抜き用トランジス
タＱ２０，Ｑ２１を介して基準電圧発生回路３’を接続
しているため、トランスファ用ｎチャンネルトランジス
タＱ１３，Ｑ１４（図中Ｖｒｅｆはｎチャンネルトラン
ジスタＱ１３，Ｑ１４のしきい値電圧）によりカレント
ミラー差動増幅器の負荷部２が軽くなり、出力ノードＮ
Ｏ１，ＮＯ２の応答をより高速化し、カレントミラー差
動増幅器の駆動部１側の大きな容量が付加されているノ
ードＮＯＡ，ＮＯＢの論理振幅が制限されて、低消費電
力化を実現することができる。
【００２１】図４は、この発明の第３の実施例による半
導体記憶装置の基準電位発生回路の回路構成を示す図で
あり、図において、電源ＶCCと接地間にはｐチャネルト
ランジスタＱ１５，ｎチャネルトランジスタＱ１６，ｐ
チャネルトランジスタＱ１７と抵抗値ｒ2 をもつ抵抗成
分Ｒ2 が並列接続して構成された基準電位発生手段と、
ｐチャネルトランジスタＱ１８，ｎチャネルトランジス
タＱ１９を並列接続して構成された出力段とがそれぞれ
形成されており、該基準電位発生手段のｐチャネルトラ
ンジスタＱ１５のゲートとｎチャネルトランジスタＱ１
６のゲートを接続したノードが、ｐチャネルトランジス
タＱ１５のソースとｎチャネルトランジスタＱ１６のド
レインとを接続したノードＮＯ５を介してｐチャネルト
ランジスタＱ１８のゲートに接続され、ｐチャネルトラ
ンジスタＱ１７のゲートがｐチャネルトランジスタＱ１
７のソースと抵抗成分Ｒ2 とを接続したノードＮ０７を
介してｎチャネルトランジスタＱ１９のゲートに接続さ
れており、ｐチャネルトランジスタＱ１８，ｎチャネル
トランジスタＱ１９のソースとドレインを接続するノー
ドＮＯ８が図示しない電荷引き抜き用トランジスタＱ１
２，Ｑ１３のゲートに接続されている。
導体記憶装置の基準電位発生回路の回路構成を示す図で
あり、図において、電源ＶCCと接地間にはｐチャネルト
ランジスタＱ１５，ｎチャネルトランジスタＱ１６，ｐ
チャネルトランジスタＱ１７と抵抗値ｒ2 をもつ抵抗成
分Ｒ2 が並列接続して構成された基準電位発生手段と、
ｐチャネルトランジスタＱ１８，ｎチャネルトランジス
タＱ１９を並列接続して構成された出力段とがそれぞれ
形成されており、該基準電位発生手段のｐチャネルトラ
ンジスタＱ１５のゲートとｎチャネルトランジスタＱ１
６のゲートを接続したノードが、ｐチャネルトランジス
タＱ１５のソースとｎチャネルトランジスタＱ１６のド
レインとを接続したノードＮＯ５を介してｐチャネルト
ランジスタＱ１８のゲートに接続され、ｐチャネルトラ
ンジスタＱ１７のゲートがｐチャネルトランジスタＱ１
７のソースと抵抗成分Ｒ2 とを接続したノードＮ０７を
介してｎチャネルトランジスタＱ１９のゲートに接続さ
れており、ｐチャネルトランジスタＱ１８，ｎチャネル
トランジスタＱ１９のソースとドレインを接続するノー
ドＮＯ８が図示しない電荷引き抜き用トランジスタＱ１
２，Ｑ１３のゲートに接続されている。
【００２２】このような本実施例の基準電位発生回路で
は、ｐチャネルトランジスタＱ１５とｎチャネルトラン
ジスタＱ１６とのノードＮＯ５にはＶCC−｜Ｖthp ｜の
電位が、ｎチャネルトランジスタＱ１６とｐチャネルト
ランジスタＱ１７とのノードＮＯ６にはＶCC−｜Ｖthp
｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１７と
抵抗値ｒ2 をもつ抵抗成分Ｒ2 とのノードＮＯ７にはＶ
CC−｜Ｖthp ｜−Ｖth n −｜Ｖthp ｜＝ＶCC−２｜Ｖ
thp ｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１
８とｎチャネルトランジスタＱ１９のノードＮＯ８には
ＶCC−｜Ｖthp ｜−Ｖthn の電位がそれぞれ出力される
ため、上記実施例と同様に、読み出し動作の１サイクル
が終了し、電源電圧がＶCCからＶCC' に降下した場合、
電荷引き抜き用トランジスタのゲート電位がソース電位
に比べてＶCCーＶCC' ＋｜Ｖthp ｜だけ高くなって導通
状態になり、その結果、電源電圧の降下による応答速度
の遅延化を抑制することができる。また、出力段を構成
する上記ｎチャネルトランジスタＱ１６，ｐチャネルト
ランジスタＱ１７のサイズを大きくし、駆動能力を上げ
ると、低インピーダンスでの基準電位を出力することが
できる。
は、ｐチャネルトランジスタＱ１５とｎチャネルトラン
ジスタＱ１６とのノードＮＯ５にはＶCC−｜Ｖthp ｜の
電位が、ｎチャネルトランジスタＱ１６とｐチャネルト
ランジスタＱ１７とのノードＮＯ６にはＶCC−｜Ｖthp
｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１７と
抵抗値ｒ2 をもつ抵抗成分Ｒ2 とのノードＮＯ７にはＶ
CC−｜Ｖthp ｜−Ｖth n −｜Ｖthp ｜＝ＶCC−２｜Ｖ
thp ｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１
８とｎチャネルトランジスタＱ１９のノードＮＯ８には
ＶCC−｜Ｖthp ｜−Ｖthn の電位がそれぞれ出力される
ため、上記実施例と同様に、読み出し動作の１サイクル
が終了し、電源電圧がＶCCからＶCC' に降下した場合、
電荷引き抜き用トランジスタのゲート電位がソース電位
に比べてＶCCーＶCC' ＋｜Ｖthp ｜だけ高くなって導通
状態になり、その結果、電源電圧の降下による応答速度
の遅延化を抑制することができる。また、出力段を構成
する上記ｎチャネルトランジスタＱ１６，ｐチャネルト
ランジスタＱ１７のサイズを大きくし、駆動能力を上げ
ると、低インピーダンスでの基準電位を出力することが
できる。
【００２３】
【発明の効果】以上のように、この発明によれば、電源
電圧の変化に連動して出力電圧が変化する基準電位発生
回路と、読み出しデータ線対に接続され該基準電位発生
回路からの出力電圧をゲートに受ける電荷引き抜き用ト
ランジスタとを設けたので、電源電圧に負バンプが生じ
た時、上記電荷引き抜き用トランジスタがオン状態にな
って電荷を引き抜くパスが形成されて、読み出しデータ
線対も電源電圧降下後の適切な安定電位まで降下し、そ
の結果、読み出し動作が高速化し、安定した読み出し動
作を行うことができる効果がある。
電圧の変化に連動して出力電圧が変化する基準電位発生
回路と、読み出しデータ線対に接続され該基準電位発生
回路からの出力電圧をゲートに受ける電荷引き抜き用ト
ランジスタとを設けたので、電源電圧に負バンプが生じ
た時、上記電荷引き抜き用トランジスタがオン状態にな
って電荷を引き抜くパスが形成されて、読み出しデータ
線対も電源電圧降下後の適切な安定電位まで降下し、そ
の結果、読み出し動作が高速化し、安定した読み出し動
作を行うことができる効果がある。
【００２４】更に、この発明によれば、上記の基準電位
発生回路と電荷引き抜き用トランジスタに加えて、上記
読み出しデータ線対上にカレントミラー差動増幅器の駆
動部と負荷部とを繋ぐトランスファ用トランジスタを設
けたので、上記と同様に読み出しデータ線対が電源電圧
降下後の適切な安定電位まで降下するとともに、カレン
トミラー差動増幅器の駆動部が繋がれた上記読み出しデ
ータ線のノードの論理振幅を制限することができるた
め、読み出し動作の高速化と低消費電力化を図ることが
でき、その結果、より安定した読み出し動作を行うこと
ができる効果がある。
発生回路と電荷引き抜き用トランジスタに加えて、上記
読み出しデータ線対上にカレントミラー差動増幅器の駆
動部と負荷部とを繋ぐトランスファ用トランジスタを設
けたので、上記と同様に読み出しデータ線対が電源電圧
降下後の適切な安定電位まで降下するとともに、カレン
トミラー差動増幅器の駆動部が繋がれた上記読み出しデ
ータ線のノードの論理振幅を制限することができるた
め、読み出し動作の高速化と低消費電力化を図ることが
でき、その結果、より安定した読み出し動作を行うこと
ができる効果がある。
【図１】この発明の一実施例による半導体記憶装置の主
要部の回路構成を示す図である。
要部の回路構成を示す図である。
【図２】この発明の一実施例による半導体記憶装置の読
み出し動作を示す信号波形図である。
み出し動作を示す信号波形図である。
【図３】この発明の他の実施例による半導体記憶装置の
主要部の回路構成を示す図である。
主要部の回路構成を示す図である。
【図４】この発明の他の実施例による半導体記憶装置の
基準電位発生回路の回路構成を示す図である。
基準電位発生回路の回路構成を示す図である。
【図５】従来の半導体記憶装置の主要部の回路構成を示
す図である。
す図である。
【図６】従来の半導体記憶装置の読み出し動作を示す信
号波形図である。
号波形図である。
１ カレントミラー差動増幅器の駆動部 ２ カレントミラー差動増幅器の負荷部 ３ 基準電位発生回路 ３’基準電位発生回路 ４ 電荷引き抜き用トランジスタ群 ４’電荷引き抜き用トランジスタ群 ５ トランスファ用トランジスタ群 Ｑ１〜Ｑ４，Ｑ９〜Ｑ１２，Ｑ１５，Ｑ１７，Ｑ１８，
Ｑ２０，Ｑ２１ Ｐチャンネルトランジスタ Ｑ５〜Ｑ８ Ｑ１３，Ｑ１４，Ｑ１９ Ｎチャンネルト
ランジスタ ＮＯ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５，ＮＯ６，Ｎ
Ｏ７，ＮＯ８ ノード ＢＬ，／ＢＬ ビット線 ＷＩ，／ＷＩ 書き込みデータ線 ＲＩ，／ＲＩ 読み出しデータ線 ＷＬ ワード線 ＮＯＡ，ＮＯＢ ノード
Ｑ２０，Ｑ２１ Ｐチャンネルトランジスタ Ｑ５〜Ｑ８ Ｑ１３，Ｑ１４，Ｑ１９ Ｎチャンネルト
ランジスタ ＮＯ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５，ＮＯ６，Ｎ
Ｏ７，ＮＯ８ ノード ＢＬ，／ＢＬ ビット線 ＷＩ，／ＷＩ 書き込みデータ線 ＲＩ，／ＲＩ 読み出しデータ線 ＷＬ ワード線 ＮＯＡ，ＮＯＢ ノード
【手続補正書】
【提出日】平成４年１月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図５は、従来の読み出しデータ線と書き
込みデータ線の分離した構成をとる半導体記憶装置の主
要部の構成を概略的に示した図である。図において、ビ
ット線対ＢＬ，／ＢＬにはメモリセルＭＣ，センスアン
プＳ／Ａ，データ書き込み回路からの信号のみを伝送す
る１対の書き込みデータ線対ＷＩ，／ＷＩ及びビット線
対ＢＬ，／ＢＬに生じた微小電位差をゲートで受け、そ
れを増幅するカレントミラー差動増幅器の駆動部１のｎ
チャネルトランジスタＱ７，Ｑ８が接続されている。更
に、上記書き込みデータ線対ＷＩ，／ＷＩとは別に、読
み出しデータのみを伝送する１対の読み出しデータ線対
ＲＩ，／ＲＩが設けられ、該ＲＩ，／ＲＩには図示しな
いイコライズ手段が設けられている。尚、上記カレント
ミラー差動増幅器は上記ｎチャネルトランジスタＱ５〜
Ｑ８からなる駆動部１とビット線対ＢＬ，／ＢＬ上の信
号電位を検知増幅するためのｐチャネルトランジスタＱ
１〜Ｑ４からなる負荷部２とで構成され、ｎチャネルト
ランジスタＱ５，Ｑ６は図示しないコラムデコーダから
の信号をゲートで受け、この信号によりカレントミラー
差動増幅器が活性化されるようになっている。そして、
ビット線対ＢＬ，／ＢＬの電位差は上記カレントミラー
差動増幅器により増幅され、出力ノードＮＯ１，ＮＯ２
より出力した後、次段の図示しない増幅手段に入力され
る。
込みデータ線の分離した構成をとる半導体記憶装置の主
要部の構成を概略的に示した図である。図において、ビ
ット線対ＢＬ，／ＢＬにはメモリセルＭＣ，センスアン
プＳ／Ａ，データ書き込み回路からの信号のみを伝送す
る１対の書き込みデータ線対ＷＩ，／ＷＩ及びビット線
対ＢＬ，／ＢＬに生じた微小電位差をゲートで受け、そ
れを増幅するカレントミラー差動増幅器の駆動部１のｎ
チャネルトランジスタＱ７，Ｑ８が接続されている。更
に、上記書き込みデータ線対ＷＩ，／ＷＩとは別に、読
み出しデータのみを伝送する１対の読み出しデータ線対
ＲＩ，／ＲＩが設けられ、該ＲＩ，／ＲＩには図示しな
いイコライズ手段が設けられている。尚、上記カレント
ミラー差動増幅器は上記ｎチャネルトランジスタＱ５〜
Ｑ８からなる駆動部１とビット線対ＢＬ，／ＢＬ上の信
号電位を検知増幅するためのｐチャネルトランジスタＱ
１〜Ｑ４からなる負荷部２とで構成され、ｎチャネルト
ランジスタＱ５，Ｑ６は図示しないコラムデコーダから
の信号をゲートで受け、この信号によりカレントミラー
差動増幅器が活性化されるようになっている。そして、
ビット線対ＢＬ，／ＢＬの電位差は上記カレントミラー
差動増幅器により増幅され、出力ノードＮＯ１，ＮＯ２
より出力した後、次段の図示しない増幅手段に入力され
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】ここで、本実施例の半導体記憶装置は、図
５で示した従来の半導体記憶装置と同様に、ＢＬ，／Ｂ
Ｌはビット線対であり、該ビット線対ＢＬ，／ＢＬには
メモリセルＭＣ，センスアンプＳ／Ａ，図示しないデー
タ書き込み回路からの信号のみを伝送する１対の書き込
みデータ線対ＷＩ，／ＷＩ及びビット線対ＢＬ，／ＢＬ
に生じた微小電位差をゲートで受け、それを増幅するカ
レントミラー差動増幅器の駆動部１のｎチャネルトラン
ジスタＱ７，Ｑ８が接続されている。更に、上記書き込
みデータ線対ＷＩ，／ＷＩとは別に、読み出しデータの
みを伝送する１対の読み出しデータ線対ＲＩ，／ＲＩが
設けられ、該読み出しデータ線対ＲＩ，／ＲＩ上には図
示しないイコライズ手段が設けられている。尚、上記ビ
ット線対ＢＬ，／ＢＬ上の信号電位を検知増幅するため
の上記カレントミラー差動増幅器はｐチャネルトランジ
スタＱ１〜Ｑ４からなる負荷部２とｎチャネルトランジ
スタＱ５〜Ｑ８からなる駆動部１とで構成される。尚、
上記ｎチャネルトランジスタＱ５，Ｑ６は図示しないコ
ラムデコーダからの信号をゲートで受け、上記カレント
ミラー差動増幅器を活性化するスイッチングトランジス
タであり、また、上記カレントミラー差動増幅器におい
てビット線対ＢＬ，／ＢＬの電位差は増幅された後、出
力ノードＮＯ２，ＮＯ１より出力され、次段の図示しな
い増幅手段の入力に接続される。
５で示した従来の半導体記憶装置と同様に、ＢＬ，／Ｂ
Ｌはビット線対であり、該ビット線対ＢＬ，／ＢＬには
メモリセルＭＣ，センスアンプＳ／Ａ，図示しないデー
タ書き込み回路からの信号のみを伝送する１対の書き込
みデータ線対ＷＩ，／ＷＩ及びビット線対ＢＬ，／ＢＬ
に生じた微小電位差をゲートで受け、それを増幅するカ
レントミラー差動増幅器の駆動部１のｎチャネルトラン
ジスタＱ７，Ｑ８が接続されている。更に、上記書き込
みデータ線対ＷＩ，／ＷＩとは別に、読み出しデータの
みを伝送する１対の読み出しデータ線対ＲＩ，／ＲＩが
設けられ、該読み出しデータ線対ＲＩ，／ＲＩ上には図
示しないイコライズ手段が設けられている。尚、上記ビ
ット線対ＢＬ，／ＢＬ上の信号電位を検知増幅するため
の上記カレントミラー差動増幅器はｐチャネルトランジ
スタＱ１〜Ｑ４からなる負荷部２とｎチャネルトランジ
スタＱ５〜Ｑ８からなる駆動部１とで構成される。尚、
上記ｎチャネルトランジスタＱ５，Ｑ６は図示しないコ
ラムデコーダからの信号をゲートで受け、上記カレント
ミラー差動増幅器を活性化するスイッチングトランジス
タであり、また、上記カレントミラー差動増幅器におい
てビット線対ＢＬ，／ＢＬの電位差は増幅された後、出
力ノードＮＯ２，ＮＯ１より出力され、次段の図示しな
い増幅手段の入力に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】一方、ｐチャネルトランジスタＱ９，Ｑ１
０、抵抗値ｒ1 を持つ抵抗要素Ｒ１から基準電位発生回
路３が構成されており、該ｐチャネルトランジスタＱ９
のソース電極は電源電圧ＶCC端子に接続し、ドレイン電
極及びゲート電極はノードＮＯ３に接続し、また、該ｐ
チャネルトランジスタＱ１０のソース電極はノードＮＯ
３に接続し、ゲート電極，ドレイン電極はノードＮＯ４
に接続し、また、該抵抗要素Ｒ１の一端はノードＮＯ４
に接続し、他端は接地している。そして、更に、上記ノ
ードＮＯ４は電荷引き抜き用のｐチャネルトランジスタ
Ｑ１１，Ｑ１２のそれぞれのゲート電極に接続し、該ｐ
チャネルトランジスタＱ１１，Ｑ１２のソース電極はそ
れぞれ読み出しデータ線ＲＩ，／ＲＩに、即ちノードＮ
Ｏ１及，ＮＯ２にそれぞれ接続し、また、ドレイン電極
はともに接地している。
０、抵抗値ｒ1 を持つ抵抗要素Ｒ１から基準電位発生回
路３が構成されており、該ｐチャネルトランジスタＱ９
のソース電極は電源電圧ＶCC端子に接続し、ドレイン電
極及びゲート電極はノードＮＯ３に接続し、また、該ｐ
チャネルトランジスタＱ１０のソース電極はノードＮＯ
３に接続し、ゲート電極，ドレイン電極はノードＮＯ４
に接続し、また、該抵抗要素Ｒ１の一端はノードＮＯ４
に接続し、他端は接地している。そして、更に、上記ノ
ードＮＯ４は電荷引き抜き用のｐチャネルトランジスタ
Ｑ１１，Ｑ１２のそれぞれのゲート電極に接続し、該ｐ
チャネルトランジスタＱ１１，Ｑ１２のソース電極はそ
れぞれ読み出しデータ線ＲＩ，／ＲＩに、即ちノードＮ
Ｏ１及，ＮＯ２にそれぞれ接続し、また、ドレイン電極
はともに接地している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】以下、上記半導体記憶装置の動作を図２の
信号波形図を用いてより詳しく説明する。先ず、時刻ｔ
1 以前では読み出しデータ線ＲＩ（ノードＮＯ１），／
ＲＩ（ノードＮＯ２）は、従来と同様に、電源電圧ＶCC
よりｐチャネルトランジスタのしきい値電圧Ｖthp の絶
対値分だけ低い電位ＶCC−｜Ｖthp ｜で安定している。
そして、この状態で外部からのアドレス信号に応答して
１本のワード線が選択され、メモリセルＭＣの情報がビ
ット線ＢＬに読み出され、ビット線対ＢＬ，／ＢＬ間に
微小電位差が生じる。以後、サイクル１（時刻ｔ3 から
ｔ4まで）の読み出し動作は従来と同様となる。
信号波形図を用いてより詳しく説明する。先ず、時刻ｔ
1 以前では読み出しデータ線ＲＩ（ノードＮＯ１），／
ＲＩ（ノードＮＯ２）は、従来と同様に、電源電圧ＶCC
よりｐチャネルトランジスタのしきい値電圧Ｖthp の絶
対値分だけ低い電位ＶCC−｜Ｖthp ｜で安定している。
そして、この状態で外部からのアドレス信号に応答して
１本のワード線が選択され、メモリセルＭＣの情報がビ
ット線ＢＬに読み出され、ビット線対ＢＬ，／ＢＬ間に
微小電位差が生じる。以後、サイクル１（時刻ｔ3 から
ｔ4まで）の読み出し動作は従来と同様となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図３は、この発明の第２の実施例による半
導体記憶装置の主要部の構成を概略的に示した図であ
り、図１と同一符号は同一または相当する部分を示し、
本実施例の半導体記憶装置では、図１に示した半導体記
憶装置に、読み出しデータ線対ＲＩ，／ＲＩ上の出力ノ
ードＮＯ１，ＮＯ２の直下にある基準電位（定電圧）を
ゲートに受けるトランスファ用ｎチャネルトランジスタ
Ｑ１３，Ｑ１４を読み出しデータ線対ＲＩ，／ＲＩに設
け、更に、読み出しデータ線対ＲＩ，／ＲＩに対して、
電源電圧の負バンプ発生時の電荷引き抜き用トランジス
タＱ２０，Ｑ２１と該トランジスタＱ２０，Ｑ２１のそ
れぞれのゲートが接続した基準電圧発生回路３’を設け
たものである。
導体記憶装置の主要部の構成を概略的に示した図であ
り、図１と同一符号は同一または相当する部分を示し、
本実施例の半導体記憶装置では、図１に示した半導体記
憶装置に、読み出しデータ線対ＲＩ，／ＲＩ上の出力ノ
ードＮＯ１，ＮＯ２の直下にある基準電位（定電圧）を
ゲートに受けるトランスファ用ｎチャネルトランジスタ
Ｑ１３，Ｑ１４を読み出しデータ線対ＲＩ，／ＲＩに設
け、更に、読み出しデータ線対ＲＩ，／ＲＩに対して、
電源電圧の負バンプ発生時の電荷引き抜き用トランジス
タＱ２０，Ｑ２１と該トランジスタＱ２０，Ｑ２１のそ
れぞれのゲートが接続した基準電圧発生回路３’を設け
たものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】このような本実施例による半導体集積回路
装置では、図１で示した半導体記憶装置の読み出しデー
タ線ＲＩ，／ＲＩ上に、トランスファ用ｎチャネルトラ
ンジスタＱ１３，Ｑ１４を設けるとともに、上記読み出
しデータ線ＲＩ，／ＲＩに電荷引き抜き用トランジスタ
Ｑ２０，Ｑ２１を介して基準電圧発生回路３’を接続し
ているため、トランスファ用ｎチャネルトランジスタＱ
１３，Ｑ１４（図中Ｖｒｅｆはある中間電位）によりカ
レントミラー差動増幅器の負荷部２が軽くなり、出力ノ
ードＮＯ１，ＮＯ２の応答をより高速化し、カレントミ
ラー差動増幅器の駆動部１側の大きな容量が付加されて
いるノードＮＯＡ，ＮＯＢの論理振幅が制限されて、低
消費電力化を実現することができる。
装置では、図１で示した半導体記憶装置の読み出しデー
タ線ＲＩ，／ＲＩ上に、トランスファ用ｎチャネルトラ
ンジスタＱ１３，Ｑ１４を設けるとともに、上記読み出
しデータ線ＲＩ，／ＲＩに電荷引き抜き用トランジスタ
Ｑ２０，Ｑ２１を介して基準電圧発生回路３’を接続し
ているため、トランスファ用ｎチャネルトランジスタＱ
１３，Ｑ１４（図中Ｖｒｅｆはある中間電位）によりカ
レントミラー差動増幅器の負荷部２が軽くなり、出力ノ
ードＮＯ１，ＮＯ２の応答をより高速化し、カレントミ
ラー差動増幅器の駆動部１側の大きな容量が付加されて
いるノードＮＯＡ，ＮＯＢの論理振幅が制限されて、低
消費電力化を実現することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】このような本実施例の基準電位発生回路で
は、ｐチャネルトランジスタＱ１５とｎチャネルトラン
ジスタＱ１６とのノードＮＯ５にはＶCC−｜Ｖthp ｜の
電位が、ｎチャネルトランジスタＱ１６とｐチャネルト
ランジスタＱ１７とのノードＮＯ６にはＶCC−｜Ｖthp
｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１７と
抵抗値ｒ2 をもつ抵抗成分Ｒ2 とのノードＮＯ７にはＶ
CC−｜Ｖthp ｜−Ｖth n −｜Ｖthp ｜＝ＶCC−２｜Ｖ
thp ｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１
８とｎチャネルトランジスタＱ１９のノードＮＯ８には
ＶCC−２｜Ｖthp ｜の電位がそれぞれ出力されるため、
上記実施例と同様に、読み出し動作の１サイクルが終了
し、電源電圧がＶCCからＶCC' に降下した場合、電荷引
き抜き用トランジスタのゲート電位がソース電位に比べ
てＶCCーＶCC' ＋｜Ｖthp ｜だけ高くなって導通状態に
なり、その結果、電源電圧の降下による応答速度の遅延
化を抑制することができる。また、出力段を構成する上
記ｎチャネルトランジスタＱ１６，ｐチャネルトランジ
スタＱ１７のサイズを大きくし、駆動能力を上げると、
低インピーダンスでの基準電位を出力することができ
る。
は、ｐチャネルトランジスタＱ１５とｎチャネルトラン
ジスタＱ１６とのノードＮＯ５にはＶCC−｜Ｖthp ｜の
電位が、ｎチャネルトランジスタＱ１６とｐチャネルト
ランジスタＱ１７とのノードＮＯ６にはＶCC−｜Ｖthp
｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１７と
抵抗値ｒ2 をもつ抵抗成分Ｒ2 とのノードＮＯ７にはＶ
CC−｜Ｖthp ｜−Ｖth n −｜Ｖthp ｜＝ＶCC−２｜Ｖ
thp ｜−Ｖthn の電位が、ｐチャネルトランジスタＱ１
８とｎチャネルトランジスタＱ１９のノードＮＯ８には
ＶCC−２｜Ｖthp ｜の電位がそれぞれ出力されるため、
上記実施例と同様に、読み出し動作の１サイクルが終了
し、電源電圧がＶCCからＶCC' に降下した場合、電荷引
き抜き用トランジスタのゲート電位がソース電位に比べ
てＶCCーＶCC' ＋｜Ｖthp ｜だけ高くなって導通状態に
なり、その結果、電源電圧の降下による応答速度の遅延
化を抑制することができる。また、出力段を構成する上
記ｎチャネルトランジスタＱ１６，ｐチャネルトランジ
スタＱ１７のサイズを大きくし、駆動能力を上げると、
低インピーダンスでの基準電位を出力することができ
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ カレントミラー差動増幅器の駆動部 ２ カレントミラー差動増幅器の負荷部 ３ 基準電位発生回路 ３’基準電位発生回路 ４ 電荷引き抜き用トランジスタ群 ４’電荷引き抜き用トランジスタ群 ５ トランスファ用トランジスタ群 Ｑ１〜Ｑ４，Ｑ９〜Ｑ１２，Ｑ１５，Ｑ１７，Ｑ１８，
Ｑ２０，Ｑ２１ Ｐチャネルトランジスタ Ｑ５〜Ｑ８ Ｑ１３，Ｑ１４，Ｑ１９ Ｎチャネルトラ
ンジスタ ＮＯ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５，ＮＯ６，Ｎ
Ｏ７，ＮＯ８ ノード ＢＬ，／ＢＬ ビット線 ＷＩ，／ＷＩ 書き込みデータ線 ＲＩ，／ＲＩ 読み出しデータ線 ＷＬ ワード線 ＮＯＡ，ＮＯＢ ノード
Ｑ２０，Ｑ２１ Ｐチャネルトランジスタ Ｑ５〜Ｑ８ Ｑ１３，Ｑ１４，Ｑ１９ Ｎチャネルトラ
ンジスタ ＮＯ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５，ＮＯ６，Ｎ
Ｏ７，ＮＯ８ ノード ＢＬ，／ＢＬ ビット線 ＷＩ，／ＷＩ 書き込みデータ線 ＲＩ，／ＲＩ 読み出しデータ線 ＷＬ ワード線 ＮＯＡ，ＮＯＢ ノード
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (2)
- 【請求項１】 複数のメモリセルと、 各メモリセルに対して一方がメモリセルに接続するよう
に設けられた複数のビット線対と、 該複数のビット線対の各ビット線対に対応して設けられ
た複数のセンスアンプと、 データ書き込み時に選択されたビット線対に書き込みデ
ータを伝達する書き込みデータ線対と、 データ読み出し時に選択されたビット線対に読み出しデ
ータを伝達する読み出しデータ線対と、 上記読み出しデータ線対と上記ビット線対とに対応して
設けられ、上記ビット線対の電位を入力信号として差動
的に増幅するカレントミラー差動増幅器とを備えた半導
体記憶装置において、 電源電圧に連動して該電源電圧の電圧値より低い電圧値
の基準電位を出力する基準電位発生回路と、 ドレインが接地し、上記基準電位発生回路の出力をゲー
トに受け、上記読み出しデータ線対にそれぞれソースが
接続された一対の電荷引き抜き用トランジスタとを設け
たことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記カレントミラー差動増幅器の負荷部と駆動部とを繋
ぐ読み出しデータ線対上の中間電位をゲートで受けるト
ランスファ用トランジスタを上記読み出しデータ線対に
設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270069A JP2869226B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270069A JP2869226B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581860A true JPH0581860A (ja) | 1993-04-02 |
| JP2869226B2 JP2869226B2 (ja) | 1999-03-10 |
Family
ID=17481093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270069A Expired - Fee Related JP2869226B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869226B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169798A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01235094A (ja) * | 1988-03-14 | 1989-09-20 | Mitsubishi Electric Corp | Ｉ／ｏ線負荷回路 |
| JPH02116082A (ja) * | 1988-10-24 | 1990-04-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-09-19 JP JP3270069A patent/JP2869226B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169798A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01235094A (ja) * | 1988-03-14 | 1989-09-20 | Mitsubishi Electric Corp | Ｉ／ｏ線負荷回路 |
| JPH02116082A (ja) * | 1988-10-24 | 1990-04-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869226B2 (ja) | 1999-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111863055B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| US4777625A (en) | Divided-bit line type dynamic semiconductor memory with main and sub-sense amplifiers | |
| CN111863052A (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| CN113470705B (zh) | 灵敏放大器、存储器和数据读出方法 | |
| CN111863053A (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| KR970001340B1 (ko) | 다이나믹형 랜덤억세스메모리 | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| US5247479A (en) | Current sensing amplifier for SRAM | |
| US5640355A (en) | Semiconductor memory device | |
| JPH0917183A (ja) | 半導体記憶装置 | |
| JPH08181548A (ja) | 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路 | |
| JP2939027B2 (ja) | 半導体記憶装置 | |
| JPH03272087A (ja) | 半導体記憶装置 | |
| JP3068389B2 (ja) | 半導体記憶装置 | |
| JPH04238197A (ja) | センスアンプ回路 | |
| JPS6383991A (ja) | スタテイツク型メモリ | |
| KR960000891B1 (ko) | 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPH0883491A (ja) | データ読出回路 | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JPH0581860A (ja) | 半導体記憶装置 | |
| US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
| JP3038817B2 (ja) | 半導体メモリ | |
| JPH0449194B2 (ja) | ||
| CN116189735A (zh) | 一种低失调dram灵敏放大器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |