JPH01236494A

JPH01236494A - 半導体集積回路装置

Info

Publication number: JPH01236494A
Application number: JP63064086A
Authority: JP
Inventors: Kinya Mitsumoto; 光本　欽哉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-17
Filing date: 1988-03-17
Publication date: 1989-09-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、バイポーラＲＡＭを基本構成とする論理機能付メモ
リ等に利用して特に有効な技術に関するものである。

〔従来の技術〕

バイポーラトランジスタからなるメモリセルが格子状に
配置されてなるメモリアレイを基本構成とするバイポー
ラＲＡＭがある。また、このようなバイポーラＲＡＭを
基本構成とする論理機使付メモリがある。

バイポーラＲＡＭについては、例えば、特開昭５８．−
６０４８７号公報等に記載されている。

（発明が解決しようとする課題〕上記に記載されるようなバイポーラＲＡＭは、ライトア
ンプ含む、ライトアンプは、上記メモリアレイを構成す
る相補データ線に対応して設けられる複数の単位回路を
含む、これらの単位回路は、タイミング発生回路から供
給される書き込みパルスに従って選択的に動作状態とさ
れ、メモリアレイの選択された複数のメモリセルに対す
る書き込み動作を行う。

上記バイポーラＲＡＭを含む論理機能付メモリでは、外
部から入力される書き込みｖＩ御倍信号なわちライトイ
ネーブル信号ＷＥが、そのまま書き込みパルスとしてラ
イトアンプに供給される。このため、ライトイネーブル
信号ＷＥは、アドレス信号や入力書き込みデータ等に対
して所定のセットアンプ時間を有しかつライトアンプが
安定して動作できるだけの所定のパルス幅を有するもの
でなくてはならない、ライトイネーブル信号ＷＥに対す
るこれらのタイミング条件は、論理機能付メモリが高速
化されそのサイクルタイムが短縮化されるに従って次第
に厳しくなり、実現困難なものとなりつつある。

これに対処するため、本願発明者等は、その入力動作を
クロック信号によって同期化し、上記タイミング条件を
満足する書き込みパルスを内部で自律的に形成する論理
機能付メモリを開発した。

この論理機能付メモリは、タイミング発生回路を含み、
このタイミング発生回路は、上記クロック信号をもとに
、所定のセットアツプ時間を持ちかつ所定のパルス幅を
持つ書き込みパルスをライトイネーブル信号ＷＥに従っ
て選択的に形成する書き込みパルス発生回路を含む。

しかし、このような論理機能付メモリにはさらに次のよ
うな問題点があることが、本願発明者等によって明らか
となった。すなわち、論理機能付メモリの上記書き込み
パルス発生回路には、クロック信号を遅延させそのパル
ス幅を拡幅することで上記セットアツプ時間及びパルス
幅を実現するための複数の遅延回路を含む、これらの遅
延回路は、論理機能付メモリの設計段階で行われるシミ
ニレ−シーン等によって、上記タイミング条件を満足す
るような所定の遅延時間を持つように、その回路定数が
決定される。ところが、現状ではシミニレ−シランの精
度が充分でないことから、製造された論理機能付メモリ
のｙｌ遅延回路的確に予測通りの安定した遅延時間を持
つようにすることは困難である。このため、予め調整用
の遅延回路をいくつか用意し、製造用のマスクを変更し
てこれ・らの遅延回路を選択的に切り換え接続すること
で、所定の遅延時間を得る方法が採られる。このことは
、論理機能付メモリ等の開発期間を増大させるとともに
、量産工程における製品の歩留りを低下させる原因とな
るものである。

この発明の目的は、その遅延時間を変更しうる遅延回路
を提供することにある。この発明の他の目的は、遅延回
路を含む論理機能付メモリ等の開発期間を短縮し、その
量産工程における製品歩留りを高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、論理機能付メモリの書き込みパルス発生回路
等に含まれる遅延回路を、直列形態とされる複数の単位
遅延回路によって構成し、これらの単位遅延回路の出力
信号を選択信号に従って選択　　−的に伝達する出力選
択回路と、所定の選択制御信号をデコードして上記選択
信号を択一的に形成するデコーダとを設けるものである
。

〔作　用〕

上記した手段によれば、半製品あるいは製品完成後にお
いて、パッード又は外部端子から上記選択制御信号を供
給することで、マスク等の変更を必要とすることなく、
遅延回路の遅延時間を調整することができる。これによ
り、論理機能付メモリ等の開発期間を短縮し、またその
製品歩留りを高めることができる。

〔実施例〕

第４図には、この発明が通用された論理機能付メモリの
一実施例のブロフク図が示されている。

この実施例の論理機能付メモリは、特に制限されないが
、バイポーラＲＡＭを基本構成とし、図示されない論理
部を含む、第４図の各ブロックを構成する回路素子は、
論理機能付メモリの図示されない論理部を構成する回路
素子とともに、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上に形成される。

この実施例の論理機能付メモリは、後述するように、メ
モリアレイＭＡＲＹとライトアンプＷＡ及びタイミング
発生回路ＴＧを含む、このうち、タイミング発生回路Ｔ
Ｇは、後述するように、外部端子を介して供給されるク
ロック信号ＣＫ及びライトイネーブル信号ＷＥに従って
所定のセントアップ時間及びパルス幅を有する書き込み
パルスすなわちタイミング信号φＷ６を自律的に形成し
、ライトアンプＷＡに供給する書き込みパルス発生回路
を含む、ｌＦき込みパルス発生回路は、それぞれ直列形
態とされる複数の単位遅延回路からなる２組の遅延回路
ＤＬＩ、ＤＬ２と、各単位ｉ！！延回路の出力信号を選
択信号ｗＯ〜ｗ７あるいはｓＯ〜ｓ３に従って選択的に
伝達する出力選択回路５ＥＬ１．５ＥＬ２を含む、書き
込みパルス発生回路には、さらに外部端子を介して供給
される選択制御信号すなわちパルス幅選択信号ＷＳＯ〜
ＷＳ２及びセットアツプ時間選択信号ＳＳ０，５３１を
デコードし、上記選択信号ｗＱ−ｗ７及びｓＯ〜３３を
形成するデコーダＤＥＣ１及びＤＥＣ２が含まれる。こ
れにより、この実施例の論理機能付メモリは、半製品又
は製品完成後において、書き込みパルス発生回路に含ま
れる遅延回路ＤＬＩ及びＤＬ２の遅延時間を、マスク変
更を必要とすることなく調整でき、そのパルス幅及びセ
ットアンプ時間を最適化することができる。

第４図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の水平方向に平行して配置されるｍ＋１
本のワード線と、垂直方向に平行して配置されるｍ＋１
組の相補データ線及びこれらのワード線と相補データ線
の交点に格子状に配置される（ｍ＋１）ｘ　（ｎ＋１）
ｆｉのバイポーラメモリセルな含む。

メモリアレイＭＡＲＹを構成するワード線は、アドレス
デコーダＡＤに結合され、択一的に選択状態とされる。

アドレスデコーダＡＤには、アドレスバッファＡＤＢか
ら、内部アドレス信号ａｏｘａｌが供給される。これら
の内部アドレス信号は、特に制限されないが、非反転信
号及び反転信号からなる相補信号とされる。アドレスデ
コーダＡＤには、さらにタイミング発生回路ＴＧから、
タイミング信号φｃｅが供給される。

アドレスデコーダＡＤは、上記タイミング信号φｃｅが
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、アドレスデコーダＡＤは、上
記内部アドレス信号ａＯ〜ａｉをデコードし、メモリア
レイＭＡＲＹの対応するワード線を択一的に選択状態と
する。

アドレスバッファＡＤＢは、特に制限されないが、外部
端子を介して供給されるｌ＋ｌビー／　）のアドレス信
号ＡＯ〜Ａｔを取り込み、保持する。

また、これらのアドレス信号Ａ　Ｏ−Ａ　ｉをもとに、
上記内部アドレス信号ａＯ〜ａｉを形成し、アドレスデ
コーダＡＤに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、ライトアンプＷＡの対応する単位
回路にそれぞれ結合され、またその他方において、リー
ドアンプＲＡの対応する単位回路にそれぞれ結合される
。

ライトアンプＷＡは、特に制限されないが、メモリアレ
イＭＡＲＹの各相補データ線に対応して設け−られるｆ
ｉ＋１個の単位回路を含む、これらの単位回路には、デ
ータ入カバソファＤＩＢから対応する内部書き込みデー
タｄｗＱ〜ｄｗｎがそれぞれ供給される。また、タイミ
ング発生回路ＴＧから書き込みパルスすなわちタイミン
グ信号φＷｅが共通に供給される。タイミング信号φｗ
ｅは、後述するように、論理機能付メモリが非選択状態
とされるときロウレベルとされ、論理機箋付メモリが書
き込みモードで選択状態とされるとき、所定のタイミン
グで所定の期間だけ一時的にノ１イレベルとされる。

ライトアンプＷＡの各単位回路は、上記タイミング信号
φｗｅがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、ライトアンプＷＡの
各単位回路は、データ入カバソファＤＩＢから供給され
る内部書き込みデータｄｗＯ〜ｄｗｎに従った相補書き
込み信号を形成し、メモリアレイＭＡＲＹの対応する相
補データ線に供給する。これらの書き込み信号は、対応
する相補データ線を介して、メモリアレイＭＡＲＹの選
択されたワード線に結合されるｎ＋１個のメモリセルに
それぞれ伝達される。

データ入カバソファＤＩＢは、特に制限されないが、外
部端子を介して供給されるｆｉ＋ｌビフトの入力データ
ＤＩＧ〜Ｄｌｎを取り込み、保持する。また、これらの
入力データＤＩＧ〜Ｄｌｎをもとに、上記内部書き込み
データｄｗｏ〜ｄｗｎを形成し、ライトアンプＷＡの対
応する単位回路にそれぞれ供給する。

リードアンプＲＡは、メモリアレイＭＡＲＹの選択され
たワード線に結合されるｎ＋１個のメモリセルから対応
する相補データ線を介して出力される読み出し信号を増
幅し、内部読み出しデータｄｒＯ〜ｄｒｎを形成する。

これらの内部読み出しデータｄｒｏ〜ｄｒｎは、データ
出力バッファＤＯＢの対応する出力回路に供給される。

データ出力バッファＤＯＢは、特に制限されないが、ｆ
ｉ＋１個の出力回路を含む、これらの出力回路には１、
リードアンプＲＡから、対応する内部読み出しデータｄ
ｒｏ〜ｄｒｎがそれぞれ供給されるとともに、タイミン
グ発生回路ＴＧからタイミング信号φｏｓが共通に供給
される。

データ出力バッファＤＯＢの各出力回路は、上記タイミ
ング信号φＯＳが一時的にノ１イレベルとされることで
、選択的に動作状態とされる。この動作状態において、
データ出力バッファＤＯＢの各出力回路は、対応する上
記内部読み出しデータｄｒｏ〜ｄｒｎをもとに、出力デ
ータＤＯＯ−ＤＯｎを形成し、外部端子を介して送出す
る。上記タイミング信号φ０６がロウレベルとされると
き、データ出力バッファＤＯＢの各出力回路の出力はハ
イインピーダンス状態とされる。

タイミング発生回路ＴＧは、特に制限されないが、外部
端子を介して供給されるクロック信号ＣＫ及びライトイ
ネーブル信号ＷＥをもとに、上記各種のタイミング信号
を形成し、各回路に供給する。タイミング発生回路ＴＯ
は、上記タイミング信号φｗｅを形成する書き込みパル
ス発生回路を含む、この書き込みパルス発生回路は、前
述のように、複数の単位遅延回路が直列形態とされてな
る２個の遅延回路ＤＬＩ及びＤＬ２を含む、これらの遅
延回路の遅延時間は、外部端子を介して供給されるパル
ス幅選択信号ＷＳＯ〜ＷＳ２及びセットアツプ時間選択
信号ＳＳＯ，ＳＳＩに従って選択的に変化される。

第１図には、第４ＷＪの論理機能付メモリのタイミング
発生回路ＴＧの一実施例の回路図が示されている。また
、第２図及び第３図には、第１図のタイミング発生回路
ＴＧに含まれる単位遅延回路ＤＣＩ及び遅延ゲート回路
ＤＧＩの一実施例の回路図が示されている。これらの図
に従って、この実施例の論理ａ焼付メモリのタイミング
発生回路ＴＧに含まれる書き込みパルス発生回路の具体
的な構成と動作のｍ要を説明する。なお、第１図には、
タイミング発生回路ＴＧのうち、署き込みパルス発生回
路とその関係回路が部分的に示されているが、タイミン
グ発生回路ＴＧの他の回路については、この発明と直接
関係がないので、説明を割愛する。以下の図において、
図示されるバイポーラトランジスタは、すべてＮＰＮ型
トランジスタである。

第１図において、外部端子を介して入力されるクロック
信号ＣＫぼ、オアゲート回路ＯＧＩの一方の入力端子に
供給されるとともに、フリツブフロップ回路ＦＦＩのク
ロック入力端子Ｃに供給される。オアゲート回路ＯＧＩ
の他方の入力端子には、アンドゲート回路ＡＧＩの出力
信号が供給される、アンドゲート回路ＡＧＩの一方の入
力端子には、内部制御信号ｔ　ｍ　ｃが供給され、その
他方の入力端子には、後述するオアゲート回路ＯＧ２の
反転出力信号ｎ５が供給される。オアゲート回路ＯＧＩ
の出力信号は、パルス拡幅回路ＰＷＥの入力端子に供給
される。ここで、クロ７り信号ＣＫは、特に制限されな
いが、ＥＣＬレベルとされ、所定の周期で所定の期間だ
け一時的にノ）イレベルとされる。また、内部制御信号
ｔ　ｍ　ｃは、特に制限されないが、この論理機能付メ
モリが通常の動作モードとされるときロウレベルとされ
、論理機能付メモリが所定の試験モードとされるとき選
択的にハイレベルとされる。

これらのことから、論理ｔａ能付メモリが通常の動作モ
ードとされるとき、外部端子を介して供給されるクロッ
ク信号ＣＫが、オアゲート回路ＯＧ１を介してパルス拡
幅回路ＰＷＨに伝達される。

また、論理機能付メモリが所定の試験モードとされ上記
内部制御信号ｔ　ｍ　ｃがハイレベルとされるとき、オ
アゲート回路ＯＧ２の反転出力信号ｎ５が、アンドゲー
ト回路ＡＧＩ及びオアゲート回路ＯＧＩを介してパルス
拡幅回路ＰＷＥに伝達され、パルス拡幅回路ＰＷＥ及び
遅延回路ＤＬＩを含む発振ループが形成される。

外部端子を介して供給されるライトイネーブル信号ＷＥ
は、上記フリップフロップ回路ＦＦＩのデータ入力端子
りに供給される。フリップフロップ回路ＦＦＩのクロッ
ク入力端子Ｃには、前述のように、クロック信号ＧＫが
供給される。これにより、フリップフロップ回路ＦＦＩ
は、上記クロック信号ＣＫによりてトリガされ、上記ラ
イトイネーブル信号ＷＥを取り込む。ライトイネーブル
信号ＷＥは、特に制限されないが、論理機能付メモリが
書き込みモードとされるとき、選択的にハイレベルとさ
れる。７９７１７０７１回路ＦＦＩの出力信号は、書き
込みモード信号すなわち内部制御信号ｗｍとして、タイ
ミング発生回路ＴＧの各回路に供給される。

一方、選択制御信号として外部端子を介して供給される
３ビツトのパルス＠選択信号ＷＳＯ〜ＷＳ２は、デコー
ダＤＥＣＩに入力される。デコーダＤＥＣ１は、上記パ
ルス幅選択信号ＷＳＯ〜ＷＳ２をデコードし、対応する
選択信号ＷＯ〜Ｗ７を択一的にハイレベルとする。これ
らの選択信号は、後述する遅延回路ＤＬＩの対応する遅
延ゲート回路ＤＣＩ〜ＤＣ８の制御入力端子ｇにそれぞ
れ供給される。

同様に、選択ｖ制御信号として外部端子を介して供給さ
れる２ビツトの七ノドアップ時間選択信号ｓｓｏ及びＳ
Ｓ１は、デコーダＤＥＣ２に供給される。デコーダＤＥ
Ｃ２は、上記セットアツプ時間選択信号ＳＳＯ及びＳＳ
Ｉをデコードし、対応する選択信号ＳＯ〜ｓ３を択一的
にハイレベルとする。これらの選択信号は、後述する出
力選択回路５ＥＬ２の対応するアントゲ−１−回路ＡＧ
２〜Ａ　Ｇ　５にそれぞれ供給される。

パルス拡幅回路ＰＷＥは、特に制限されないが、オアゲ
ート回路００１を介して供給されるクロック信号ＣＫ等
を所定の時間だけ遅延させ、かつそのパルス幅を約３倍
程度に拡幅する。パルス拡幅回路ＰＷＨの非反転出力信
号ｎｌ及び反転出力信号１Ｔは、遅延回路ＤＬＩを構成
する単位遅延回路ＤＣＩの非反転入力端子ｉ及び反転入
力端子ｉに供給されるとともに、オアゲート回路ＯＧ２
の第１の入力端子に供給される。

遅延回路ＤＬＩは、特に制限されないが、その非反転出
力信号Ｏ及び反転出力繻子τと非反転入力端子１及び反
転入力端子Ｔが順次結合されることによって直列形態と
される４個の単位遅延回路ＤＣＩ〜ＤＣ４ならびに８個
の遅延ゲート回路ＤＧ１〜ＤＧ８により構成される。

単位遅延回路ＤＣＩ〜ＤＣ４は、第２図の単位遅延回路
ＤＣＩに代表して示されるように、一対の差動トランジ
スタＴ１・Ｔ２を基本構成とする。

このうち、トランジスタＴｌのコレクタは、ノードｎａ
とされ、対応−する負荷抵抗Ｒ１を介して回路の接地電
位に結合される。同様に、トランジスタＴ２のコレクタ
は、ノードｎｂとされ、対応する負荷抵抗Ｒ２を介して
回路の接地電位に結合される。差動トランジスタＴ１・
Ｔ２の共通結合されたエミッタと回路の電源電圧との間
には、定電流源１５１が設けられる。ここで、回路の電
源電圧は、特に制限されないが、所定の負の電源電圧と
される。トランジスタＴ１及びＴ２のベースは、それぞ
れこの単位遅延回路ＤＣＩの非反転入力端子ｉ及び反転
入力端子Ｔとされる。

・　トランジスタＴ１のコレクタは、さらにトランジス
タＴ４のベースに共通結合される。また、トランジスタ
ＴＩのコレクタと回路の接地電位との間には、キャパシ
タＣ１が設けられる。同様に、トランジスタＴ２のコレ
クタは、さらにトランジスタＴ３及びＴ５のベースに共
通結合される。また、トランジスタ゛Ｔ２のコレクタと
回路の接地電位との間には、キャパシタＣ２が設けられ
る。キャパシタＣ１及びＣ２は、特に制限されないが、
バイポーラトランジスタのエミッタ容量により形成され
、単位遅延回路ＤＣＩの遅延時間に相当する所定の静電
容量を持つように設計される。

トランジスタＴ３のコレクタは、回路の接地電位に結合
され、そのエミッタと回路の電源電圧との間には、定電
流源ＩＳ２が設けられる。これにより、トランジスタＴ
３は、対応する定電流源■Ｓ２とともに、出カニミッタ
フォロワ回路を構成する。トランジスタＴ３のエミッタ
は、この単位遅延回路ＤＣＩの非反転出力端子０に結合
される。

同様に、トランジスタＴ４及びＴ５のコレクタは、回路
の接地電位に結合され、そのエミッタと回路の電源電圧
との間には、定電流源１３３及び！Ｓ４がそれぞれ設け
られる。これにより、トランジスタＴ４及びＴ５は、対
応する定電流ｉｉ　Ｉ　Ｓ　３及び１５４とともに、そ
れぞれ出カニミッタフォロワ回路を構成する。トランジ
スタＴ４のエミッタは、この単位遅延回路ＤＣＩの反転
出力端子ｉに結合される。また、トランジスタＴ５のエ
ミッタは、この単位遅延回路ＤＣＩのワイヤドオア出力
端子Ｗに結合される。各単位遅延回路のワイヤドオア出
力端子Ｗは、他の単位遅延回路のワイヤドオア出力端子
Ｗと直接結合されることによって、結線論理和回路を構
成する。

非反転入力端子ｌが反転入力信号ｉより低いロウレベル
とされるとき、トランジスタＴ２がオン状態となり、ト
ランジスタＴ１はカットオフ状態となる。したがって、
トランジスタＴｌのコレクタすなわちノードｎａの電位
は、回路の接地電位のようなハイレベルとされ、トラン
ジスタＴ２のコレクタすなわちノードｎｂの電位は、定
電流源１３１の′２１流値と負荷抵抗Ｒ２の抵抗値によ
って決まる所定のロウレベルとされる。ノードｎａのハ
イレベルは、トランジスタＴ４のベース・エミンク電圧
分だけシフトされた後、単位遅延回路ＤＣ１の反転出力
信号子として出力される。また、ノードｎｂのロウレベ
ルは、トランジスタＴ３及びＴ５のベース・エミッタ電
圧分だけそれぞれシフトされた後、単位遅延回路ＤＣＩ
の非反転出力信号０及びワイヤドオア出力信号Ｗとされ
る。

次に、非反転入力端子１が反転入力端子ｉより高いハイ
レベルとされると、トランジスタＴ２はカットオフ状態
になり、代わってトランジスタＴ１がオン状態になろう
とする。また、これにともなって、ノードｎａの電位が
ハイレベルから定電流源１５１の電流値と負荷抵抗Ｒ１
の抵抗値によって決まる所定のロウレベルに変化し、ノ
ードｎｂの電位がロウレベルから回路の接地電位のよう
なハイレベルに変化しようとする。ところが、前述のよ
うに、ノードｎａ及びｎｂと回路の接地電位との間には
、所定の静電容量を持つキャパシタＣＩ及びＣ２がそれ
ぞれ設けられる。このため、ノードｎａ及びｎｂのレベ
ルは、キャパシタＣ１の静電容量と定電流？Ｂｔｓｔの
電流値ならびにキャパシタＣ２の静電容量と負荷抵抗Ｒ
２の抵抗値によって決まる所定の時定数に従うて徐々に
変化し、これにともなってトランジスタＴ１及びＴ２の
状態が遷移する。その結果、単位遅延回路Ｄｅｌの非反
転出力信号Ｏと反転出力信号τならびにワイヤドオア出
力信号Ｗは、非反転入力信号ｉ及び反転入力信号ｉに一
対して所定の遅延時間だけ遅れて変化されるものとなる
。

一方、遅延ゲート回路ＤＣＩ〜ＤＧ８は、第３図の遅延
ゲート回路ＤＧＩに代表しζ示されるように、基本的に
上記単位遅延回路ＤＣＩ〜Ｌ）Ｃ４を踏襲する回路構成
とされ、遅延ｌ路ＤＬＩを構成する単位遅延回路として
機能する。第３図において、トランジスタＴ６〜ＴＩＯ
と抵抗１？３．　　Ｒ４及びキャパシタＣ３，Ｃ４なら
びに定電流源！８５〜ＩＳ８は、第１図のトランジスタ
Ｔ１〜Ｔ５と抵抗Ｒ１，Ｒ２及びキャパシタＣＩ、Ｃ２
ならびに定電流ａｘｓｔ〜ＩＳ４にそれぞれそのまま対
応する。トランジスタＴ６及びＴ７のコレクタは、それ
ぞれノードｎｃ及びｎｄとされ、トランジスタＴ６及び
Ｔ７のベースは、それぞれ遅延ゲートｌ？１ｌｖ１４Ｄ
Ｇ１の非反転入力端子１及び反転入力端子下とされろ、
以下、上記単位遅延回路ＤＣ１〜ＤＣ４’と遅延ゲート
回路ＤＧ　１−ＤＧ　８の異なる部分について、説明を
追加する。

第３図において、差動トランジスタＴ６・Ｔ７の共通結
合されたエミッタは、トランジスタＴ１１のコレクタに
結合される。トランジスタＴｌｌのエミッタは、差動形
態とされるトランジスタＴ１２のエミッタに共通結合さ
れ、さらに定電流源１３５を介して回路の電源電圧に結
合される。トランジスタＴ１２のコレクタは、ノードｎ
ｄに共通結合され、そのベースは、この遅延ゲート回路
ＤＧＩの制御入力端子ｇとされる。トランジスタＴｌｌ
のベースには、論理機簡付メモリの図示されない定電圧
発生回路から、所定”の参照電位ＶＢＢが供給される。

ここで、上記参照電位ＶｉｌＢは、制御入力端子ｇに供
給される選択信号ＷＯ〜Ｗ７のロウレベル及びハイレベ
ルのほぼ中間レベルとされる。これにより、差動トラン
ジスタＴ１１・Ｔ１２は、その制御入力端子ビに供給さ
れる選択信号ＷＯ〜Ｗ７に対して、上記参照電位Ｖｏｏ
ｊｉ−論理スレッジホルトレベルとする電流スイッチ回
路として機能する。

対応する選択信号ＷＯ〜Ｗ７が参照電位ＶＢＢより低い
ロウレベルとされるとき、トランジスタＴ１２はカット
オフ状態となり、トランジスタＴ１１がオン状態となる
。したがって、差動トランジスタＴ６・Ｔ７は動作状態
とされ、遅延ゲート回路ＤＧＩの非反転出力信号０と反
転出力信号０ならびにワイヤドオア出力信号Ｗば、上記
第２図の単位遅延回路ＤＣＩと同様に、非反転入力信号
ｌ及び反転入力信号下に従って選択的にノ１イレベル又
はロウレベルとされる。

一方、対応する選択信号ＷＯ〜Ｗ７が参照電位Ｖｔ１Ｂ
より高いハイレベルとされるとき、トランジスタＴｌｌ
はカットオフ状態となり、代わってトランジスタＴ１２
がオン状態となる。したがって、差動トランジスタＴ６
・Ｔ７は非動作状態とされ、ノードｎｄは、トランジス
タＴ１２を介して強制的に所定のロウレベルとされる。

このとき、ノードｎｃは、差動トランジスタＴ６・Ｔ７
が非動作状態とされることで、回路の接地電位のような
ノ＼イレベルとされる。これにより、遅延ゲート回路Ｄ
ＧＩの非反転出力信号０及びワイヤドオア出力信号Ｗは
、対応する選択信号ＷＯ〜Ｗ７に関係なく、ロウレベル
に固定され、反転出力信号０はノ＼イレベルに固定され
る。

つまり、遅延ゲート回路ＤＣＩ〜ＤＧ８は、その制御入
力端子ｇに供給される選択信号ＷＯ〜Ｗ７がロウレベル
とされることで、上記単位遅延回路ＤＣＩ〜ＤＣ４と同
様に、非反転入力端子ｉ及び反転入力端子下に供給され
る相補入力信号を所定の遅延時間だけ遅延させる単位遅
延回路としてｔａ能する。また、対応する選択信号ＷＯ
〜Ｗ７がロウ・レベルとされるとき、遅延ゲート回路Ｄ
　Ｃ，１〜ＤＧ８の出力信号は、非反転入力信号ｉ及び
反転入力信号ｉのレベルに関係なく、非反転出力信号０
及びワイヤドオア出力信号Ｗがハイレベルとされ反転出
力信号τがロウレベルとされる論理“Ｏ”の状態に固定
される。

第１図において、単位遅延回路ＤＣ１〜ＤＣ４のワイヤ
ドオア出力端子Ｗは共通結合され、ノードｎ２とされる
。これにより、ノードｎ２は、単位遅延回路ＤＣＩ〜Ｄ
Ｃ４のうちいずれかのワイヤドオア出力信号Ｗがハイレ
ベルとされるとき、選択的にハイレベル−とされる。ノ
ードｎ２は、さらにオアゲート回路ＯＧ２の第２の入力
端子に結合される。一方、遅延ゲート回路ＤＧＩ〜ＤＣ
４のワイセドオア出力端子Ｗは共通結合され、ノードｎ
３とされる。これにより、ノードｎ３は、遅延ゲート回
路ＤＧ　１−ＤＣ４のうちいずれかのワイヤドオア出力
信号Ｗがハイレベルとされるとき、選択的にハイレベル
とされる。ノードｎ３は、さらにオアゲート回路ＯＧ２
の第３の入力端子に結合される。同様に、遅延ゲート回
路ＤＧ５〜ＤＧ８のワイヤドオア出力端子Ｗは共通結合
され、ノードｎ４とされる。これにより、ノードｎ４は
、遅延ゲート回路ＤＣ５〜ＤＧ８のうちいずれかのワイ
ヤドオア出力信号Ｗがハイレベルとされるとき、選択的
にハイレベルとされる。ノードｎ４は、さらにオアゲー
ト回路ＯＧ２の第４の入力端子に結合される。

これらのことから、オアゲート回路ＯＧ２の非反転出力
信号ｎ５は、パルス拡幅回路ＰＷＥと単位遅延回路ＤＣ
Ｉ〜ＤＣ４及び遅延ゲート回路ＤＧ　１−ＤＧ　８のう
ちいずれかの出力信号がハイレベルとされるとき、選択
的にハイレベルとされる。

オアゲート回路ＯＧ２の反転出力信号ｎ５は、上記非反
転出力信号ｎ５と相補的にハイレベルとされる。前述の
ように、遅延ゲート回路ＤＧＩ〜ＤＧ８のワイヤドオア
出力信号Ｗは、対応する選択信号ＷＯ〜Ｗ７がハイレベ
ルとされることで、選択的にロウレベルに固定される。

これにより、そのワイヤドオア出力信号Ｗが固定される
遅延ゲート回路の後段に接続されるすべての遅延ゲート
回路のワイヤドオア出力信号Ｗは、同様にロウレベルに
固定される。つまり、オアゲート回路ＯＧ２は、上記パ
ルス拡幅回路ＰＷＥと単位遅延回路ＤＣ１〜ＤＣ４及び
遅延ゲート回路ＤＣＩ〜ＤＧ８の出力信号に対するオア
ゲート回路として機能し、あわせて選択信号ｗＯ〜ｗ７
に従って選択的に有効とされる遅延ゲート回路ＤＣＩ〜
ＤＧ８とともに、出力選択回路５ＥＬ１を構成するもの
である。

言うまでもなく、オアゲート回路ＯＧ２の出力信号ｎ５
のパルス幅は、選択信号ｗＯがハイレベルとされるとき
に最小となり、パルス拡幅回路ＰＷＥの出力信号ｎ１の
パルス幅に単位遅延回路ＤＣ１−ＤＣ４の合計遅延時間
を加えた値となる。また、オアゲート回路ＯＧ２の出力
信号ｎ５のパルス幅は、選択信号ｗＯ〜ｗ７がすべてロ
ウレベルとされるときに最大となり、パルス拡幅回路Ｐ
ＷＥの出力信号ｎ１のパルス幅に単位遅延回路ＤＣ１〜
ＤＣ４及び遅延ゲート回路ＤＣＩ〜ＤＧ８の合計遅延時
間を加えた値となる。これにより、遅延回路ＤＬＩは、
オアゲート回路ＯＧ２の出力信号ｎ５ひいては後述する
暑き込みパルスすなわちタイミング信号φｗｅのパルス
幅を決定する遅延回路として作用するものとなる。

オアゲート回路ＯＧ２の非反転出力信号ｎ５及び反転出
力信号７丁は、遅延回路ＤＬ２の単位遅延回路ＤＣ５の
非反転入力端子ｉ及び反転入力端子ｉにそれぞれ供給さ
れる。また、反転出力信号ｎ５は、前述のように、アン
ドゲート回路ＡＧＩの一方の入力端子に供給され、非反
転出力信号ｎ５は、出力選択回路５ＥＬ２のアンドゲー
ト回路ＡＧ２の一方の入力端子に供給される。

遅延回路ＤＬ２は、特に制限されないが、その非反転出
力端子０及び反転出力端子０と非反転入力端子ｉ及び反
転入力端子ｉが順次結合されることによって直列形態と
される３個の単位遅延回路ＤＣ５〜ＤＣ７により構成さ
れる。これらの単位遅延回路ＤＣ５〜ＤＣ７は、特に制
限されないが、上記単位遅延回路ＤＣＩ−ＤＣ４と同一
の回路構成とされ、その非反転出力信号０は、それぞれ
ノードｎ６〜ｎ８とされる。ノードｎ６は、さらに出力
選択回路５ＥＬ２のアントゲ−１・回路ＡＧ３の一方の
入力端子に供給される。同様に、ノードｎ７及びｎ８は
、さらに出力選択回路５ＥＬ２のアンドゲート回路ＡＧ
４及びＡＣ３の一方の入力端子にそれぞれ供給される。

単位遅延回路ＤＣ５〜ＤＣ７からなる遅延回路ＤＬ２は
、所定のパルス幅を持つオアゲート回路ＯＧ２の出力信
号ｎ５を、そのパルス幅を変化させることなく順次全体
的に遅延させる。

アンドゲート回路Ａ０２〜ＡＧ５の他方の入力端子には
、特に制限−されないが、上記デコーダＤＥＣ２から、
対応する選択信号ＳＯ〜Ｓ３がそれぞれ供給される。ア
ンドゲート回路ＡＧ２の出力信号は、オアゲート回路Ｏ
Ｇ３の第１の入力端子に供給される。同様に、アンドゲ
ート回路ＡＣ３〜ＡＧ５の出力信号は、上記オアゲート
回路ＯＧ３の第２〜第４の入力端子にそれぞれ供給され
る。

これにより、オアゲート回路ＯＧ３の出力信号は、上記
アンドゲート回路Ａ０２〜ＡＧ５のうちいずれかの出力
信号がハイレベルとされるとき、選択的にハイレベルと
される。つまり、アンドゲート回路ＡＧ２〜ＡＧ５及び
オアゲート回路ＯＧ３からなる出力選択回路５ＥＬ２は
、選択信号ＳＯ〜Ｓ３が択一的にハイレベルとされるこ
とで、出力選択回路ＳＥＬ　１又は遅延回路ＤＬ２の対
応する出力信号ｎ５〜ｎ８を選択的に伝達する作用を持
つものとなる。

オアゲート回路ＯＧ３の出力信号は、アンドゲート回路
ＡＧ６の一方の入力端子に供給される。

このアンドゲート回路ＡＧ６の他方の入力端子には、上
記フリップフロップ回路ＦＦＩの出力信号すなわち内部
制御信号ｗｍが供給される。これにより、アンドゲート
回路ＡＧ６の出力信号すなわち書き込みパルス言い換え
るならばタイミング信号φｗｅは、出力選択回路ＳＥＬ
、２の出力信号と内部制御信号ｗｍがともにハイレベル
とされるとき、選択的にハイレベルとされる。つまり、
この実施例の論理機能付メモリのタイミング発生回路Ｔ
Ｏにおいて、クロック信ｒ＋ＣＫをもとに形成されるオ
アゲート回路ＯＧ３すなわち出力選択回路５ＥＬ２の出
力信号は、動作モードに関係なく常時形成され、論理機
能付メモリがそのサイクルにおいて書き込みモードとさ
れ内部制御信号ｗｍがハイレベルとされるとき、選択的
にタイミング信号φｗｅとされ、バイポーラＲＡＭのラ
イトアンプＷＡに供給される。

第５図には、第１図の夕・イミング発生回路ＴＧの一実
施例のタイミング図が示されている。同図には、パルス
幅選択信号ＷＳＯ〜ＷＳ２が選択信号Ｗ６をハイレベル
とする組み合わせとされ、セットアンプ時間選択信号Ｓ
Ｓ０，３３１が選択信号ｓｌをハイレベルとする組み合
わせとされる場合が、例示的に示される。第５図により
、この実施例のタイミング発生回路ＴＧの書き込みパル
ス発生回路の動作の概要を説明する。

第５図において、クロック信号ＧＫは、特に制限されな
いが、比較的小さなデユーティを持つ周期的なパルスと
される。論理機能付メモリの動作は、特に制限されない
が、このクロック信号ＧＫの１周期を１メモリサ・イク
ルとして実行され、各メモリサイクルの動作モードは、
ライトイネーブル信号ＷＥに従って決定される。このた
め、クロック信号ＧＫがハイレベルとされるのに先立っ
て、う・イトイネーブル信号ＷＥがロウレベルからハイ
レベルとされ、同時に所定の入力データＤＩＯ〜Ｄｉｎ
が供給される。また、パルス幅選択信号ＷＳＯ〜ＷＳ２
が選択信号Ｗ６をハイレベルとする組み合わせで供給さ
れ、セットアンプ時間選択信号ＳＳＯ，ＳＳＩが選択信
号ｓｌをハイレベルとする組み合わせで供給される。

タイミング発生回路ＴＧでは、パルス幅選択信号ＷＳＯ
〜ＷＳ２の組み合わせに応じて、゛デコーダＤＥＣ１の
出力信号すなわち選択信号Ｗ６が択一的にハイレベルと
され、セットアンプ時間選択信号ＳＳＯ，ＳＳＩの組み
合わせに応じて、デコーダＤＥＣ２の出力信号すなわち
選択信号ｓｌが択一的にハイレベルとされる。また、ク
ロック信号ＣＫの立ち上がりエツジにおいて、ライトイ
ネーブル信号ＷＥがハイレベルであることから、フリッ
プフロップ回路ＦＦＩがセット状態となり、書き込みモ
ード信号すなわち内部制御信号ｗｍがハイレベルとされ
る。

一方、クロック信号ＣＫは、オアゲート回路ＯＧ１を経
て、パルス拡幅回路ＰＷＥに供給され、その結果、クロ
ック信号ＧＫの約３倍のパルス幅を持つパルス拡幅回路
ＰＷＥの出力信号ｎｌが形成される。この出力信号ｎ１
は、オアゲート回路ＯＧ２に供給され、その出力信号ｎ
５をハイレベルに立ち上げるとともに、単位遅延回路Ｄ
ＣＩ〜ＤＣ４及び遅延ゲート回路ＤＣＩ〜ＤＧ８からな
る遅延回路ＤＬＩに供給される。

この実施例では、前述のように、選択信号Ｗ６が択一的
にハイレベルとされる。したがって、上記パルス拡幅回
路ＰＷＨの出力信号ｎ１は、そのままのパルス幅で遅延
ゲート回路ＤＧ６の出力端子まで伝達され、遅延ゲート
回路ＤＧ７から後段の遅延ゲート回路ＤＧ？及びＤＧ８
の出力信号がロウレベルに固定される。このため、ノー
ドｎ２及びｎ３は、パルス拡幅回路ＰＷＨの出力信号ｎ
ｌのパルス幅に、それぞれ対応する単位遅延回路ＤＣＩ
−ＤＣ４及び遅延ゲート回路ＤＧＩ−ＤＧ４の合計遅延
時間を加えた期間だけハイレベルとされる。また、ノー
ドｎ４は、パルス拡幅回路ＰＷＨの出力信号ｎ１のパル
ス幅に有効とされる遅延ゲート回路ＤＧ５及びＤＧ６の
合計遅延時間を加えた期間だけハイレベルとされる。

オアゲート回路ＯＧ２の出力信号ｎ５は、前述のように
、パルス拡幅回路ＰＷＨの出力信号ｎｌがハイレベルと
されることでハイレベルとされ、ノードｎ４がロウレベ
ルとされることでロウレベルに戻される。これにより、
オアゲート回路ＯＧ２の出力信号ｎ５のパルス幅は、パ
ルス拡幅回路ＰＷＨの出力信号ｎ１のパルス幅に遅延回
路ＤＬ１を構成する単位遅延回路ＤＣＩ〜ＤＣ４及び遅
延ゲート回路ＤＣＩ〜ＤＧ６の合計遅延時間を加えた値
となる。

オアゲート回ＶｓＯＧ２の出力信号ｎ５は、さらに遅延
回路ＤＬ２を構成する単位遅延回路ＤＣ５〜ＤＣ７によ
って、そのままのパルス幅で遅延され、出力ｆａ号ｎ６
〜ｎ８が形成される。これらの出力信号ｎ５及びｎ６〜
ｎ８は、前述のように、出力選択回路５ＥＬ２の対応す
るアンドゲート回路ＡＣ２〜ＡＧ５にそれぞれ供給され
る。

この実施例では、前述のように、選択信号ｓ１が択一的
にハイレベルとされる。このため、アンドゲート回路Ａ
Ｇ３が択一的に伝達状態とされ、遅延回路ＤＬ２の単位
遅延回路ＤＣ５の出力信号ｎ６のみが、出力選択回路５
ＥＬ２の出力信号として伝達される。出力選択回路５Ｅ
Ｌ２の出力信号は、このメモリサイクルにおいて論理機
能付メモリが書き込みモードとされ内部制御信号ｗｍが
ハイレベルとされることから、害き込みパルスすなわち
タイミング信号φｗｅとされ、ライトアンプＷＡに供給
される。この実施例において、書き込みパルスすなわち
タイミング信号φｗｅは、パルス拡幅回路ＰＷＨの出力
信号ｎ１のパルス幅に遅延回路ＤＬＩを構成する単位遅
延回路ＤＣＩ〜ＤＣ４及び遅延ゲート回路ＤＧＩ〜ＤＧ
６０合計遅延時間を加えた所定のパルス幅を持ち、また
パルス拡幅回路ＰＷＥと遅延回路ＤＬ２の単位遅延回路
ＤＣ５の合計遅延時間によって決まる所定のセットアツ
プ時間を持つものとなる。

以上のように、この実施例の論理機能付メモリは、書き
込みパルス発生回路を含むタイミング発生回路ＴＧを内
蔵し、クロック信号ＣＫ及びライトイネーブル信号ＷＥ
をもとに所定のパルス幅及びセフ）アンプ時間を持つ書
き込みパルスを内部で自律的に形成する機能を有する。

タイミング発生回路ＴＧの書き込みパルス発生回路には
、上記書き込みパルスのパルス幅を決定する遅延回路Ｄ
Ｌ１と、セントアップ時間を決定する遅延回路ＤＬ２が
含まれる。これらの遅延回路は、外部端子を介して供給
されるパルス幅選択信号ｗｓｏ−ｗＳ２又はセットアン
プ時間選択信号ｓｓｏ、ｓｓ１に従って選択的に有効と
される複数の単位遅延回路及び遅延ゲート回路によって
構成され、その実質的な遅延時間が上記パルスＩＩｇ選
沢信号ＷＳＯ〜ＷＳ２及びセットアンプ時間選択信号Ｓ
ＳＯ。

ＳＳＩによって制御される。このため、この実施例の論
理機能付メモリは、半製品又は製品完成後の段階でも、
マスク変更を必要とすることなく、書き込みパルスのタ
イミング条件を最適化することができる。これにより、
この実施例の論理機能付メモリは、その開発期間を短縮
し、製品歩留りを高めることができるものである。

以上の本実施例に示されるように、この発明をバイポー
ラＲＡＭを基本構成とする論理機能付メモリ等の半導体
集積回路装置に適用した場合、次のような効果が得られ
る。すなわち、（１１８６理機能付メモリの書き込みパルス発生回路等
に含まれる遅延回路−を直列形態とされる複数の単位遅
延回路によって構成し、これらの単位遅延回路の出力信
号を選択信号に従って選択的に伝達する出力選択回路と
、所定の選択制御信号をデコードして上記選択信号を択
一的に形成するデコーダとを設けることで、遅延回路の
遅延時間を制御できるという効果が得られる。

（２）上記（１１項により、半製品あるいは製品完成後
において、パッド又は外部端子から上記選択制御信号を
供給することで、マスク等の変更を必要とすることなく
、論理機能付メモリの署き込みパルス等のパルス幅やセ
ットアツプ時間等を調整できるという効果が１４られる
。

（３）上記（１１項及び（２）項により、論理機能付メ
モリ等の開発期間を短縮し、その低コスト化を図ること
ができるという効果が得られる。

（４）上記（１）項及び（２）項により、論理機能付メ
モリ等の沿産工程において、その製品歩留りを高めるこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、パルス幅選択
信号ＷＳＯ〜ＷＳ２及びセットアツプ時間選択信号３３
０．ＳＳＩは、プローブ試験の段階で内部パッドを介し
て供給されるものであってもよいし、そのピント数は任
意である。また、これらのパルス幅選択信号及びセット
アツプ時間選択信号は、デコーダによってデコードされ
ることなく、直接選択信号とし゛ζ供給されることもよ
い。第１図において、遅延回路ＤＬＬは、遅延ゲート回
路ＤＧＩ−ＤＧ８を単位遅延回路に置き換えることもで
きる。この場合、選択信号ｗＱ−ｗ７に従って対応する
単位遅延回路の出力信号を伝達する選択回路とオアゲー
ト回路を別途必要とする。第１図の実施例では、ライト
・イネーブル信号ＷＥに関係なく、クロ７り信号ＣＫを
もとに所定のパルス幅とセットアツプ時間を持つ信号を
形成した後、内部制御信号ｗ　ｍと論理積をとることで
、タイミング（Ｒ号φｗｅを形成しているが、遅延回路
ＤＬＬの前段でクロック信号ＧＫとう・イトイネーブル
信ｑＷＥの論理積をとった後、そのパルス幅及びセット
アンプ時間を調整する方法もよい、！Ｆき込みパルス発
生回路は、上記パルス幅選択信号ＷＳＯ〜ＷＳ２及びセ
フ）アップ時間選択信号ＳＳＯ，ＳＳＩが供給されない
とき、自動的に書き込みパルスのパルス幅及びセントア
ンプ時間をその調整可能範囲の中心値とするものであっ
てよい、第４図において、メモリアレイＭＡＲＹは複数
のメモリマットにより構成されるものであってもよいし
、バイポーラＲＡＭは、カラム選択回路を持つものであ
ってもよい、さらに、第１図に示されるタイミング発生
回路ＴＧや第２図及び第３図に示される単位遅延回路及
び遅延ゲート回路の具体的な回路構成と第４図に示され
ろ論理機能付メモリのブロック構成ならびに制御信号や
タイミング信号の組み合わせ等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリの
書き込みパルス発生回路に通用した場合について説明し
たが、それに限定されるものではなく、例えば、論理機
能付メモリのその他のパルス発生回路や論理機能付メモ
リを含む各種のディジタル装置等にも通用できる０本発
明は、少なくとも遅延回路を含むタイミング設定回路あ
るいはこのようなタイミング設定回路を含む半導体集積
回路装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、論理機能付メモリの書き込みパルス発生回
路等に含まれる遅延回路を直列形態とされる複数の単位
遅延回路によって構成し、これらの単位遅延回路の出力
信号を選択信号に従って選択的に伝達する出力選択回路
と、所定の選択制御信号をデコードして上記選択信号を
択一的に形成するデコーダとを設けることで、半製品あ
るいは製品完成後において、バンド又は外部端子から上
記選択制御信号を供給するごとにより、マスク等の変更
を必要とすることなく、論理機能付メモリの書き込みパ
ルス等のパルス幅やセットアツプ時間等を調整できる。

これにより、論理機能付メモリ等の開発期間を短縮し、
その製品歩留りを高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用された論理機能付メモリのタ
イミング発生回路の一実施例を示す回路図、第２図は、第１図のタイミング発生回路に含まれる単位
遅延回路の一実施例を示す回路図、第３図は、第１図の
タイミング発生回路に含まれる遅延ゲート回路の一実施
例を示す回路図、第４図は、第１図のタイミング発生回
路を含む論理機能付メモリの一実施例を示すブロック図
、第５図は、第１図のタイミング発生回路の一実施例を
示すタイミング図である。ＴＯ・・・タイミング発生回路、ＰＷＥ・・・パルス拡
幅回路、ＤＬｌ、ＤＬ２・・・遅延回路、ＤＣＩ−ＤＣ
？・・・単位遅延回路、ＤＧＩ〜ＤＧ８・・・遅延ゲー
ト回路、５ＥＬＩ、５ＥＬ２・・・出力選択回路、ＤＥ
Ｃｌ、ＤＥＣ２・・・デコーダ、ＦＦＩ・・・フリップ
フロップ回路、ＡＣＩ〜ＡＧ６・・・アンドゲート回路
、ＯＧＩ〜ＯＧ３・・・オアゲート回路。Ｔ１へＴ１２・・・トランジスタ、Ｒ１〜Ｒ４・・・負
荷抵抗、０１〜Ｃ４・・・キャパシタ、１３１〜！Ｓ８
・・・定電流源。ＭＡＲＹ・・・メモリアレイ、ＡＤ・・・アドレスデコ
ーダ、ＡＤＢ・・・アドレスバッファ、ＷＡ・・・ライ
トアンプ、ＲＡ・・・リードアンプ、ＤｒＢ・・・デー
タ入カバソファ、ｌ’）　０１３・・・データ出力バッ
ファ。代理人弁理士　　ｉ・ｌ若　光政第２図第３図Ｇ１ｙ、Ｉ＋　図

Claims

【特許請求の範囲】１、その遅延時間が所定のパッド又は外部端子から供給
される選択制御信号に従って変化される遅延回路を具備
することを特徴とする半導体集積回路装置。２、上記遅延回路は、所定の入力信号をもとに上記入力
信号に対して所定の時間関係を持ちかつ所定の時間幅を
持つ出力信号を形成するパルス発生回路に含まれるもの
であり、直列形態とされる複数の単位遅延回路により構
成されるものであって、上記パルス発生回路は、さらに
上記選択制御信号をデコードして対応する選択信号を択
一的に形成するデコーダと、上記選択信号に従って対応
する上記単位遅延回路の出力信号を選択的に伝達する出
力選択回路とを含むものであることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。３、上記半導体集積回路装置は、バイポーラＲＡＭを基
本構成とする論理機能付メモリであり、上記パルス発生
回路は、上記論理機能付メモリのタイミング発生回路に
含まれるものであって、上記出力信号は、上記バイポー
ラＲＡＭのライトアンプに供給される書き込みパルスで
あることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体集積回路装置。