JPH01236499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長構成を備えた半導体記憶装置、さらには冗
長構成が選択されるときのアクセス速度がその非選択状
態に比べて低下しないようにする冗長構成技術に係り、
例えば、ＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）の不良ビット救済に適用して有効な技術に関
するものである。

〔従来技術〕

チップ内に冗長性を導入して半導体集積回路の歩留まり
を向上させる技術は、集積度もしくは記憶容量の増大に
伴って増える傾向にあるメモリセルの欠陥救済に利用す
ることができる。

従来、半導体記憶装置において不良ビットを代替する予
備エレメントは、冗長ワード線などを含む予備行（スペ
ア・ロー）及び冗長ビット線などを含む予備列（スペア
・カラム）をメモリセルアレイの一部に含めて構成され
ていた。

このような予備行や予備列のような冗長構成を含む半導
体記憶装置に対して欠陥救済を行う場合には、ウェーハ
プローブテストなどを介してチップ内のメモリセルアレ
イに着目してメモリセルのアドレス対応で不良セルの位
置を検出する。このようにして得られた不良セルの位置
情報はテスタや外部装置に内蔵されたフェールメモリに
格納され、これに格納されたフェールビットマツプに従
って不良ビットを欠陥救済ビットに置き換えるための冗
長プログラムが行われる。

冗長プログラムが施された半導体記憶装置に救済すべき
アドレスが供給されると、これを判別する冗長アドレス
デコーダが正規のアドレスデコーダによるメモリセルの
選択動作を禁止した後に、予備行又は予備列に含まれる
欠陥救済ビットのアドレシングを予備デコーダで行うよ
うになっている。

尚、冗長構成について記載された文献の例としては１９
８０年７月２１日に日経マグロウヒル社発行のｒ日経エ
レクトロニクスＪ　Ｐ１８９〜Ｐ２Ｏ１がある。

【発明が解決しようとする課題〕

しかしながら、従来の予備行及び予備列による冗長構成
では、救済すべきアドレスが供給されると、正規のアド
レスデコーダによるメモリセルの選択動作を禁止すると
いう特別な動作を行った後に、予備行又は予備列に含ま
れる欠陥救済ビットのアドレシングが行われるため、欠
陥救済ビットのアドレシングが行われるまでには正常な
メモリセルをアクセスする場合に比べて少なからず時間
を要し、その結果として、半導体記憶装置全体としての
アクセスタイムは当該欠陥救済ビットの相対的に遅いア
クセスタイムに従わざるを得なくなる。これによって１
本来高速アクセス可能なものであっても一旦不良ビット
の救済が施されると、一部の欠陥救済ビットに関するア
クセスタイムの遅れが半導体記憶装置全体の公称的なア
クセスタイムの低速化をもたらして、アクセスタイムの
点においてバージョン・ダウンせざるを得ないという問
題があった。

本発明の目的は、不良ビットの救済を施してもこれによ
ってアクセスタイムに遅延をもたらすことのない冗長構
成を備えた半導体記憶装置を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は１本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルアレイに含まれる欠陥メモリセル
を救済するためにプログラムされた救済すべきアドレス
の入力を判定する判定手段と、救済すべきアドレス入力
に応じた上記判定手段の出力に基づいて選択されるゲー
ト手段と、メモリセルアレイ内で選択されたメモリセル
から共通データ線に読み出されるデータを増幅するもの
であって、上記ゲート手段が選択されるときにはこれに
呼応して増幅出力動作が禁止される増幅手段と、この増
幅手段の出力端子に上記ゲート手段を介して結合された
欠陥メモリセル代替用のデータ保持手段とを備えて半導
体記憶装置を構成するものである。

このとき、上記データ保持手段を、外部にデータを出力
する出力バッファの入力端子及び外部からデータを取り
込む入力バッファの出力端子にゲート手段を介して共通
接続した書き換え可能な構成とする場合、データの書き
込みに際して、上記判定手段の出力に基づくゲート手段
の選択から非選択への切り換えタイミングは、メモリセ
ルに対する書き込み動作を規定する制御信号に基づいて
その書き込み終了６タイミングと同じもしくはそれ以前
になるように制御される。

〔作　用〕

上記した手段によれば、救済すべきアドレスが供給され
たとき、欠陥メモリセル代替用のデータ保持手段を選択
する動作は、メモリセルに対する通常のアドレシングが
完了されるまでに行えばよいという時間的な余裕ができ
、従来のようにメモリセルをアドレシングする前にその
対象を予備行。

予備列に切り換えるような予備ビット固有の動作を正常
なメモリセルのためのアクセス動作に対して更に追加す
る必要がないことにより、不良ビットの救済を施しても
当該救済ビットのアクセスタイムが特別に遅延する事態
を防止して、欠陥救済を施したものと施さないものとの
間で同じアクセスタイム得ることを達成するものである
。

本発明に斯る冗長構成を書き換え可能な半導体記憶装置
に適用する場合、データの書き込みに際しては、上記判
定手段の出力に基づくゲート手段の選択から非選択への
切り換えタイミングは、メモリセルに対する書き込み制
御信号に基づいてその書き込み終了タイミングと同じも
しくはそれ以前とされることにより、欠陥メモリセル代
替用のデータ保持手段に対する誤書き込みの防止を比較
的簡単に達成するものである。

〔実　施　例１〕 第１図は本発明に係る半導体記憶装置の一実施例である
ＳＲＡＭの全体を概略的に示すブロック図である。同図
に示されるｓＲＡＭは、特に制限されないが、公知のＭ
Ｏ８集積回路製造技術によって１つの半導体基板に形成
される。

第１図に示されるＳＲＡＭは図示しない複数個のスタテ
ィック型メモリセルをマトリクス配置してメモリセルア
レイ１を構成する。

メモリセルアレイ１に含まれるメモリセルのうち同じ行
に配置されたものはその選択端子が夫々の行に対応する
ワード線ＷＬ、〜ＷＬｈに接続され、同じ列に配置され
たものはそのデータ入出力Ｌ６〜ＢＬｉ、ＢＬｉに接続
されている。

上記ワード線ＷＬ、−ＷＬｈはローアドレスデコーダ２
の出力によってその１本が選択レベルに駆動されるが、
その選択動作は、外部から供給されるローアドレス信号
Ａ０〜Ａｊを内部相補アドレス信号に変換するローアド
レスバッファ３の出ＢＬ、、−ＢＬｉ、ＢＬｉは、特に
制限されないが、その一方において、図示しない負荷Ｍ
Ｏ８ＦＥＴに結合され、他方において、カラム選択回路
４に含まれる図示しないカラムスイッチ素子を介して共
通データ線ＣＤ、ＣＤに共通接続される。上記カラム選
択回路４に含まれる図示しない各カラムスイッチ素子は
、カラムアドレスデコーダ５の出力選択信号によってス
イッチ制御され、この制御動作は、外部から供給される
カラムアドレス信号Ａ　ｋ　＝　Ａ　ｎを内部相補アド
レス信号に変換するカラムアドレスバッファ６の出力に
よって決定される。

したがって、本実施例のＳＲＡＭに上記アドレス信号Ａ
０〜Ａｎが供給されると、このアドレス信号に対応され
る所定のメモリセルのデータ入出力端子が、カラム選択
回路４を介して共通データ線ＣＤ、ＣＤに導通状態にさ
れる。

上記共通データ線ＣＤ、ＣＤには、書き込みアンプ７の
出力端子と、差動増幅型のセンスアンプ８の一対の差動
入力端子が接続されている。上記各書き込みアンプ７は
、特に制限されないが、データ人力バッファ９に外部か
ら供給される書き込みデータがシングルエンドで供給さ
れ、これに基づいて上記共通データ線ＣＤ、ＣＤを所定
の相補レベルに駆動する。上記センスアンプ８は、特に
制限されないが、基本的にデータ読み出し動作に呼応し
て活性化され、アドレシングされたメモリセルから共通
データ線ＣＤ、ＣＤに読み出される相補信号を増幅して
シングルエンドでデータ出力バッファ１０に与える。尚
、データ入力バッファ９で共通データ線ＣＤ、ＣＤを直
接駆動することができる場合には書き込みアンプ７を省
略することもできる。

本実施例のＳＲＡＭ全体の基本的なタイミング制御はタ
イミングコントローラ１１が行う。例えばこのタイミン
グコントローラ１１には外部制御信号として、ローレベ
ルによってチップ選択を指示するチップセレクト信号Ｃ
８，及びローレベルによって書き込み動作を指示するラ
イトイネーブル信号ＷＥが供給される。このタイミング
コントローラ１１は、特に制限されないが、チップ選択
状態が指示されると、アドレスバッファやアドレスデコ
ーダを動作可能な状態に制御し、メモリセルのアドレシ
ングが確定されるタイミングで書き込みアンプ７の動作
を選択するためのライト信号φＷ又はセンスアンプ８の
動作を選択するためのリード信号φｒをアサートする。

尚、データ入力バッファ９は、特に制限されないが、ラ
イト信号φＷがアサートされてデータの書き込み動作が
指示されることに呼応して高インピーダンス状態からデ
ータを内部に取り込み可能な状態に制御される。また、
データ出力バッファ１０は、特に制限されないが、リー
ド信号φｒがアサートされてデータの読み出し動作が指
示されることに呼応して高インピーダンス状態からデー
タを出力可能な状態に制御される。

次にメモリセルアレイ１に含まれる欠陥メモリセルを救
済するための冗長構成を説明する。

本実施例の冗長構成において、欠陥メモリセルを代替す
るための予備ビットは、メモリセルアレイに対応させて
予備行、予備列を設ける従来の構成とは基本的に相違し
、例えばセンスアンプ８の出力端子及データ人力バッフ
ァ９の出力端子にデータを入出力可能な予備ビットを設
けるものである。

すなわち、選択ゲート回路１２を介して予備ビット１３
のデータ入出力端子を上記センスアンプ８の出力端子及
データ入力バッファ９の出力端子に接続する。

選択ゲート回路１２を介する予備ビット１３の選択、非
選択制御は、特に制限されないが、冗長アドレスデコー
ダ１４の出力によって直接行われる。冗長アドレスデコ
ーダ１４は、ヒユーズ切断などの手段を介して不良メモ
リセルの位置情報がメモリセルアレイ１におけるアドレ
ス対応でプログラムされ、常時入力アドレス信号をデコ
ードして監視し、不良メモリセルのアドレスが供給され
ることに呼応して冗長選択信号ＲＥＤを選択レベル（ハ
イレベル）にアサートする。冗長選択信号ＲＥＤがアサ
ートされると、選択ゲート回路１２は予備ビット１３の
データ入呂力端子をセンスアンプ８の出力端子及データ
人力バッファ９の出方端子に導通に制御すると共に、デ
ータ読み出し動作においてもセンスアンプ８の活性化を
禁止制御する。冗長選択信号ＲＥＤによるセンスアンプ
８の活性化制御は、特に制限されないが、当該センスア
ンプ８において上記リード信号φｒでスイッチ制御され
る図示しないパワースイッチに、冗長選択信号ＲＥＤに
よってスイッチ制御されるパワースイッチを直列に挿入
することによって達成することができる。尚、特に制限
されないが、第１図には１ビツトの予備ビット１３に対
応する構成が代表的に図示されている。

第２図は予備ビット１３及び選択ゲート回路１２の一例
を示す回路図である。

予備ビット１３は、Ｐチャンネル型ＭＯ８ＦＥＴＱ１と
Ｎチャンネル型ＭＯ３ＦＥＴＱ２とによって構成される
一対の相補型ＭＯ８（以下単に０ＭＯ５とも記す）イン
バータＩＮＶＩ、ＩＮＶ２の入出力端子を交叉結合して
成るスタティック型のフリップフロップによって構成さ
れる。

選択ゲート回路１２は、その入出力信号＃！１５と上記
ＣＭＯＳインバータＩＮＶ２の出力端子との間に書き込
み専用のアナログスイッチ１６を備えると共に、入出力
信号線１５と上記ＣＭＯＳインバータＩＮＶＩの出力端
子との間には当該ＣＭＯＳインバータＩＮＶＩの出方端
子レベルを反転させるインバータ１７と読み出し専用の
アナログスイッチ１８とを備え、それらアナログスイッ
チ１６及び１８は制御論理１９によってスイッチ制御さ
れるようになっている。

上記制御論理１９は、冗長選択信号ＲＥＤとライト信号
φＷの反転信号（以下単に反転ライト信号とも記す）φ
Ｗとを２人力としてアナログスイッチ１８をスイッチ制
御するナントゲートＮ　Ａ　ＮＤと、冗長選択信号ＴＥ
Ｄの反転信号と反転ライト信号φＷとを２人力としてア
ナログスイッチ１６をスイッチ制御するノアゲートＮＯ
Ｒとによって構成される。

斯る選択ゲート回路１２において、冗長選択信号ＲＥＤ
が冗長非選択レベルであるローレベルにネゲートされて
いるときは１反転ライト信号φＷのレベル如何に拘らず
双方のアナログスイッチ１６．１８は共にオフ状態に制
御される。したがって、このとき予備ビット１３は信号
線１５とは非導通にされるから、メモリセルのリードア
クセス又はライトアクセスの何れにおいても予備ビット
１３のラッチデータは、当該アクセスによって読み出さ
れるメモリセルデータに影響を与えず、且つ亦当該アク
セスによってラッチデータが書き換えられることはない
。

また、冗長選択信号ＲＥＤがハイレベルにアサートされ
ているときに、書き込み動作の指示に呼応して反転ライ
ト信号φＷがローレベルにされると、アナログスイッチ
１６がオン状態に、そしてアナログスイッチ１８がオフ
状態に制御される。

したがって、このときデータ入力バッファ９から内部に
取り込まれる書き込みデータは予備ビット１３にラッチ
される。特に書き込み動作を制御するライト信号φＷの
変化に同期して反転ライト信号φＷがローレベルにアサ
ートされている期間だけアナログスイッチ１６がオン状
態に制御されるようになっているから、ライト信号φＷ
のアサート期間によって規定される書き込み期間とは無
関係に冗長選択信号ＲＥＤがアサートされても、データ
人力バッファに与えられる書き込みデータの変化が予備
ビット１３に不所望に伝達されることはなく、予備ビッ
ト１３に対する誤書き込みの虞が防止される。

尚、本実施例のようにライト信号φＷのネゲートに呼応
してデータ人力バッファ９が高インピーダンスに制御さ
れる構成においては、書き込みデータの変化は本来内部
に取り込まれないようになっているから、上記一対のア
ナログスイッチ１６゜１８を単に冗長選択信号ＲＥＤで
スイッチ制御しても特に問題はない。

一方冗長選択信号ＲＥＤがアサートされるときに、読み
出し動作の指示に呼応して反転ライト信号φＷがハイレ
ベルにネゲート維持されていると、アナログスイッチ１
６がオフ状態に制御され、そしてアナログスイッチ１８
がオン状態に制御される。これにより、予備ビット１３
のラッチデータがアナログスイッチ１８を介していデー
タ出力バッファ１０に与えられて外部に読み出される。

このとき、センスアンプ８はリードサイクルであっても
冗長選択信号ＲＥＤのアサートに呼応して非活性化され
、その増幅出力動作は禁止されている。

したがって、予備ビット１３のラッチデータが欠陥メモ
リセルからの読み出しデータによって撹乱されることは
ない。

このように、救済すべきアドレスが外部からＳＲＡＭに
供給されたとき、欠陥メモリセルを代替するための予備
ビット１３を選択する動作は、当該予備ビット１３がセ
ンスアンプ８の出力端子側に配置されている性質上、メ
モリセルに対する通常のアドレシングが完了されるまで
に行われればよく、従来のようにメモリセルをアドレシ
ングする前にその対象を予備行、予備列に切り換えるよ
うな予備ビット固有の動作を正常なメモリセルのための
アクセス動作に対して更に追加する必要がないことによ
り、不良ビットの救済を施しても当該救済ビットのアク
セスタイムが正常ビットのアクセスタイムに比べて遅延
することはなく、欠陥救済を施したものと施さないもの
との間で同じアクセスタイムが得られる。

〔実施例２〕 第３図は選択ゲート回路及び予備ビットに関するその他
の例を示す回路図である。

第３図の回路構成において、センスアンプ２゜は一対の
シングルエンド型の増幅器を並列に備え、これから取り
出した１対の出力をデータ出力バッファ２１に与えてシ
ングルエンドで当該データを外部に読み出すように構成
され、また、データ人力バッファ２２は外部から与えら
れるデータを相補レベルとして書き込みアンプ２３に与
え、当該書き込みアンプ２３がその供給データに従って
共通データ線ＣＤ、ＣＤを相補レベルに駆動するように
される。尚、データ出力バツファ２１．データ入力バッ
ファ２２、及び書き込みアンプ２３に対する動作制御は
上記実施例同様にリード信号φｒ、ライト信号φＷによ
って行われ、また、センスアンプ２０は上記実施例同様
にリード信号φｒ及び冗長選択信号ＲＥＤに基づいてそ
の活性化が制御されるようになっている。

本実施例において予備ビット１３は上記実施例同様スタ
ティックフリップフロップによって構成されるが、それ
を構成する１対のＣＭＯＳインバータＩＮＶ１．Ｉ’Ｎ
Ｖ２の出力端子は、アナログスイッチ２４．２５を介し
てセンスアンプ２０の一対の出力端子及びデータ人力バ
ッファ２２の一対の出力端子に共通接続されている。上
記一対のアナログスイッチ２４．２５は本実施例におい
て選択ゲート回路２６を構成し、冗長選択信号ＲＥＤに
よって同相でスイッチ制御される。

本実施例の選択ゲート回路２６は救済すべきアドレスが
供給されて冗長選択信号ＲＥＤがアサートされている期
間常に予備ビット１３の相補入出力端子をセンスアンプ
２０の相補出力端子及びデータ人力バッファ２２の相補
出力端子に導通に制御するが、救済されるべきアドレス
が供給されて読み出し動作が指示されるときには、セン
スアンプ２０の増幅出力動作はその冗長選択信号ＲＥＤ
のアサート期間に呼応して禁止されるから、予備ビット
１３のラッチデータが欠陥メモリセルからの読み出しデ
ータによって混乱されることはない。

また、データ入力バッファ２２はライト信号φＷのネゲ
ート期間に呼応して高インピーダンスに制御されること
により書き込みデータの変化は本来内部に取り込まれな
いようになっているから、救済されるべきアドレスが供
給されて書き込み動作が行われるときに、タイミングル
ール上許容される書き込みデータの変化が不所望に予備
ビット１３に伝達されて正規のデータが誤って書き換え
られることはない。

本実施例においても、上記実施例１と同様に、タイミン
グルール上許容される書き込みデータの変化が不所望に
予備ビット１３に伝達されて正規のデータが誤って書き
換えられることなく、欠陥救済を施していないＳＲＡＭ
と同じアクセスタイムを得るものである。

〔実施例３〕 第４図は選択ゲート回路及び予備ビットを複数ビット設
ける場合の要部を示す回路図である。

例えば、ｉビットの予備ビット３０１〜３０ｉと、夫々
の予備ビットに１対１対応するｉ個の選択ゲート回路３
１□〜３１ｉとを備える場合、選択ゲート回路３１１〜
３１ｉを制御する冗長選択信号ＲＥＤ工〜ＲＥＤｉは、
救済すべきアドレスがプログラムされた図示しない冗長
アドレスデコーダから出力され、その冗長プログラム状
態に従って当該プログラムされた救済すべきアドレス入
力に呼応してそれに対応する１つの冗長選択信号がアサ
ートされる。また、リードサイクルにおいてセンスアン
プ２０の増幅出力動作を禁止する制御信号は、上記冗長
選択信号ＲＥＤ、〜ＲＥＤｉの論理和信号φｒｅｄにす
ることができる。

本実施例においては、上記各実施例の作用効果を得るこ
とはもとより、複数ビットの欠陥に対しても救済可能に
なる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば上記実施例では選択ゲート回路の選択制御及びリ
ードサイクル時におけるセンスアンプの非活性化制御に
直接冗長アドレスデコーダの出力を用いたが、本発明は
これに限定されず、冗長アドレスデコーダの出力をタイ
ミングコートローラの内部でリードサイクルタイミング
やライトサイクルタイミングに基づいて調整してから選
択ゲート回路の選択信号やセンスアンプの活性化制御信
号として供給するようにしてもよい。したがって、この
場合には第２図に示されるような制御論理１８を選択ゲ
ート回路に含める必要はない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭに適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、ＤＲＡＭ　（ダイナミック・ランダム・ア
クセス・メモリ）やＲＯＭ（リード・・オンリ・メモリ
）などの各種半導体記憶装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、欠陥メモリセル代替用のデータ保持手段は、
メモリセルデータを増幅するためのセンスアンプやメイ
ンアンプなどの増幅手段の出力端子側に設けられている
から、救済すべきアドレスが供給されたとき欠陥メモリ
セル代替用のデータ保持手段を選択する動作は、メモリ
セルに対する通常の７ドレシングが完了されるまでに行
われればよく、従来のようにメモリセルをアドレシング
する前にその対象を予備行、予備列に切り換えるような
予備ビット固有の動作を正常なメモリセルのためのアク
セス動作に対して更に追加する必要がないことにより、
不良ビットの救済を施しても当該救済ビットのアクセス
タイムが特別に遅延する事態を防止して、欠陥救済を施
したものと施さないものとの間で同じアクセスタイム得
ることができるという効果がある。

また１本発明に斯る冗長構成を書きえ可能な半導体記憶
装置に適用する場合、データの書き込みに際して、欠陥
ビット代替用のデータ保持手段を選択する動作期間を、
メモリセルに対する書き込み制御信号に基づいて制御す
ると、タイミングルール上、許容される書き込みデータ
の変化が不所望に欠陥ビット代替用のデータ保持手段に
伝達されて正規のデータが誤って書き換えられるような
虞を比較的簡単に防止することができる。

そして、メモリセルアレイに予備行、予備列を必要とし
ないことにより、それらに対応した予備デコーダのよう
な回路が必要なくなり、チップサイズの小型化、さらに
は欠陥メモリセルと欠陥ビット代替用のデータ保持手段
の選択を切り換えるタイミングに厳格な制約がなくなり
、これによってその切り換え制御手順並びにそのための
回路構成の簡素化を達成することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施例である
ＳＲＡＭの全体を示すブロック図。 第２図は予備ビット及び選択ゲート回路の一例を示す回
路図、 第３図は予備ビット及び選択ゲート回路のその他の例を
示す回路図、 第４図は予備ビット及び選択ゲート回路を複数ビット分
設ける場合の要部を示す回路図である。 １・・・メモリセルアレイ、ＷＬ、〜ＷＬｈ・・・ワー
ド線、２・・・ローアドレスデコーダ、３・・・ローア
ドレスバッファ、４・・・カラム選択回路、５・・・カ
ラムアドレスデコーダ、６・・・カラムアドレスバッフ
ァ、７・・・書き込みアンプ、８・・・センスアンプ、
９・・・データ人力バッファ、１０・・・データ出力バ
ッファ、１１・・・タイミングコントローラ、１２・・
・選択ゲート回路、１３・・・予備ビット、１４・・・
冗長アドレスデコーダ、ＲＥＤ・・・冗長選択信号、φ
ｒ・・・リード信号、φＷ・・・ライト信号、φＷ・・
・反転ライト信号。 ＣＤ、ＣＤ−・・共通データ線、ＢＬ、、ＢＬｏ−ＢＬ
ｉ、ＢＬｉ・・・ビット線、１６．１８・・・アナログ
スイッチ、１９・・・制御論理、２０・・・センスアン
プ。 ２１・・・データ出力バッファ、２２・・・データ人力
バッファ、２３・・・書き込みアンプ、２４．２５・・
・アナログスイッチ、３１１〜３１ｉ・・・選択ゲート
回路、ＲＥＤ１〜ＲＥＤｉ・・・冗長選択信号。

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルをマトリクス配置したメモリセル
   アレイと、メモリセルアレイに含まれる欠陥メモリセル
   を救済するためにプログラムされた救済すべきアドレス
   の入力を判定する判定手段と、救済すべきアドレス入力
   に応じた判定手段の出力に基づいて選択されるゲート手
   段と、メモリセルアレイ内で選択されたメモリセルから
   共通データ線に読み出されるデータを増幅するものであ
   って、上記ゲート手段が選択されるときにはこれに呼応
   して増幅出力動作が禁止される増幅手段と、この増幅手
   段の出力端子に上記ゲート手段を介して結合された欠陥
   メモリセル代替用のデータ保持手段とを備えて成るもの
   であることを特徴とする半導体記憶装置。 ２、上記データ保持手段は、外部にデータを出力する出
   力バッファの入力端子及び外部からデータを取り込む入
   力バッファの出力端子に上記ゲート手段を介して共通接
   続された書き換え可能な構成とされ、上記判定手段の出
   力に基づくゲート手段の選択から非選択への切り換えタ
   イミングは、メモリセルに対する書き込み動作を規定す
   る制御信号に基づいてその書き込み終了タイミングと同
   じもしくはそれ以前とされるように制御されて成るもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。