JPH01236641A - Ｌｓｉ試験回路 - Google Patents
Ｌｓｉ試験回路Info
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- JPH01236641A JPH01236641A JP63061785A JP6178588A JPH01236641A JP H01236641 A JPH01236641 A JP H01236641A JP 63061785 A JP63061785 A JP 63061785A JP 6178588 A JP6178588 A JP 6178588A JP H01236641 A JPH01236641 A JP H01236641A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＬＳＩ上の回路の遅延時間のばらつきをモニタするため
に設けられたリングオシレータ回路が動作するかどうか
を試験するためのＬＳＩ試験回路に関し、 ＬＳＩ上のリングオシレータ回路の動作の不良をウェー
ハ段階において検出することを可能にすることを目的と
し、 ＬＳＩ上の回路の遅延時間に応じた周波数の出力を有す
るリングオシレータ回路と、該リングオシレータ回路の
出力を分周するための分周回路とを有するＬＳＩ試験回
路において、該分周回路を初期状態に設定し、その後該
分周回路の出力が所定の状態に変化したときに該出力を
固定する分周動作確認手段を設けるように構成する。
に設けられたリングオシレータ回路が動作するかどうか
を試験するためのＬＳＩ試験回路に関し、 ＬＳＩ上のリングオシレータ回路の動作の不良をウェー
ハ段階において検出することを可能にすることを目的と
し、 ＬＳＩ上の回路の遅延時間に応じた周波数の出力を有す
るリングオシレータ回路と、該リングオシレータ回路の
出力を分周するための分周回路とを有するＬＳＩ試験回
路において、該分周回路を初期状態に設定し、その後該
分周回路の出力が所定の状態に変化したときに該出力を
固定する分周動作確認手段を設けるように構成する。
本発明は、ＬＳＩ上の回路の遅延時間のばらつきをモニ
タするために設けられたリングオシレータ回路が動作す
るかどうかを試験するためのＬＳＩ試験回路に関する。
タするために設けられたリングオシレータ回路が動作す
るかどうかを試験するためのＬＳＩ試験回路に関する。
ＬＳＩの製造プロセスのばらつきによるＬＳＩ上の回路
の遅延時間のばらつきをモニタするために、ＬＳＩ上に
リングオシレータ回路を作り付けることが行なわれてい
る。このリングオシレータ回路の出力の周波数を測定す
ることにより、該すングオシレータ回路を構成する素子
の遅延時間が測定され、これにより、該リングオシレー
タ回路の近辺の回路素子の遅延時間が推定される。
の遅延時間のばらつきをモニタするために、ＬＳＩ上に
リングオシレータ回路を作り付けることが行なわれてい
る。このリングオシレータ回路の出力の周波数を測定す
ることにより、該すングオシレータ回路を構成する素子
の遅延時間が測定され、これにより、該リングオシレー
タ回路の近辺の回路素子の遅延時間が推定される。
従来、この周波数測定は、試験条件等の問題により、各
ＬＳＩチップをウェーハから切り出した後に行なってい
たが、リングオシレータ回路自体が不良で動作しないも
の等があり、ウェーハ段階でリングオシレータ回路の機
能を試験する技術が要望されていた。
ＬＳＩチップをウェーハから切り出した後に行なってい
たが、リングオシレータ回路自体が不良で動作しないも
の等があり、ウェーハ段階でリングオシレータ回路の機
能を試験する技術が要望されていた。
ＬＳＩの試験は、ウェーハ段階においては、試験条件が
良くないため、短時間で簡単な試験のみを行ない、その
他の、比較的長い測定時間や複雑な試験装置等を必要と
する試験は、ウェーハ段階において行なわれた試験に合
格したチップのみについて、それぞれ、ウェーハからチ
ップを切り出した後に行なう。
良くないため、短時間で簡単な試験のみを行ない、その
他の、比較的長い測定時間や複雑な試験装置等を必要と
する試験は、ウェーハ段階において行なわれた試験に合
格したチップのみについて、それぞれ、ウェーハからチ
ップを切り出した後に行なう。
前述のリングオシレータ回路の周波数測定についても、
カウンタ等を使用することにより、測定時間を要するこ
とから、チップの切り出し後に行なわれている。ところ
が、ウェーハ段階における他の試験に合格したチップの
中にも、リングオシレータ回路自体の不良等により、チ
ップ切り出し後の周波数測定段階において初めて動作し
ないことが発見されるものがあり、試験工程の効率を低
下させるという問題があった。
カウンタ等を使用することにより、測定時間を要するこ
とから、チップの切り出し後に行なわれている。ところ
が、ウェーハ段階における他の試験に合格したチップの
中にも、リングオシレータ回路自体の不良等により、チ
ップ切り出し後の周波数測定段階において初めて動作し
ないことが発見されるものがあり、試験工程の効率を低
下させるという問題があった。
本発明は上記の問題点に鑑み、なされたもので、ＬＳＩ
上のリングオシレータ回路の動作の不良を、ウェーハ段
階において検出することを可能にするＬＳＩ試験回路を
提供することを目的とするものである。
上のリングオシレータ回路の動作の不良を、ウェーハ段
階において検出することを可能にするＬＳＩ試験回路を
提供することを目的とするものである。
第１図は本発明の基本構成図である。本図において、１
はリングオシレータ回路、２は分周回路、３は分周動作
確認手段である。
はリングオシレータ回路、２は分周回路、３は分周動作
確認手段である。
リングオシレータ回路１は、ＬＳＩ上の回路の遅延時間
に応じた周波数の出力を有するものである。
に応じた周波数の出力を有するものである。
分周回路２は、該リングオシレータ回路１の出力を分周
するものである。
するものである。
そして、本発明により設けられた分周動作確認手段３は
、該分周回路２を初期状態に設定し、その後該分周回路
２の出力が所定の状態に変化したときに該出力を固定す
るものである。
、該分周回路２を初期状態に設定し、その後該分周回路
２の出力が所定の状態に変化したときに該出力を固定す
るものである。
分周動作確認手段３により、分周回路２を初期状態に設
定し、その後、リングオシレータ回路１を動作させる。
定し、その後、リングオシレータ回路１を動作させる。
そして、該分周回路２の出力が所定の状態に変化してい
ることを確認することにより、該リングオシレータ回路
ｌおよび分周回路２が動作することが確認される。
ることを確認することにより、該リングオシレータ回路
ｌおよび分周回路２が動作することが確認される。
本発明によれば、上記のような簡単な試験によってＬＳ
Ｉ上に作り付けられたリングオシレータ回路の機能が試
験し得る。したがって、この試験は、チップを切り出す
前のウェーハ状態において行なうことが可能である。
Ｉ上に作り付けられたリングオシレータ回路の機能が試
験し得る。したがって、この試験は、チップを切り出す
前のウェーハ状態において行なうことが可能である。
第２図は本発明の実施例の構成図である。第２図におい
て、−点鎖線１１．１２．１３内の構成は、それぞれ、
第１、第２、および第３のリングオシレータ回路を示す
もので、−点鎖線２０内の構成は分周回路を示すもので
ある。
て、−点鎖線１１．１２．１３内の構成は、それぞれ、
第１、第２、および第３のリングオシレータ回路を示す
もので、−点鎖線２０内の構成は分周回路を示すもので
ある。
第１．第２、および第３のリングオシレータ回路１１．
１２．および１３は、それぞれ状態反転機能を有する７
段のゲート回路（それぞれ１７゜１８および１９で示す
）と、後述する制御人力Ａ。
１２．および１３は、それぞれ状態反転機能を有する７
段のゲート回路（それぞれ１７゜１８および１９で示す
）と、後述する制御人力Ａ。
ＢおよびＣにより開閉するゲート回路（それぞれ１４．
１５および１６で示す０Ｒ−ＮＯＲ回路）とを環状に接
続してなるものであって、第１、第２および第３のリン
グオシレータ回路１１．１２および１３それぞれにおけ
る上記の７つのゲート回路１７．１８．１９間の配線長
（それぞれｓｌ。
１５および１６で示す０Ｒ−ＮＯＲ回路）とを環状に接
続してなるものであって、第１、第２および第３のリン
グオシレータ回路１１．１２および１３それぞれにおけ
る上記の７つのゲート回路１７．１８．１９間の配線長
（それぞれｓｌ。
ｓ２およびｓ３で示す）を異なる値に設定することによ
り、各リングオシレータ回路における遅延時間（周波数
測定により検出される）の差から、配線の長さによる遅
延時間のばらつきが推定し得るように構成されている。
り、各リングオシレータ回路における遅延時間（周波数
測定により検出される）の差から、配線の長さによる遅
延時間のばらつきが推定し得るように構成されている。
分周回路２０は、４つのフリップ・フロップ回路２１．
２２，２３．２４、およびＯＲ回路２５からなり、これ
らにより、カウンタ回路を構成している。
２２，２３．２４、およびＯＲ回路２５からなり、これ
らにより、カウンタ回路を構成している。
前記制御人力Ａは、ＮＯＲ回路３１の３つの負論理入力
端子の１つ、および、前記の３つのリングオシレータ回
路１１．１２および１３の前記ＮＯＲ回路１４．１５お
よび１６それぞれにおける４つの負論理入力端子の１つ
に印加される。
端子の１つ、および、前記の３つのリングオシレータ回
路１１．１２および１３の前記ＮＯＲ回路１４．１５お
よび１６それぞれにおける４つの負論理入力端子の１つ
に印加される。
前記制御人力Ｂは、ゲート回路３２の反転された入力端
子に印加される。そして、該ゲート回路３２の反転され
た出力は前記ＮＯＲ回路１４および１５それぞれにおけ
る前記４つの負論理入力端子のうちの他の１つの端子に
印加され、該ゲート回路３２の反転されない出力は前記
ＮＯＲ回路１６の前記４つの負論理入力端子のうちの別
の１つの端子、および前記ＮＯＲ回路３１の前記３つの
負論理入力端子のうちの他の１つの端子に印加される。
子に印加される。そして、該ゲート回路３２の反転され
た出力は前記ＮＯＲ回路１４および１５それぞれにおけ
る前記４つの負論理入力端子のうちの他の１つの端子に
印加され、該ゲート回路３２の反転されない出力は前記
ＮＯＲ回路１６の前記４つの負論理入力端子のうちの別
の１つの端子、および前記ＮＯＲ回路３１の前記３つの
負論理入力端子のうちの他の１つの端子に印加される。
前記制御人力Ｃは、ゲート回路３３の反転された入力端
子に印加される。そして、該ゲート回路３３の反転され
た出力は前記ＮＯＲ回路１４および１６それぞれにおけ
る前記４つの負論理入力端子のうちの別の１つの端子に
印加され、該ゲート回路３３の反転されない出力は前記
ＮＯＲ回路１５の前記４つの負論理入力端子のうちの別
の１つの端子、および前記ＮＯＲ回路３１の前記３つの
負論理入力端子のうちの残りの１つの端子に印加される
。
子に印加される。そして、該ゲート回路３３の反転され
た出力は前記ＮＯＲ回路１４および１６それぞれにおけ
る前記４つの負論理入力端子のうちの別の１つの端子に
印加され、該ゲート回路３３の反転されない出力は前記
ＮＯＲ回路１５の前記４つの負論理入力端子のうちの別
の１つの端子、および前記ＮＯＲ回路３１の前記３つの
負論理入力端子のうちの残りの１つの端子に印加される
。
なお、上記ＮＯＲ回路１４．１５および１６それ≠れの
残りの１つの負論理入力端子には、それぞれ前記の７つ
のゲート回路１７．１８および１９の直列接続の出力が
印加される。そして、該ＮＯＲ回路１４．１５および１
６それぞれにおける反転された出力は、上記の対応する
直列接続の入力として印加される。航して、前述の環状
の接続が構成される。
残りの１つの負論理入力端子には、それぞれ前記の７つ
のゲート回路１７．１８および１９の直列接続の出力が
印加される。そして、該ＮＯＲ回路１４．１５および１
６それぞれにおける反転された出力は、上記の対応する
直列接続の入力として印加される。航して、前述の環状
の接続が構成される。
前記リングオシレータ回路１１．１２および。
１３の出力は、それぞれ前記ゲート回路１４゜１５およ
び１６の反転しない出力端子から取り出され、それぞれ
、ＮＯＲ回路１０の４つの負論理入力端子の１つに印加
される。該ＮＯＲ回路１０の残りの端子には前記ＮＯＲ
回路３１の出力が印加される。そして、ｔｇＮＯＲ回路
１０の出力は前記分周回路２０の４つのフリップ・フロ
ップ回路２１．２２，２３．２４それぞれのエツジ・ト
リガ入力端子に印加される。
び１６の反転しない出力端子から取り出され、それぞれ
、ＮＯＲ回路１０の４つの負論理入力端子の１つに印加
される。該ＮＯＲ回路１０の残りの端子には前記ＮＯＲ
回路３１の出力が印加される。そして、ｔｇＮＯＲ回路
１０の出力は前記分周回路２０の４つのフリップ・フロ
ップ回路２１．２２，２３．２４それぞれのエツジ・ト
リガ入力端子に印加される。
以上の接続関係により、制御入力（Ａ、Ｂ、Ｃ）が（Ｌ
、Ｌ、Ｌ）のときはリングオシレータ回路１１の出力の
みが周期的に反転し、他のリングオシレータ回路１２お
よび１３の出力は“Ｌ”レベルのままである。また、制
御入力（Ａ、Ｂ、Ｃ）が（Ｌ、Ｌ、Ｈ）のときはリング
オシレータ回路１２の出力のみが周期的に反転し、他の
リングオシレータ回路１１および１３の出力は″Ｌ”レ
ベルのままである。そして、制御入力（Ａ、Ｂ、Ｃ）が
（Ｌ、Ｈ，Ｌ）のときはリングオシレータ回路１３の出
力のみが周期的に反転し、他のリングオシレータ回路１
１および１２の出力は“Ｌ”レベルのままである。この
ようにして、制御人力ＢおよびＣによって３つのリング
オシレータ回路１１゜１２および１３のうちの１つが選
択される。また、制御入力Ａが“Ｈ”レベルのときには
、全てのリングオシレータ回路１１．１２および１３の
出力が“し”レベルのままとなる。
、Ｌ、Ｌ）のときはリングオシレータ回路１１の出力の
みが周期的に反転し、他のリングオシレータ回路１２お
よび１３の出力は“Ｌ”レベルのままである。また、制
御入力（Ａ、Ｂ、Ｃ）が（Ｌ、Ｌ、Ｈ）のときはリング
オシレータ回路１２の出力のみが周期的に反転し、他の
リングオシレータ回路１１および１３の出力は″Ｌ”レ
ベルのままである。そして、制御入力（Ａ、Ｂ、Ｃ）が
（Ｌ、Ｈ，Ｌ）のときはリングオシレータ回路１３の出
力のみが周期的に反転し、他のリングオシレータ回路１
１および１２の出力は“Ｌ”レベルのままである。この
ようにして、制御人力ＢおよびＣによって３つのリング
オシレータ回路１１゜１２および１３のうちの１つが選
択される。また、制御入力Ａが“Ｈ”レベルのときには
、全てのリングオシレータ回路１１．１２および１３の
出力が“し”レベルのままとなる。
また、上記の制御人力Ａ、ＢまたはＣの何れかが“Ｌ″
レベルときには、ＮＯＲ回路３１の出力は“Ｌ”レベル
となり、ＮＯＲ回路１０において、前記のリングオシレ
ータ回路１１．１２あるいは、１３の何れかからの周期
的な出力が該ＮＯＲ回路１０を通過可能となる。
レベルときには、ＮＯＲ回路３１の出力は“Ｌ”レベル
となり、ＮＯＲ回路１０において、前記のリングオシレ
ータ回路１１．１２あるいは、１３の何れかからの周期
的な出力が該ＮＯＲ回路１０を通過可能となる。
前記分周回路２０の各フリップ・フロップ回路２１．２
２．２３．２４は、それぞれ、前記エツジ・トリガ入力
端子の他に、セット入力端子ＳＥＴ、および２つの負論
理のイネーブル入力端子ＥＮＩおよびＥＮ２を有する。
２．２３．２４は、それぞれ、前記エツジ・トリガ入力
端子の他に、セット入力端子ＳＥＴ、および２つの負論
理のイネーブル入力端子ＥＮＩおよびＥＮ２を有する。
上記セット入力端子ＳＥＴには、外部（入力端子５ＥＴ
）より直接、制御信号が入力され、この制御信号として
“Ｈ”レベルが入力されることにより、各フリップ・フ
ロップ回路２１，２２゜２３．２４は同時にセントされ
る、すなわち、それぞれの出力Ｑｌ、Ｑ２．Ｑ３および
Ｑ４を“Ｈ”レベルとする。
）より直接、制御信号が入力され、この制御信号として
“Ｈ”レベルが入力されることにより、各フリップ・フ
ロップ回路２１，２２゜２３．２４は同時にセントされ
る、すなわち、それぞれの出力Ｑｌ、Ｑ２．Ｑ３および
Ｑ４を“Ｈ”レベルとする。
また、これらのフリップ・フロップ回路２１゜２２．２
３．２４は、それぞれ、上記２つのイネーブル入力端子
ＥＮＩおよびＥＮ２の両方に“Ｌ”レベルが印加されて
いるときにのみ、上記エツジ・トリガ入力端子に印加さ
れる信号の立ち上がりに応じて、それぞれの出力Ｑｌ、
Ｑ２．Ｑ３およびＱ４を反転する。
３．２４は、それぞれ、上記２つのイネーブル入力端子
ＥＮＩおよびＥＮ２の両方に“Ｌ”レベルが印加されて
いるときにのみ、上記エツジ・トリガ入力端子に印加さ
れる信号の立ち上がりに応じて、それぞれの出力Ｑｌ、
Ｑ２．Ｑ３およびＱ４を反転する。
上記フリップ・フロップ回路２１の端子ＥＮＩおよびＥ
Ｎ２、そして、フリップ・フロップ回路２２のＥＮ２端
子は″Ｌ′″レベルに固定され、該フリップ・フロップ
回路２２のＥＮＩ端子には、前記フリップ・フロップ回
路２１のＱｌ出力が印加される。
Ｎ２、そして、フリップ・フロップ回路２２のＥＮ２端
子は″Ｌ′″レベルに固定され、該フリップ・フロップ
回路２２のＥＮＩ端子には、前記フリップ・フロップ回
路２１のＱｌ出力が印加される。
さらに、該フリップ・フロップ回路２１のＱｌ出力は、
フリップ・フロップ回路２３のＥＮ２端子およびＮＯＲ
回路２５の３つの負論理入力端子の１つにも印加される
。前記フリップ・フロップ回路２２のＱ２出力は、上記
フリップ・フロップ回路２３のＥＮＩ端子および上記Ｎ
ＯＲ回路２５の他の負論理入力端子に印加される。そし
て、該フリップ・フロップ回路２３のＱ３出力は、該Ｎ
ＯＲ回路２５の残りの１つの負論理入力端子に印加され
る。該ＮＯＲ回路２５は反転された出力端子を有し、該
反転された出力はフリップ・フロップ回路２４のＥＮＩ
端子に印加される。
フリップ・フロップ回路２３のＥＮ２端子およびＮＯＲ
回路２５の３つの負論理入力端子の１つにも印加される
。前記フリップ・フロップ回路２２のＱ２出力は、上記
フリップ・フロップ回路２３のＥＮＩ端子および上記Ｎ
ＯＲ回路２５の他の負論理入力端子に印加される。そし
て、該フリップ・フロップ回路２３のＱ３出力は、該Ｎ
ＯＲ回路２５の残りの１つの負論理入力端子に印加され
る。該ＮＯＲ回路２５は反転された出力端子を有し、該
反転された出力はフリップ・フロップ回路２４のＥＮＩ
端子に印加される。
該フリップ・フロップ回路２４のＱ４出力が該分周回路
２０の出力となる。前述の周波数測定は該分周回路２０
の出力により行なわれる。
２０の出力となる。前述の周波数測定は該分周回路２０
の出力により行なわれる。
ところで、本発明により、上記フリップ・フロップ回路
２４のＥＮ２端子には、本発明によって設けられたＮＯ
Ｒ回路３０の出力が印加される。
２４のＥＮ２端子には、本発明によって設けられたＮＯ
Ｒ回路３０の出力が印加される。
ｉｉｆ；ＮｏＲ回路３０の２つの負論理入力端子の一方
には、該フリップ・フロップ回路２４のＱ４出力が印加
され、該ＮＯＲ回路３０の他方の負論理入力他方には、
ＬＳＩチップ切り出し前のウェーハ状態においてリング
オシレータ回路１１．１２および１３、そして、分周回
路２０からなる構成の機能試験を行なう際には、本発明
によって設けられたＴＥＳＴ入力端子より“Ｌ”レベル
の制御信号が入力される。
には、該フリップ・フロップ回路２４のＱ４出力が印加
され、該ＮＯＲ回路３０の他方の負論理入力他方には、
ＬＳＩチップ切り出し前のウェーハ状態においてリング
オシレータ回路１１．１２および１３、そして、分周回
路２０からなる構成の機能試験を行なう際には、本発明
によって設けられたＴＥＳＴ入力端子より“Ｌ”レベル
の制御信号が入力される。
リングオシレータ回路の周波数試験を行なうときには、
上記ＴＥＳＴ入力として“Ｈ″レベル制御信号が入力さ
れ、このとき、ＮＯＲ回路３゜の出力は常時“Ｌ”レベ
ルとなり、分周回路２０は常時動作状態となる。
上記ＴＥＳＴ入力として“Ｈ″レベル制御信号が入力さ
れ、このとき、ＮＯＲ回路３゜の出力は常時“Ｌ”レベ
ルとなり、分周回路２０は常時動作状態となる。
第３図には、第２図の構成における動作の１例のタイミ
ングが示されている。
ングが示されている。
ここで、第３図の例においては、前記制御入力のうちＢ
およびＣはＬ”レベルであるものとする。すなわち、リ
ングオシレータ回路１１の周期的な出力がＮＯＲ回路１
０の対応する１つの端子に印加され、該ＮＯＲ回路１０
の他の３つの負論理入力端子には、常時“Ｌ”レベルが
印加され、該リングオシレータ回路１１の出力は該ＮＯ
Ｒ回路１０を通過して分周回路２０に印加される。
およびＣはＬ”レベルであるものとする。すなわち、リ
ングオシレータ回路１１の周期的な出力がＮＯＲ回路１
０の対応する１つの端子に印加され、該ＮＯＲ回路１０
の他の３つの負論理入力端子には、常時“Ｌ”レベルが
印加され、該リングオシレータ回路１１の出力は該ＮＯ
Ｒ回路１０を通過して分周回路２０に印加される。
そして、第３図の例では、前記ＴＥＳＴ入力端子からの
入力は“Ｌ”レベルであるとする。すなわち、ＬＳＩチ
ップ切り出し前のウェーハ状態においてリングオシレー
タ回路１１．１２および１３、そして、分周回路２０か
らなる構成の機能試験を行なうモードを指定したとする
。
入力は“Ｌ”レベルであるとする。すなわち、ＬＳＩチ
ップ切り出し前のウェーハ状態においてリングオシレー
タ回路１１．１２および１３、そして、分周回路２０か
らなる構成の機能試験を行なうモードを指定したとする
。
第３図において、時刻ｔｌにて、前記ＳＥＴ入力を“Ｈ
”レベルとすることにより、フリップ・フロップ回路２
１．２２．２３．２４の出力Ｑｌ。
”レベルとすることにより、フリップ・フロップ回路２
１．２２．２３．２４の出力Ｑｌ。
Ｑ２．Ｑ３．Ｑ４は、それぞれ″Ｈルベルとなる。
時刻ｔ２にて、制御人力Ａを“Ｈ″から“Ｌ”とするこ
とにより、第２図のＮＯＲ回路１４および１０を介して
リングオシレータ回路１１の出力がクロック信号ＣＬＫ
としてフリップ・フロップ回路２１．２２，２３．２４
のエツジ・トリガ入力端子に印加される。
とにより、第２図のＮＯＲ回路１４および１０を介して
リングオシレータ回路１１の出力がクロック信号ＣＬＫ
としてフリップ・フロップ回路２１．２２，２３．２４
のエツジ・トリガ入力端子に印加される。
最初のクロックの立ち上がりに応じてフリップ・フロッ
プ回路２１の出力Ｑ１が反転し、２番目のクロックの立
ち上がりのタイミング、時刻ｔ３にて、該フリップ・フ
ロップ回路２１のＱ１出力が立ち上がるとき、フリップ
・フロップ回路２２のＱ２出力が反転する。
プ回路２１の出力Ｑ１が反転し、２番目のクロックの立
ち上がりのタイミング、時刻ｔ３にて、該フリップ・フ
ロップ回路２１のＱ１出力が立ち上がるとき、フリップ
・フロップ回路２２のＱ２出力が反転する。
４番目のクロックが立ち上がる時刻ｔ４にて、フリップ
・フロップ回路２２のＱ２出力が立ち上がると、フリッ
プ・フロップ回路２３の出力Ｑ３が反転する。
・フロップ回路２２のＱ２出力が立ち上がると、フリッ
プ・フロップ回路２３の出力Ｑ３が反転する。
７番目のクロックが立ち上がる時刻ｔ、においてフリッ
プ・フロップ回路２１．２２および２３の出力Ｑｌ、Ｑ
２およびＱ ３ ｊ＜全て“Ｌ”となることにより、Ｏ
Ｒ回路２５の出力、すなわち、フリップ・フロップ回路
２４のＥＮＩ入力（第３図では（ＥＮＩ）４で示す）が
“Ｌ”レベルとなる。
プ・フロップ回路２１．２２および２３の出力Ｑｌ、Ｑ
２およびＱ ３ ｊ＜全て“Ｌ”となることにより、Ｏ
Ｒ回路２５の出力、すなわち、フリップ・フロップ回路
２４のＥＮＩ入力（第３図では（ＥＮＩ）４で示す）が
“Ｌ”レベルとなる。
そして、次の８番目のクロックの立ち上がる時刻ｔ６に
おいて、フリップ・フロップ回路２４の出力Ｑ４が反転
し、これにより、第２図のＮＯＲ回路３０の２つの入力
が共に“Ｌ”レベルとなって、該フリップ・フロップ回
路２４のＥＮ２人力（第３図では（ＥＮ２）４で示す）
は“Ｈ”レベルとなる。よって、フリップ・フロップ回
路２４の出力Ｑ４は“Ｌ”レベルの状態で固定される。
おいて、フリップ・フロップ回路２４の出力Ｑ４が反転
し、これにより、第２図のＮＯＲ回路３０の２つの入力
が共に“Ｌ”レベルとなって、該フリップ・フロップ回
路２４のＥＮ２人力（第３図では（ＥＮ２）４で示す）
は“Ｈ”レベルとなる。よって、フリップ・フロップ回
路２４の出力Ｑ４は“Ｌ”レベルの状態で固定される。
このように、試験の手順としては、初めに、ＳＥＴ入力
を“Ｈ”として分周回路２０、すなわち、フリップ・フ
ロップ回路２１．２２．２３゜２４をセットし、リング
オシレータ回路１１゜１２および１３の何れを試験する
かに応じて、それぞれ制御入力（Ｂ、Ｃ）を（Ｌ、 Ｌ
）、＜Ｌ。
を“Ｈ”として分周回路２０、すなわち、フリップ・フ
ロップ回路２１．２２．２３゜２４をセットし、リング
オシレータ回路１１゜１２および１３の何れを試験する
かに応じて、それぞれ制御入力（Ｂ、Ｃ）を（Ｌ、 Ｌ
）、＜Ｌ。
Ｈ）あるいは、（Ｈ，Ｌ）とする。次に、制御人力Ａを
“Ｌ”とした後、分周回路２０の出力、すなわち、フリ
ップ・フロップ回路２４のＱ４出力が“Ｌ”レベルとな
れば、選択したリングオシレータ回路は動作したとみな
され、該フリップ・フロップ回路２４のＱ４出力が“Ｈ
″レベルままであれば、選択したリングオシレータ回路
は不良であって動作しないものとみなされる。
“Ｌ”とした後、分周回路２０の出力、すなわち、フリ
ップ・フロップ回路２４のＱ４出力が“Ｌ”レベルとな
れば、選択したリングオシレータ回路は動作したとみな
され、該フリップ・フロップ回路２４のＱ４出力が“Ｈ
″レベルままであれば、選択したリングオシレータ回路
は不良であって動作しないものとみなされる。
以上のように、本発明によれば、短時間の簡単な手順に
より、リングオシレータ回路が動作するカン否かを試験
することができるので、リングオシレータ回路における
動作の不良をウェーハ段階において検出することが可能
となる。
より、リングオシレータ回路が動作するカン否かを試験
することができるので、リングオシレータ回路における
動作の不良をウェーハ段階において検出することが可能
となる。
本発明によれば、ＬＳＩ上の回路の遅延時間をモニタす
るためにｔｉＬｓｘ上に設けたリングオシレータ回路の
動作の不良を、ウェーハ段階において検出することが可
能となる。
るためにｔｉＬｓｘ上に設けたリングオシレータ回路の
動作の不良を、ウェーハ段階において検出することが可
能となる。
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、そして第３図は第２
図の構成のタイミング図である。 〔符号の説明〕 １．１１，１２．１３・・・リングオシレータ回路、２
．２０・・・分周回路、 ３・・・分周動作確認手段、 １０．３０．３１・・・ＮＯＲ回路、 １４．１５，１６．２５．３２．３３・・・０Ｒ−ＮＯ
Ｒ回路、 １７．１８．１９・・・ゲート回路、 ２１．２２，２３．２４・・・フリップ・フロップ回路
、 ２５・・・ＯＲ回路。 本発明の原理構成図 第１図
図の構成のタイミング図である。 〔符号の説明〕 １．１１，１２．１３・・・リングオシレータ回路、２
．２０・・・分周回路、 ３・・・分周動作確認手段、 １０．３０．３１・・・ＮＯＲ回路、 １４．１５，１６．２５．３２．３３・・・０Ｒ−ＮＯ
Ｒ回路、 １７．１８．１９・・・ゲート回路、 ２１．２２，２３．２４・・・フリップ・フロップ回路
、 ２５・・・ＯＲ回路。 本発明の原理構成図 第１図
Claims (1)
- 【特許請求の範囲】 １、ＬＳＩ上の回路の遅延時間に応じた周波数の出力を
有するリングオシレータ回路（１）と、該リングオシレ
ータ回路（１）の出力を分周するための分周回路（２）
とを有するＬＳＩ試験回路において、 該分周回路（２）を初期状態に設定し、その後該分周回
路（２）の出力が所定の状態に変化したときに該出力を
固定する分周動作確認手段（３）を設けることを特徴と
するＬＳＩ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061785A JPH01236641A (ja) | 1988-03-17 | 1988-03-17 | Ｌｓｉ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061785A JPH01236641A (ja) | 1988-03-17 | 1988-03-17 | Ｌｓｉ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236641A true JPH01236641A (ja) | 1989-09-21 |
Family
ID=13181089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061785A Pending JPH01236641A (ja) | 1988-03-17 | 1988-03-17 | Ｌｓｉ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340738A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | 論理ｉｃの遅延時間測定回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144848A (ja) * | 1974-10-16 | 1976-04-16 | Hitachi Ltd | |
| JPS61260120A (ja) * | 1985-05-14 | 1986-11-18 | Osaki Electric Co Ltd | 電子式積算計器 |
| JPS61265586A (ja) * | 1985-05-20 | 1986-11-25 | Oki Electric Ind Co Ltd | 集積回路の試験方法 |
-
1988
- 1988-03-17 JP JP63061785A patent/JPH01236641A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144848A (ja) * | 1974-10-16 | 1976-04-16 | Hitachi Ltd | |
| JPS61260120A (ja) * | 1985-05-14 | 1986-11-18 | Osaki Electric Co Ltd | 電子式積算計器 |
| JPS61265586A (ja) * | 1985-05-20 | 1986-11-25 | Oki Electric Ind Co Ltd | 集積回路の試験方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340738A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | 論理ｉｃの遅延時間測定回路 |
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