JPH04282474A - クロックレベル判定装置 - Google Patents
クロックレベル判定装置Info
- Publication number
- JPH04282474A JPH04282474A JP3069181A JP6918191A JPH04282474A JP H04282474 A JPH04282474 A JP H04282474A JP 3069181 A JP3069181 A JP 3069181A JP 6918191 A JP6918191 A JP 6918191A JP H04282474 A JPH04282474 A JP H04282474A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- waveform
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路（以
下、ＩＣと称す）のクロックのレベルを判定する装置に
関するものであり、特にＩＣの繰り返し周波数を測定す
る装置に装備されるものに関するものである。
下、ＩＣと称す）のクロックのレベルを判定する装置に
関するものであり、特にＩＣの繰り返し周波数を測定す
る装置に装備されるものに関するものである。
【０００２】
【従来の技術】図４は従来のこの種の装置を示し、ここ
ではその従来装置としてＩＣを検査する一般的なテスタ
に装備されている、出力レベル判定回路を例にとってそ
のブロック構成を示している。図において、１はＤフリ
ップフロップにより構成された出力“Ｈ”レベル判定回
路、２は同じくＤフリップフロップにより構成された出
力“Ｌ”レベル判定回路、３はＮＡＮＤ回路により構成
された“Ｈ”レベル側一致回路、４はＡＮＤ回路により
構成された“Ｌ”レベル側一致回路、５はＡＮＤ回路に
より構成されたエラー判定回路、６はＩＣの出力クロッ
ク、７ａは“Ｈ”レベル用の判定信号、７ｂは“Ｌ“レ
ベル用の判定信号、８は“Ｈ”期待値、９は“Ｌ”期待
値、１０はエラー信号である。
ではその従来装置としてＩＣを検査する一般的なテスタ
に装備されている、出力レベル判定回路を例にとってそ
のブロック構成を示している。図において、１はＤフリ
ップフロップにより構成された出力“Ｈ”レベル判定回
路、２は同じくＤフリップフロップにより構成された出
力“Ｌ”レベル判定回路、３はＮＡＮＤ回路により構成
された“Ｈ”レベル側一致回路、４はＡＮＤ回路により
構成された“Ｌ”レベル側一致回路、５はＡＮＤ回路に
より構成されたエラー判定回路、６はＩＣの出力クロッ
ク、７ａは“Ｈ”レベル用の判定信号、７ｂは“Ｌ“レ
ベル用の判定信号、８は“Ｈ”期待値、９は“Ｌ”期待
値、１０はエラー信号である。
【０００３】次に繰り返し周波数測定における動作の一
例について説明する。まず、図３に繰り返し周波数の測
定波形図を示す。基準クロックＴφ１１の周期において
、入力クロック波形１２をある一定の繰り返し周波数で
ＩＣへ印加しておく。次に、トリガ入力１３となる波形
をＩＣに印加すると、トリガ入力波形１３に対し、ある
遅延時間を経過した後、出力クロック６の波形が入力ク
ロック１２とほぼ同じ周波数で出力される。ＩＣテスタ
はこの出力の周波数を測定し、それが期待通りの周波数
か否かによってＩＣの良否を判定することができる。
例について説明する。まず、図３に繰り返し周波数の測
定波形図を示す。基準クロックＴφ１１の周期において
、入力クロック波形１２をある一定の繰り返し周波数で
ＩＣへ印加しておく。次に、トリガ入力１３となる波形
をＩＣに印加すると、トリガ入力波形１３に対し、ある
遅延時間を経過した後、出力クロック６の波形が入力ク
ロック１２とほぼ同じ周波数で出力される。ＩＣテスタ
はこの出力の周波数を測定し、それが期待通りの周波数
か否かによってＩＣの良否を判定することができる。
【０００４】ここでＩＣ内部に何らかの欠陥があったと
すると、その出力は図３に示すように入力クロック１２
に対応するクロックが出力されないことになる。このよ
うな場合、ＩＣ出力の周波数測定を行っても無意味であ
るので、出力クロックの電圧レベルの判定を行うことに
より、こうしたエラーの発生の有無を検出し、エラーが
検出された場合はＩＣテスタのプログラムにより、周波
数測定を中断するようにしている。
すると、その出力は図３に示すように入力クロック１２
に対応するクロックが出力されないことになる。このよ
うな場合、ＩＣ出力の周波数測定を行っても無意味であ
るので、出力クロックの電圧レベルの判定を行うことに
より、こうしたエラーの発生の有無を検出し、エラーが
検出された場合はＩＣテスタのプログラムにより、周波
数測定を中断するようにしている。
【０００５】ＩＣを検査する一般的なテスタにおいては
、図４に示すような回路により上述のような出力クロッ
クの電圧レベルを判定する回路を構成している。図４に
おいて、図３の出力クロック６は、図４の“Ｈ”レベル
判定回路１及び“Ｌ”レベル判定回路２へ入力される。 次に、出力クロック６の判定を行う判定信号７ａ，７ｂ
により、両判定回路１，２は基準クロックＴφ１１の周
期のある一定期間だけ出力クロック６のラッチを行う。 次に、“Ｈ”レベル判定回路１の出力結果は“Ｈ”レベ
ル側一致回路３の入力となり、“Ｈ”期待値８とのＮＡ
ＮＤ積がとられる。同様に、“Ｌ”レベル判定回路２の
出力結果は“Ｌ”レベル側一致回路４の入力となり、“
Ｌ”期待値９とのＡＮＤ積がとられる。次に、“Ｈ”レ
ベル側一致回路３，“Ｌ”レベル側一致回路４の出力結
果は、エラー判定回路５の入力となり、ＡＮＤ積がとら
れエラー信号１０が得られる。
、図４に示すような回路により上述のような出力クロッ
クの電圧レベルを判定する回路を構成している。図４に
おいて、図３の出力クロック６は、図４の“Ｈ”レベル
判定回路１及び“Ｌ”レベル判定回路２へ入力される。 次に、出力クロック６の判定を行う判定信号７ａ，７ｂ
により、両判定回路１，２は基準クロックＴφ１１の周
期のある一定期間だけ出力クロック６のラッチを行う。 次に、“Ｈ”レベル判定回路１の出力結果は“Ｈ”レベ
ル側一致回路３の入力となり、“Ｈ”期待値８とのＮＡ
ＮＤ積がとられる。同様に、“Ｌ”レベル判定回路２の
出力結果は“Ｌ”レベル側一致回路４の入力となり、“
Ｌ”期待値９とのＡＮＤ積がとられる。次に、“Ｈ”レ
ベル側一致回路３，“Ｌ”レベル側一致回路４の出力結
果は、エラー判定回路５の入力となり、ＡＮＤ積がとら
れエラー信号１０が得られる。
【０００６】次にその動作についてより詳しく説明する
と、“Ｈ”レベル判定回路１及び“Ｌ”レベル判定回路
２はともにＤフリップフロップにより構成されており、
データ入力にＩＣの出力クロックが供給され、これをそ
のトリガ入力に供給される判定信号７ａ，７ｂのタイミ
ングでラッチする。判定信号７ａ，７ｂはまず図３の１
ａ，１ｂ（同一波形）が判定回路１，２に供給される。 この判定信号１ａ，１ｂが供給されたとき、それは出力
クロック６の“Ｈ”とタイミングが一致していないため
、両レベル判定回路１，２の出力Ｑは共に“Ｌ”のまま
である。“Ｈ”レベル側一致回路３の出力は判定回路１
の出力“Ｌ”と“Ｈ”期待値のＮＡＮＤをとって“Ｈ”
になり、“Ｌ”レベル側一致回路４の出力は判定回路２
の出力“Ｌ”と“Ｌ”期待値とのＡＮＤをとって“Ｌ”
になる。従って、エラー判定回路５は両一致回路３，４
の出力のＡＮＤをとって“Ｈ”になる。エラー判定回路
５は判定信号１ａ，１ｂのどのクロックに対してもこの
状態を続けるので、ＩＣテスタは判定信号１ａ，１ｂが
出力クロック６に対し、ずれていることを検出できる。 次に、ＩＣテスタは１ａ，１ｂに代わる新たな判定信号
２ａ，２ｂを与えることにより、出力レベルの判定を続
ける。この時の判定信号２ａ，２ｂは出力クロック６に
タイミングが一致しているので、出力クロックが有る部
分はエラー信号として“Ｌ”が出力され、出力クロック
が無い部分はエラー信号として“Ｈ”が出力される。以
下同様にして位相が遅れた判定信号が順次供給されて出
力レベルが判定され、最後に判定信号ｎａ，ｎｂによっ
て出力レベルの判定が終了する。
と、“Ｈ”レベル判定回路１及び“Ｌ”レベル判定回路
２はともにＤフリップフロップにより構成されており、
データ入力にＩＣの出力クロックが供給され、これをそ
のトリガ入力に供給される判定信号７ａ，７ｂのタイミ
ングでラッチする。判定信号７ａ，７ｂはまず図３の１
ａ，１ｂ（同一波形）が判定回路１，２に供給される。 この判定信号１ａ，１ｂが供給されたとき、それは出力
クロック６の“Ｈ”とタイミングが一致していないため
、両レベル判定回路１，２の出力Ｑは共に“Ｌ”のまま
である。“Ｈ”レベル側一致回路３の出力は判定回路１
の出力“Ｌ”と“Ｈ”期待値のＮＡＮＤをとって“Ｈ”
になり、“Ｌ”レベル側一致回路４の出力は判定回路２
の出力“Ｌ”と“Ｌ”期待値とのＡＮＤをとって“Ｌ”
になる。従って、エラー判定回路５は両一致回路３，４
の出力のＡＮＤをとって“Ｈ”になる。エラー判定回路
５は判定信号１ａ，１ｂのどのクロックに対してもこの
状態を続けるので、ＩＣテスタは判定信号１ａ，１ｂが
出力クロック６に対し、ずれていることを検出できる。 次に、ＩＣテスタは１ａ，１ｂに代わる新たな判定信号
２ａ，２ｂを与えることにより、出力レベルの判定を続
ける。この時の判定信号２ａ，２ｂは出力クロック６に
タイミングが一致しているので、出力クロックが有る部
分はエラー信号として“Ｌ”が出力され、出力クロック
が無い部分はエラー信号として“Ｈ”が出力される。以
下同様にして位相が遅れた判定信号が順次供給されて出
力レベルが判定され、最後に判定信号ｎａ，ｎｂによっ
て出力レベルの判定が終了する。
【０００７】
【発明が解決しようとする課題】従来のＩＣを検査する
一般的なテスタにおける出力レベル判定回路は、以上の
ように構成されているので、トリガ入力１３に対し、あ
る遅延時間の経過後出力される出力クロック６において
、遅延時間がＩＣにより不安定な場合は、判定信号７ａ
，７ｂを１ａ〜ｎａ，１ｂ〜ｎｂと数回〜数十回、１ｎ
ｓ程度で変化させながら、繰り返し周波数の測定パター
ンを何度も実行させることが必要で、遅延時間のばらつ
きによっては、判定信号の設定を何度も再設定すること
になり、従って測定波形のベクタ長も膨大となり、その
測定時間も膨大になるという問題点があった。
一般的なテスタにおける出力レベル判定回路は、以上の
ように構成されているので、トリガ入力１３に対し、あ
る遅延時間の経過後出力される出力クロック６において
、遅延時間がＩＣにより不安定な場合は、判定信号７ａ
，７ｂを１ａ〜ｎａ，１ｂ〜ｎｂと数回〜数十回、１ｎ
ｓ程度で変化させながら、繰り返し周波数の測定パター
ンを何度も実行させることが必要で、遅延時間のばらつ
きによっては、判定信号の設定を何度も再設定すること
になり、従って測定波形のベクタ長も膨大となり、その
測定時間も膨大になるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、測定波形を１度だけ入力するこ
とでクロックレベルの判定が可能となり、ひいては長大
なベクタ長の測定波形を入力することなく繰返し周波数
の測定が可能なクロックレベル判定装置を得ることを目
的とする。
ためになされたもので、測定波形を１度だけ入力するこ
とでクロックレベルの判定が可能となり、ひいては長大
なベクタ長の測定波形を入力することなく繰返し周波数
の測定が可能なクロックレベル判定装置を得ることを目
的とする。
【０００９】
【課題を解決するための手段】この発明に係るクロック
レベル判定装置は、その繰返し周波数が測定される被測
定装置のクロックの波形を出力エッジ判定回路のクロッ
ク入力とし、出力エッジ判定回路に固定されている入力
データをラッチするとともに、このラッチされた結果に
対して、判定信号との論理回路を構成して、繰り返し周
波数の測定を１回の測定波形の実行で行えるようにした
ものである。
レベル判定装置は、その繰返し周波数が測定される被測
定装置のクロックの波形を出力エッジ判定回路のクロッ
ク入力とし、出力エッジ判定回路に固定されている入力
データをラッチするとともに、このラッチされた結果に
対して、判定信号との論理回路を構成して、繰り返し周
波数の測定を１回の測定波形の実行で行えるようにした
ものである。
【００１０】
【作用】この発明におけるクロックレベル判定装置にお
いては、繰り返し周波数測定装置に設けられた出力エッ
ジ判定回路を用いることにより、ＩＣの出力クロックの
エッジの有無が検出され、これによりクロックレベルが
判定されるので、繰り返し周波数の測定において判定す
る判定信号の設定を１回行うだけで測定が可能になる。
いては、繰り返し周波数測定装置に設けられた出力エッ
ジ判定回路を用いることにより、ＩＣの出力クロックの
エッジの有無が検出され、これによりクロックレベルが
判定されるので、繰り返し周波数の測定において判定す
る判定信号の設定を１回行うだけで測定が可能になる。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。図１はこの発明の一実施例による周波数測定回路の
出力エッジ判定回路を示すブロック図であり、図におい
て、１４はＤフリップフロップで構成された出力クロッ
ク立上りエッジ検出回路、１５は同じくＤフリップフロ
ップで構成された出力クロック立下りエッジ検出回路、
６は出力クロック、１１は基準クロックＴφ、７ａ，７
ｂは判定信号Ｉ，判定信号ＩＩであり、共に同じ波形で
ある。１６は出力クロック立上りエッジ検出回路１４の
出力Ｑと判定信号Ｉ７ａとのＡＮＤ積をとる立上りエッ
ジ側判定回路、１７は出力クロック立下りエッジ検出回
路１５の出力Ｑと判定信号ＩＩ７ｂとのＡＮＤ積をとる
立下りエッジ側判定回路、１８は立上りエッジ側判定回
路１６の出力を反転する反転回路、１９は立下りエッジ
側判定回路１７の出力を反転する反転回路、７ｃは判定
信号Ｉの反転波形、７ｄは判定信号ＩＩの反転波形、１
０はエラー信号、２０は反転回路１８の出力と判定信号
Ｉの反転波形７ｃの排他的論理和をとり、エラー信号１
０を出力する回路、２１は反転回路１９の出力と判定信
号ＩＩの反転波形７ｄの排他的論理和をとり、エラー信
号１０を出力する回路である。
る。図１はこの発明の一実施例による周波数測定回路の
出力エッジ判定回路を示すブロック図であり、図におい
て、１４はＤフリップフロップで構成された出力クロッ
ク立上りエッジ検出回路、１５は同じくＤフリップフロ
ップで構成された出力クロック立下りエッジ検出回路、
６は出力クロック、１１は基準クロックＴφ、７ａ，７
ｂは判定信号Ｉ，判定信号ＩＩであり、共に同じ波形で
ある。１６は出力クロック立上りエッジ検出回路１４の
出力Ｑと判定信号Ｉ７ａとのＡＮＤ積をとる立上りエッ
ジ側判定回路、１７は出力クロック立下りエッジ検出回
路１５の出力Ｑと判定信号ＩＩ７ｂとのＡＮＤ積をとる
立下りエッジ側判定回路、１８は立上りエッジ側判定回
路１６の出力を反転する反転回路、１９は立下りエッジ
側判定回路１７の出力を反転する反転回路、７ｃは判定
信号Ｉの反転波形、７ｄは判定信号ＩＩの反転波形、１
０はエラー信号、２０は反転回路１８の出力と判定信号
Ｉの反転波形７ｃの排他的論理和をとり、エラー信号１
０を出力する回路、２１は反転回路１９の出力と判定信
号ＩＩの反転波形７ｄの排他的論理和をとり、エラー信
号１０を出力する回路である。
【００１２】図２（ａ） は、出力クロック立上りエッ
ジ検出回路１４側のブロックにおける波形を示した図で
あり、図において、１１は基準クロックＴφ波形、６は
出力クロック波形、Ａは出力クロック立上りエッジ検出
回路１４の出力波形、７ａは判定信号Ｉの波形、Ｂは出
力Ａと判定信号Ｉ７ａのＡＮＤ積を行った後の出力波形
、Ｃは出力Ｂの反転波形、７ｃは判定信号Ｉの反転波形
、Ｄは出力Ｃと判定信号Ｉの反転波形７ｃの排他的論理
和を行った後のエラー信号波形である。
ジ検出回路１４側のブロックにおける波形を示した図で
あり、図において、１１は基準クロックＴφ波形、６は
出力クロック波形、Ａは出力クロック立上りエッジ検出
回路１４の出力波形、７ａは判定信号Ｉの波形、Ｂは出
力Ａと判定信号Ｉ７ａのＡＮＤ積を行った後の出力波形
、Ｃは出力Ｂの反転波形、７ｃは判定信号Ｉの反転波形
、Ｄは出力Ｃと判定信号Ｉの反転波形７ｃの排他的論理
和を行った後のエラー信号波形である。
【００１３】また、図２（ｂ） は出力クロック立下り
エッジ検出回路１５側のブロックにおける波形を示した
図であり、図において、Ｅは出力クロック立下りエッジ
検出回路１５の出力波形、７ｂは判定信号ＩＩの波形、
Ｆは出力Ｅと判定信号ＩＩ７ｂのＡＮＤ積を行った後の
出力波形、Ｇは出力Ｆの反転波形、７ｄは判定信号ＩＩ
の反転波形、Ｈは出力Ｇと判定信号ＩＩの反転波形７ｄ
の排他的論理和を行った後のエラー信号波形である。
エッジ検出回路１５側のブロックにおける波形を示した
図であり、図において、Ｅは出力クロック立下りエッジ
検出回路１５の出力波形、７ｂは判定信号ＩＩの波形、
Ｆは出力Ｅと判定信号ＩＩ７ｂのＡＮＤ積を行った後の
出力波形、Ｇは出力Ｆの反転波形、７ｄは判定信号ＩＩ
の反転波形、Ｈは出力Ｇと判定信号ＩＩの反転波形７ｄ
の排他的論理和を行った後のエラー信号波形である。
【００１４】次に、動作について説明する。まず、図３
に繰り返し周波数の測定波形図を示す。基準クロックＴ
φ１１の周期において、入力クロック波形１２をある一
定の繰り返し周波数でＩＣへ印加しておく。次に、トリ
ガ入力１３となる波形をＩＣに印加すると、トリガ入力
波形１３に対し、ある遅延時間を経過した後、出力クロ
ックの波形６が入力クロック１２とほぼ同じ周波数で出
力される。
に繰り返し周波数の測定波形図を示す。基準クロックＴ
φ１１の周期において、入力クロック波形１２をある一
定の繰り返し周波数でＩＣへ印加しておく。次に、トリ
ガ入力１３となる波形をＩＣに印加すると、トリガ入力
波形１３に対し、ある遅延時間を経過した後、出力クロ
ックの波形６が入力クロック１２とほぼ同じ周波数で出
力される。
【００１５】次に、このＩＣを検査する一般的なテスタ
において、図１に示す出力エッジ判定回路を構成する。 図１の出力クロック立上りエッジ検出回路１４は、デー
タ入力を“Ｈ”レベルにプルアップしておき、出力クロ
ック波形６の立上りエッジでデータをラッチする。ラッ
チされた出力Ａは、基準クロックＴφ１１で毎周期リセ
ットされる。図２（ａ） の出力エッジ判定回路波形の
出力Ａは出力クロック波形６のエッジのない３ビット目
では出力レベルは“Ｌ”のままである。次に、出力クロ
ック立上りエッジ検出回路１４の出力Ａは立上りエッジ
側判定回路１６で判定信号Ｉ７ａとのＡＮＤ積をとられ
、判定結果は図２（ａ） の出力Ｂに示す波形となる。 次に、立上りエッジ側判定回路１６の出力を反転する反
転回路１８で、出力Ｂを反転させ、図２（ａ） に示す
出力Ｃの波形を得る。出力Ｃの波形は、排他的論理和の
回路２０で判定信号Ｉの反転波形７ｃと排他的論理和が
とられ、図２（ａ） のエラー信号Ｄが得られる。すな
わち、出力クロック波形６の立上りエッジのないビット
に対してエラー信号１０が得られる。
において、図１に示す出力エッジ判定回路を構成する。 図１の出力クロック立上りエッジ検出回路１４は、デー
タ入力を“Ｈ”レベルにプルアップしておき、出力クロ
ック波形６の立上りエッジでデータをラッチする。ラッ
チされた出力Ａは、基準クロックＴφ１１で毎周期リセ
ットされる。図２（ａ） の出力エッジ判定回路波形の
出力Ａは出力クロック波形６のエッジのない３ビット目
では出力レベルは“Ｌ”のままである。次に、出力クロ
ック立上りエッジ検出回路１４の出力Ａは立上りエッジ
側判定回路１６で判定信号Ｉ７ａとのＡＮＤ積をとられ
、判定結果は図２（ａ） の出力Ｂに示す波形となる。 次に、立上りエッジ側判定回路１６の出力を反転する反
転回路１８で、出力Ｂを反転させ、図２（ａ） に示す
出力Ｃの波形を得る。出力Ｃの波形は、排他的論理和の
回路２０で判定信号Ｉの反転波形７ｃと排他的論理和が
とられ、図２（ａ） のエラー信号Ｄが得られる。すな
わち、出力クロック波形６の立上りエッジのないビット
に対してエラー信号１０が得られる。
【００１６】また、図１の出力クロック立下りエッジ検
出回路１５は、データ入力を“Ｈ”レベルにプルアップ
しておき、出力クロック波形６の立下りエッジでデータ
をラッチする。ラッチされた出力Ｅは、基準クロックＴ
φ１１で毎周期リセットされる。図２（ｂ） の出力エ
ッジ判定回路波形の出力Ｅは出力クロック波形６のエッ
ジのない３ビット目では出力レベルは“Ｌ”のままであ
る。 次に、出力クロック立下りエッジ検出回路１５の出力Ｅ
は立下りエッジ側判定回路１７で判定信号ＩＩ７ｂとの
ＡＮＤ積をとられ、判定結果は図２（ｂ） の出力Ｆに
示す波形となる。次に、立下りエッジ側判定回路１７の
出力を反転する反転回路１９で、出力Ｆを反転させ、図
２（ｂ） に示す出力Ｇの波形を得る。出力Ｇの波形は
、排他的論理和の回路２１で判定信号ＩＩの反転波形７
ｄと排他的論理和がとられ、図２（ｂ） のエラー信号
Ｈが得られる。すなわち、出力クロック波形６の立下り
エッジのないビットに対してエラー信号１０が得られる
。
出回路１５は、データ入力を“Ｈ”レベルにプルアップ
しておき、出力クロック波形６の立下りエッジでデータ
をラッチする。ラッチされた出力Ｅは、基準クロックＴ
φ１１で毎周期リセットされる。図２（ｂ） の出力エ
ッジ判定回路波形の出力Ｅは出力クロック波形６のエッ
ジのない３ビット目では出力レベルは“Ｌ”のままであ
る。 次に、出力クロック立下りエッジ検出回路１５の出力Ｅ
は立下りエッジ側判定回路１７で判定信号ＩＩ７ｂとの
ＡＮＤ積をとられ、判定結果は図２（ｂ） の出力Ｆに
示す波形となる。次に、立下りエッジ側判定回路１７の
出力を反転する反転回路１９で、出力Ｆを反転させ、図
２（ｂ） に示す出力Ｇの波形を得る。出力Ｇの波形は
、排他的論理和の回路２１で判定信号ＩＩの反転波形７
ｄと排他的論理和がとられ、図２（ｂ） のエラー信号
Ｈが得られる。すなわち、出力クロック波形６の立下り
エッジのないビットに対してエラー信号１０が得られる
。
【００１７】このように、上記実施例ではその繰返し周
波数が測定されるＩＣの出力クロックの波形を出力クロ
ック立上りエッジ検出回路１４および出力クロック立下
りエッジ検出回路１５のクロック入力とし、それぞれの
データ入力にそのレベルが“Ｈ”に固定されたデータを
入力してこれをラッチするとともに、このラッチされた
結果に対して、判定信号Ｉ，ＩＩとの所定の論理演算を
行って、出力クロックのレベル判定を行うようにしたの
で、出力クロックのレベル判定を一回の波形測定で行う
ことができ、ひいては繰り返し周波数の測定を１回の測
定で実行することができる。
波数が測定されるＩＣの出力クロックの波形を出力クロ
ック立上りエッジ検出回路１４および出力クロック立下
りエッジ検出回路１５のクロック入力とし、それぞれの
データ入力にそのレベルが“Ｈ”に固定されたデータを
入力してこれをラッチするとともに、このラッチされた
結果に対して、判定信号Ｉ，ＩＩとの所定の論理演算を
行って、出力クロックのレベル判定を行うようにしたの
で、出力クロックのレベル判定を一回の波形測定で行う
ことができ、ひいては繰り返し周波数の測定を１回の測
定で実行することができる。
【００１８】なお、上記実施例では出力クロック立上り
エッジ検出回路１４と出力クロック立下りエッジ検出回
路１５の２つの回路を設けたものを示したが、出力クロ
ック立上りエッジ検出回路１４のみを用いて出力クロッ
ク６の反転、非反転を行うようにしてもよく、上記実施
例と同様の効果が得られる。
エッジ検出回路１４と出力クロック立下りエッジ検出回
路１５の２つの回路を設けたものを示したが、出力クロ
ック立上りエッジ検出回路１４のみを用いて出力クロッ
ク６の反転、非反転を行うようにしてもよく、上記実施
例と同様の効果が得られる。
【００１９】図５はこのように構成した本発明の他の実
施例によるエッジ検出回路を示す図であり、図に示すよ
うに、エッジ判別信号２２が“Ｈ”レベルおよび“Ｌ”
レベルの時にそれぞれアクティブになる出力クロック反
転回路２３および出力クロック非反転回路２４を設ける
ことにより、出力クロック６を反転する場合はエッジ判
別信号２２のレベルを“Ｈ”レベルに、非反転の場合は
“Ｌ”レベルにそれぞれ設定することによって、上記実
施例と同様の効果を奏することができる。
施例によるエッジ検出回路を示す図であり、図に示すよ
うに、エッジ判別信号２２が“Ｈ”レベルおよび“Ｌ”
レベルの時にそれぞれアクティブになる出力クロック反
転回路２３および出力クロック非反転回路２４を設ける
ことにより、出力クロック６を反転する場合はエッジ判
別信号２２のレベルを“Ｈ”レベルに、非反転の場合は
“Ｌ”レベルにそれぞれ設定することによって、上記実
施例と同様の効果を奏することができる。
【００２０】
【発明の効果】以上のように、この発明に係るクロック
レベル判定装置によれば、その繰返し周波数が測定され
る被測定ＩＣのクロックの波形をクロック入力とし、こ
のクロック入力に基づいてそのレベルが固定されている
入力データをラッチするとともに、このラッチされた結
果に対して、判定信号との論理回路を構成して、出力ク
ロックのクロックレベルの判定を１回の測定波形の実行
で行えるようにしたので、繰り返し周波数の測定時の判
定信号を１度設定するだけで測定することができ、繰り
返し周波数の測定パターンベクタが膨大になっても短時
間で測定が可能となる効果がある。
レベル判定装置によれば、その繰返し周波数が測定され
る被測定ＩＣのクロックの波形をクロック入力とし、こ
のクロック入力に基づいてそのレベルが固定されている
入力データをラッチするとともに、このラッチされた結
果に対して、判定信号との論理回路を構成して、出力ク
ロックのクロックレベルの判定を１回の測定波形の実行
で行えるようにしたので、繰り返し周波数の測定時の判
定信号を１度設定するだけで測定することができ、繰り
返し周波数の測定パターンベクタが膨大になっても短時
間で測定が可能となる効果がある。
【図１】この発明の一実施例による出力エッジ判定回路
を示すブロック図である。
を示すブロック図である。
【図２】図１における波形図を示す出力エッジ判定回路
波形図である。
波形図である。
【図３】繰り返し周波数の測定を行う一例を示した測定
波形図である。
波形図である。
【図４】従来の出力レベル判定回路を示すブロック図で
ある。
ある。
【図５】この発明の他の実施例を示すエッジ検出回路を
示す図である。
示す図である。
６ 出力クロック
７ａ 判定信号Ｉ
７ｂ 判定信号ＩＩ
７ｃ 判定信号Ｉの反転波形７ｄ
判定信号ＩＩの反転波形１０
エラー信号 １１ 基準クロックＴφ１２
入力クロック １３ トリガ入力 １４ 出力クロック立上りエッジ検出回
路１５ 出力クロック立下りエッジ検出
回路１６ 立上りエッジ側判定回路１７
立下りエッジ側判定回路１８，１９
反転回路 ２０，２１ 排他的論理和回路 ２２ エッジ判別信号
判定信号ＩＩの反転波形１０
エラー信号 １１ 基準クロックＴφ１２
入力クロック １３ トリガ入力 １４ 出力クロック立上りエッジ検出回
路１５ 出力クロック立下りエッジ検出
回路１６ 立上りエッジ側判定回路１７
立下りエッジ側判定回路１８，１９
反転回路 ２０，２１ 排他的論理和回路 ２２ エッジ判別信号
Claims (1)
- 【請求項１】 所定のレベルがデータ入力され、その
データ入力を、半導体集積回路のクロック波形をトリガ
として保持することにより、該クロック波形のエッジを
検出する手段と、この保持された結果に対し、判定信号
との所定の論理演算を行うことによりそのエッジの有無
を判定して上記クロック波形のレベルを判定する手段と
を備えたことを特徴とするクロックレベル判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069181A JPH04282474A (ja) | 1991-03-08 | 1991-03-08 | クロックレベル判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069181A JPH04282474A (ja) | 1991-03-08 | 1991-03-08 | クロックレベル判定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282474A true JPH04282474A (ja) | 1992-10-07 |
Family
ID=13395298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069181A Pending JPH04282474A (ja) | 1991-03-08 | 1991-03-08 | クロックレベル判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027462A (ja) * | 2009-07-22 | 2011-02-10 | Tokai Rika Co Ltd | 半導体検査方法 |
-
1991
- 1991-03-08 JP JP3069181A patent/JPH04282474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027462A (ja) * | 2009-07-22 | 2011-02-10 | Tokai Rika Co Ltd | 半導体検査方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6510534B1 (en) | Method and apparatus for testing high performance circuits | |
| US6058496A (en) | Self-timed AC CIO wrap method and apparatus | |
| JPH0210278A (ja) | マクロのアクセス時間をテストするための装置と方法 | |
| JPH04282474A (ja) | クロックレベル判定装置 | |
| EP0375919B1 (en) | Calculating AC chip performance using the LSSD scan path | |
| US7328385B2 (en) | Method and apparatus for measuring digital timing paths by setting a scan mode of sequential storage elements | |
| JPH04274100A (ja) | テスト回路内蔵のメモリーｌｓｉ | |
| JPH0519027A (ja) | 半導体論理集積回路 | |
| JP3058130B2 (ja) | 高速半導体集積回路装置のテスト回路 | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JP4130711B2 (ja) | 半導体試験装置 | |
| JP3698269B2 (ja) | Ｌｓｉのディレイ測定方法 | |
| JPH0136597B2 (ja) | ||
| JP2000214223A (ja) | 遅延時間の測定方法 | |
| JP3465257B2 (ja) | Ｉｃテスタ | |
| JPH0389180A (ja) | 期待パターンの後半反転回路 | |
| JPH05281307A (ja) | 半導体回路 | |
| JP2002350509A (ja) | 半導体装置 | |
| JP2001153915A (ja) | Ｉｃテスタ、及びｉｃ試験方法 | |
| JP2527623Y2 (ja) | Ｉｃ試験装置 | |
| KR950008421Y1 (ko) | 그레이 코드를 이용한 인 서키트 테스터의 테스트 윈도우 제어회로 | |
| JPH0324480A (ja) | Ｉｃ検査装置 | |
| JP2002311112A (ja) | 半導体試験方法 | |
| JPH04130282A (ja) | 最高繰返し周波数測定方法 | |
| JP2005030977A (ja) | 位相差測定装置、位相差測定方法および試験装置 |