JPH01236897A - 保持メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、時分割交換機の通話路（Ｓ　Ｐ）装置におけ
る保持メモリの制御回路に関するものである。

（従来の技術） 第２図は時分割交換機における従来の保持メモリ制御回
路図である。

同図において、１は上位の中央制御装置からのＳＰババ
スいずれも図示せず）とこのＳＰ系装置とのインターフ
ェースを司どるＳＰバスインターフェース回路（ＳＰＩ
Ｆ）、２はｓｐバスインタフェース回路１を介する上位
からの情報に基づいて通話路を制御する制御回路（ＣＯ
ＮＴ）　、３は制御回路２からの情報に基づいて時間ス
イ・ンチを制御する情報を保持する保持メモリ（ＳＣＭ
）、４は保持メモリ３からの情報に基づいて時間スイッ
チによる交換動作を行なう通話メモリ（ＳＰＭ）である
。

制御回路２は、Ａレジスタ（ＲＥＧＡ）５と、Ｂレジス
タ（ＲＥＧＢ）　６と、デコーダ（Ｄ　Ｅ　Ｃ）７とを
備えている。Ａレジスタ５はＳＰバスインターフェース
回路１から、１０ビツトの８０Ｍアドレスとハイウェイ
指定とを受けて、その８０Ｍアドレスを保持メモリ３（
あるいは図示しない他の保持メモリ）に与え、るととも
に、ハイウェイ指定をデコーダ７に与える。Ｂレジスタ
６はＳＰバスインターフェース回路１から１０ビツトの
８０Ｍデータを受けて、保持メモリ３（あるいは図示し
ない他の保持メモリ）に与える。Ｂレジスタ６と保持メ
モリ３との間にはゲート８．９を備え、一方、ＳＰバス
インターフェース回路１からの書込オーダは保持メモリ
３に与えるとともにゲート８に与えて、該書込オーダに
対応の８０Ｍデータを保持メモリ３に与えるべくゲート
８をイネーブルにし、そして読取オーダはゲート９に与
えて該読取オーダに対応の保持メモリ３中のデータを読
取るべくゲート９をイネーブルにする。

つぎに、上記の構成における保持メモリ３へのデータの
書込動作を説明する。

ＳＰバスインターフェース回路１から、書込オーダと、
８０Ｍアドレスとハイウェイ指定と、８０Ｍデータとが
制御回路２に送出され、制御回路２の各レジスタ５，６
にラッチされる。Ａレジスタ５の出力のうち、ハイウェ
イ指定はデコーダ７でデコードされ、各８０Ｍ指定とし
て、この場合、例えば保持メモリ３を指定して、そのコ
ントロール端子ＣＴＬに送出される。又、Ａレジスタ５
の出力のうち８０Ｍアドレスは保持メモリ３のアドレス
端子Ａに送出される。

制御回路２を経由した書込オーダは、保持メモリ３の書
込指定端子ＷＥとゲート８に送出され、このとき保持メ
モリ３は書込可能状態となり、そしてゲート８は、イネ
ーブル状態となり（このとき、読取オーダは送出されて
いないのでゲート９はイネーブル状態にはない。）、Ｂ
レジスタ６からの８０Ｍデータが保持メモリ３のデータ
入出力端子Ｄｉ１０へ供給されて、保持メモリ３の指定
アドレスに対応してデータが書込まれる。

つぎに保持メモリ３からの読取動作を説明する。

ＳＰバスインターフェース回路１から、読取オーダと、
８０Ｍアドレスとハイウェイ指定とが制御回路２に送出
され、制御回路２の各レジスタ５゜６にラッチされる。

Ａレジスタ５の出力のうち、ハイウェイ指定はデコーダ
７でデコードされ、各８０Ｍ指定として例えば保持メモ
リ３へ送出される。又、Ａレジスタ５の出力のうち、８
０Ｍアドレスは保持メモリ３へ送出される。制御回路２
を経由した読取オーダはゲート９へ送出され、このとき
ゲート９はイネーブル状態となり（このとき、書込オー
ダは送出されていないのでゲート８はイネーブル状態に
なく、又、保持メモリ３は書込可能状態にはない。）、
保持メモリ３の指定アドレスのデータが出力されて、ゲ
ート９、Ｂレジスタ６を経由して、読取られる。そして
又、該データが１０ビツトの８０Ｍアドレスに変換され
て出力端子ＤＯから通話メモリ４に出力される。

なお、第２図の例では、入ハイウェイ、出ハイウェイと
もに１フレームに１０２４タイムスロツトが多重されて
いて、１タイムスロツトは２４ビツトのワードで構成さ
れている。この場合、通話メモリ４の容量は、１０２４
ワード×２４ビツトが必要であり、保持メモリ３の容量
はその各ワードをアドレス指定するための１０２４ワー
ド×１０ビツトが必要である。

ところで、通常、通話メモリ４と保持メモリ３とは、同
一の回路即ちこの場合、２４ビツトのワードで構成して
回路を共用化しており、モード指定により通話メモリ４
又は保持メモリ３として機能する。従って、保持メモリ
３は、１０２４ワード×２４ビツトの容量のうちの１０
２４ワード×１０ビツトだけ使用していることになる。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では、保持メモリと通話
メモリとの回路を共用化したことによって保持メモリの
容量の方が通話メモリの容量より少ない使い方となって
いるため、保持メモリにおいては、メモリ容量を充分使
い切っておらず、経済性が劣るという問題点があった。

本発明は上記問題点に鑑み、保持メモリにおけるメモリ
容量の使用率を増大させ、経済性に優れた保持メモリ制
御回路を提供することを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、時分割交換機の
通話メモリを制御する保持メモリに対して上位から書込
オーダとアドレスの指定と書込情報の指定とを行ない時
系列で各アドレスを更新して書込情報の書込みを行なう
保持メモリ制御回路において、当該指定のアドレスに対
して保持メモリに既に書込まれている旧書込情報を前記
書込オーダのタイミングによって読出して一時記憶する
バッファ回路と、前記バッファ回路に記憶された旧書込
情報のビット列を所定の各ビット列構成に分割した各々
の旧書込情報と上位からの新書込情報のビット列を前記
各ビット列構成に分割した各々の新書込情報とを上位か
らの書替指定に基づいて互いに対応のビット列構成毎に
選択する各セレクタと、前記書込オーダのタイミングを
遅延させる遅延回路と、前記各セレクタにより選択され
た旧書込情報と新書込情報の組による書込情報を前記遅
延されたタイミングによって前記保持メモリに与えるゲ
ートとを備えた。

（作　用） 本発明によれば、書込オーダのタイミングによって、当
該指定のアドレスに対する旧書込情報がバッファ回路に
記憶され、該バッファ回路における分割された一方のビ
ット列構成による旧書込情報と、上位から送出された前
記一方のビット列構成に対応の新書込情報とのいずれか
が上位からの書込指定に基づいて一方のセレクタによっ
て選択され、同時に、同様にして他方のビット列構成に
よる旧書込情報と前記他方のビット列構成による新書込
情報のいずれかが他方のセレクタによって選択され、引
続き、遅延回路により遅延された書込オーダのタイミン
グによって、ゲートが作動して、前記選択されたそれぞ
れのビット構成の組による旧書込情報あるいは新書込情
報が保持メモリに対して書込指定される。

（実施例） 第１図は本発明の一実施例を示す保持メモリ制御回路図
である。

同図において、１０はＳＰバスインターフェース回路（
ＳＰＩＦ）、１１は制御回路（ＣＯＮＴ）、１２は保持
メモリ（ＳＣＭ）、１３は第１の通話メモリ（ＳＰＭＩ
　）　、１４は第２の通話メモリ（ＳＰＭ２　）　、１
５はＡレジスタ（ＲＥＧＡ）、１６はＢレジスタ（ＲＥ
ＧＢ）　、１７はデコーダ（Ｄ　Ｅ　Ｃ）であり、それ
ぞれ、第２図における同一名称の部分と同等の機能を有
するものであるが、ＳＰバスインターフェース回路１０
は、１０ビツトのＳＣ？ｖｌアドレスと、複数ビットの
ハイウェイ指定とともに、１ビツトの書替指定をＡレジ
スタ１５に出力する。そして保持メモリ１２は１０ビツ
トのＳ０Ｍアドレスに対応して２０ビツトのビット列よ
りなる８０Ｍデータを書込・読出可能にし、且つ下位１
０ビツトのＳＰＭアドレスを通話メモリ１３に、そして
上位１０ビツトのＳＰＭアドレスを通話メモリ１４に与
えるようにしている。

なお、同図において、読取オーダに関連の回路について
はその記載を省略している。

１８はＤ型フリップフロップよりなる第１のバッファ回
路（Ｂ　Ｕ　Ｆ　Ａ）で、保持メモリ１２に既に書込ま
れている当該ＳＣＭアドレスに対応の２０ビツトの８０
Ｍデータ（これを旧書込情報と称す）のうちの下位１０
ビツトの構成による旧舎込情報を、ＳＰバスインターフ
ェース回路１０からの当該書込オーダのタイミングによ
って読出して一時記憶する。１９はＤ型フリップフロッ
プよりなる第２のバッファ回路（ＢＵＦＢ）で、前記８
０Ｍデータのうちの上位１０ビツトの構成による旧書込
情報を同様にして読出して一時記憶する。

２０は第１のセレクタ（ＳＥＬＡ）で、その端子０にバ
ッファ回路１８の出力Ｑを受け、端子１に、Ｂレジスタ
１６からのＳＣＭデータ（これを新書込情報と称す）の
うち下位１０ビツトの新書込情報を受け、セレクト端子
にインバータ２１を介してＡレジスタ１５からの書替指
定を受けて、該書替指定が“１“のとき前記下位１０ビ
ツトの旧書込情報を選択して出力し、“０゛のとき、下
位１０ビツトの新書込情報を選択して出力する。

２２は第２のセレクタ（Ｓ　Ｅ　Ｌ　Ｂ）で、その端子
１にバッファ回路１９の出力Ｑを受け、端子０１；ＳＣ
Ｍデータの上位１０ビツトの新書込情報を受け、セレク
ト端子に、Ａレジスタ１５からの書替指定を受けて、該
書替指定が“１°のとき前記上位１０ビツトの新書込情
報を選択して出力し、“０“のとき上位１０ビツトの旧
書込情報を選択して出力する。

２３は遅延回路で、ＳＰバスインターフェース回路１０
からの書込オーダを所定の時間だけ遅延させて、保持メ
モリ１２の書込指定端子ＷＥ等に送出する。

２４．２５はそれぞれ第１と第２のゲートで、遅延回路
２３の出力による書込オーダの遅延されたタイミングで
イネーブルとなって各セレクタ２０あるいは２２の出力
によるＳＣＭデータを保持メモリ１２に与えて書込ませ
る。

つぎに第１図の回路における保持メモリ１２へのデータ
の書込動作を説明する。

ＳＰバスインターフェース回路１０から、８０Ｍアドレ
スと、ハイウェイ指定と、書替指定と、ＳＣＭデータと
、そして書込オーダが制御回路１１に送出されると、各
バッファ回路１８．１９は、そのクロック端子Ｃに書込
オーダを受けて、バッファ回路１８は当該ＳＣＭアドレ
スによる保持メモリ１２の下位１０ビツトの旧書込情報
を記憶してセレクタ２０の端子０に与え、バッフアロ路
１９は同様に上位１０ビツトの旧書込情報を記憶してセ
レクタ２２の端子１に与える。

前記書替指定が例えば“１“であると、セレクタ２０は
バッファ回路１８からの下位１０ビツトの旧書込情報を
ゲート２４に与え、セレクタ２２はＢレジスタ１６から
の上位１０ビツトの新書込情報をゲート２５に与える。

引続き遅延回路２３から書込オーダの遅延されたタイミ
ング信号が送出されると各ゲート２４．２５がイネーブ
ルととなって各セレクタ２０．２２の出力を保持メモリ
１２に与える。保持メモリ１２は、前記遅延されたタイ
ミング信号を書込指定端子ＷＥに受けて当該アドレスに
対して、下位１０ビツトに旧書込情報を、そして上位１
０ビツトに新書込情報を書込む。よって通話メモリ１３
のＳＰＭアドレスは前回のままで、通話メモリ１４のＳ
ＰＭアドレスが新書込情報に基づいて書替えられる。

また、前記書込指定が“０“であると、各セレクタ２０
．２２は共にセレクト信号が上記と逆になって、保持メ
モリ１２は、下位１０ビツトに新書込情報を、そして上
位１０ビツトに旧書込情報を書込み、よって、通話メモ
リ１４のＳＰＭアドレスは前回のままで、通話メモリ１
３のＳ　Ｐ　Ｆｖ１アドレスが同様に書替えられる。

（発明の効果） 以上説明したように本発明によれば、保持メモリの同一
のアドレスに対するビット列を分割して、各分割のビッ
ト列毎にその情報を新書込情報に書替え、あるいは旧書
込情報のままに保持できるようにしたので、この分割の
各ビット列の情報を複数のそれぞれの通話メモリに選択
的に振り分けて使用することにより、前記分割前のビッ
ト列のビット数を通話メモリのビット列のビット数と同
等にすることができ、よって保持メモリの容量が有効に
活用されて経済性に優れた保持メモリ制御回路が得られ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す保持メモリ制御回路図、
第２図は従来の保持メモリ制御回路図である。 １２・・・保持メモリ １３．１４・・・通話メモリ １８．１９・・・バッファ回路 ２０．２２・・・セレクタ ２３・・・遅延回路 ２４．２５・・・ゲート

Claims (1)

1. 【特許請求の範囲】 時分割交換機の通話メモリを制御する保持メモリに対し
   て上位から書込オーダとアドレスの指定と書込情報の指
   定とを行ない時系列で各アドレスを更新して書込情報の
   書込みを行なう保持メモリ制御回路において、 当該指定のアドレスに対して保持メモリに既に書込まれ
   ている旧書込情報を前記書込オーダのタイミングによっ
   て読出して一時記憶するバッファ回路と、 前記バッファ回路に記憶された旧書込情報のビット列を
   所定の各ビット列構成に分割した各々の旧書込情報と上
   位からの新書込情報のビット列を前記各ビット列構成に
   分割した各々の新書込情報とを上位からの書替指定に基
   づいて互いに対応のビット列構成毎に選択する各セレク
   タと、 前記書込オーダのタイミングを遅延させる遅延回路と、 前記各セレクタにより選択された旧書込情報と新書込情
   報の組による書込情報を前記遅延されたタイミングによ
   って前記保持メモリに与えるゲートとを備えた ことを特徴とする保持メモリ制御回路。