JPH0783513B2

JPH0783513B2 - 半導体記憶装置

Info

Publication number: JPH0783513B2
Application number: JP62217511A
Authority: JP
Inventors: 慶三青山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-08-31
Filing date: 1987-08-31
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPS6460190A

Description

【発明の詳細な説明】〔概要〕本発明は半導体記憶装置、特に、電話交換機の通話路等
の多重通信に係るタイムスイッチメモリ（TSW）装置に
関し、書込み命令の供給方法を工夫することによって、簡単な
構成で、シーケンシャルリード中のメモリにランダムラ
イトを挿入すること、及び、シーケンシャルリード中の
データに目標としないデータが挿入されないようにする
（読出しデータの連続性を確保する）ことを目的とし、書込み命令とランダムアドレスとに基づいてランダムラ
イトされたデータをシーケンシャルアドレスに基づいて
シーケンシャルリードする第１の記憶手段と、第１の記
憶手段がシーケンシャルリードしている期間に、書込み
命令とランダムアドレスとに基づいてデータをランダム
ライトし、第１の記憶手段がランダムライトしている期
間に、ランダムライトされたデータをシーケンシャルア
ドレスに基づいてシーケンシャルリードする第２の記憶
手段と、ランダムアドレスとシーケンシャルアドレスと
を比較して両アドレスが一致したときに、アドレス一致
信号を発生するアドレス比較手段と、アドレス比較手段
からのアドレス一致信号に応じてシーケンシャルリード
中の第１又は第２の記憶手段のいずれかにランダムライ
トを挿入する書込み命令を出力する書込み命令制御手段
とを備える。

〔産業上の利用分野〕

本発明は半導体記憶装置に関するものであり、更に詳し
く言えば、電話交換機の通話路等の多重通信に係るタイ
ムスイッチメモリ装置（時分割変換機：以下TSW装置と
いう）に関するものである。

〔従来技術〕

第４及び第５図は従来例に係る説明図である。第４図
は、従来例に係るTSW装置の時分割交換の概要説明図で
あり、第５図は、従来例に係る制御メモリを２バンク構
成した図をそれぞれ示している。例えば、電話交換機の
通話路等の多重通信に適用されるTSW装置は、第４図に
示すように、タイムスイッチメモリ（以下TSWメモリと
いう）101,制御メモリ103及びシーケンシャルカウンタ1
05を備える。TSWメモリは入力ハイウエイ102及び出力ハ
イウエイ103に接続される。入力ハイウエイ102は電話加
入者からの通話データを伝送する回線であり、出力ハイ
ウエイ103は、時分割交換された通話データを伝送する
回線である。

当該TSW装置の機能は、例えば、タイムスロットt0,t1,t
2,t3に相当する時刻（時分割的）に、４人の加入者によ
って、入力ハイウエイ102が占有され、この時刻に通話
データA,B,C,Dが伝送されてくる場合であって、この通
話データA,B,C,Dを時分割交換して出力ハイウエイ103に
伝送する場合、当該タイムスロットt0,t1,t2,t3に応じ
たランダムアドレスが制御メモリ103からTSWメモリ101
に出力される。

すなわち、TSWメモリ101に通話データを書込む動作につ
いては、タイムスロットt0に相当する時刻に、制御メモ
リ103の格納番地＃０からアドレス＝２が読み出され、
このアドレス＝２がTSWメモリ101に出力される。同様
に、タイムスロットt1に相当する時刻には、格納番地＃
１からアドレス＝１が読み出され、タイムスロットt2に
相当する時刻には、格納番地＃２からアドレス＝３が読
み出され、タイムスロットt3に相当する時刻には、格納
番地＃３からアドレス＝０が読み出される。これらアド
レス＝2,1,3,0がTSWメモリ101に出力される。

TSWメモリ101では制御メモリ103によって指定された指
定番地＃０に通話データＤが書き込まれる。同様に、デ
ータＢが格納番地＃１に書き込まれ、データＡが格納番
地＃２に書き込まれ、データＣが格納番地＃３にそれぞ
れ書き込まれる。これにより、TSWメモリ101は制御メモ
リ104が指定する番地に通話データを格納することがで
きる。

また、TSWメモリ101から通話データを読出す場合につい
ては、タイムスロットt0に相当する時刻に、シーケンシ
ャルカウンタ105により格納番地＃０が選択され、通話
データＤが読み出される。同様に、タイムスロットt1に
相当する時刻に、格納番地＃１が選択され、通話データ
Ｂが読み出され、タイムスロットt2に相当する時刻に、
格納番地＃２が選択され、通話データＡが読み出され、
タイムスロットt3に相当する時刻に、格納番地＃３が選
択され、通話データＣが読み出される。これら時分割デ
ータD,B,A,Cが出力ハイウエイ103に伝送される。時分割
データD,B,A,Cは、通話相手となる４人の加入者α，
β，γ，δに伝送される。

これにより、加入者Ａ−γ,B−β,C−δ,D−α間の回線
が接続されたことになり、加入者Ａの信号を加入者δ
に、他も同様に、それぞれ伝送することができる。制御
メモリ104は各タイムスロットt0〜t3で指定された各＃
０〜＃３番地のランダムアドレス＝2,1,3,0を通話終了
時まで保持する。

〔発明が解決しようとする問題点〕

従って、加入者の回線路を通話終了時まで確保するため
には、制御メモリ104は、通話データのランダム書込み
及び時分割データのランダム読出しのためのアドレスを
連続してTSWメモリ101に出力しなくてはらなない。

通常は、制御メモリ104からTSWメモリ101にアドレスが
シーケンシャルに読出されているが、新たな通話が生じ
た場合には、その通話相手の接続先情報を制御メモリ10
4の対応する番地に書き込む必要がある。制御メモリ104
への書込み要求は、新たな通話が生じたときに発生し、
この新たな通話は、いつ何時に発生するかは全くランダ
ムである。

従って、新たな通話が生じたからと言って、その都度、
読出しを中止して書込み要求を実行することができな
い。この書込みを敢えて実行すれば、読出し順序が異な
ったり、読出しデータに隙間が生じることになり、正常
な通話が確保できなくなる。このように制御メモリ104
からのアドレスの読出しは連続的でなければならない。

次に、第３図（ｂ）を参照しながら、読出しを打ち切っ
て、書込みを実行した場合の具体例を説明する。第３図
は、本発明の関連技術に係る半導体記憶装置の構成図を
示している。たとえば、本出願人が同日に出願（特願昭
62−217510号）した半導体記憶装置に見られるようなタ
イムスイッチメモリは、同図（ａ）に示すように、Ｄ型
フリップ・フロップ回路1a,1b,2a〜2c,4a、カウンタ1c,
セレクタ3a,3b,アドレスセレクタ5a〜5c,RAM（随時書込
み及び読出し可能なメモリ）6a,6b,プリデコーダ7a,7b,
クロック発生回路８及び制御回路９等を備える。

Ｄ型フリップ・フロップ（以下DFFという）回路1aは入
力データＤin（８ビット）をクロック信号（以下CLK信
号という）の立ち上がりに同期してラッチし、データＤ
INを出力する。DFF1bは入力ランダムアドレスra（10bi
t）をCLK信号の立ち上がりに同期してラッチし、ランダ
ムアドレスRAをセレクタ5a及び5bにそれぞれ出力する。

カウンタ1cはクリア信号fcを入力してCLK信号を計数
し、シーケンシャルアドレスSAをアドレスセレクタ5a及
び5bに出力する。

アドレスセレクタ5aはDFF1bにラッチされたランダムア
ドレスRA又はカウンタ1cからのシーケンシャルアドレス
SAを制御回路９からの制御信号c1に応じて選択し、アド
レスRA又はSAをプリデコーダ7aに出力する。同様に、ア
ドレスセレクタ5bはランダムアドレスRA又はシーケンシ
ャルアドレスSAを制御信号c2に応じて選択し、アドレス
RA又はSAをプリデコーダ7bに出力する。

プリデコーダ7aはアドレスRA又はSAをプリデコードし、
プリデコードされたアドレスRA又はDFF2bに出力する。
プリデコーダ7bはアドレスSA又はSAをプリデコードし、
プリデコードされたアドレスSA又はSAをDFF2cに出力す
る。

DFF2aはデータＤINをCLK信号の立ち上がりに同期してラ
ッチする。DFF2bは、プリデコードされたアドレスRA又
はSAをCLK信号の立ち上がりに同期してラッチし、アド
レス（＃１）をRAM6aに出力する。DFF2cは、プリデコー
ドされたアドレスRA又はSAをCLK信号の立ち上がりに同
期してラッチし、アドレス（＃２）をRAM6bに出力す
る。

RAM6aは、書込み命令Ｗ（＃１）及びアドレスＡ（＃
１）に応じてデータＤINの書込み処理をしたり、アドレ
スＡ（＃１）に応じてデータＤ（＃１）の読出し処理を
する。RAM6bは、書込み命令Ｗ（＃２）及びアドレスＡ
（＃２）に応じてデータＤINの書込み処理をしたり、ア
ドレスＡ（＃２）に応じてデータＤ（＃２）の読出し処
理をする。

DFF3aはデータＤ（＃１）をCLK信号の立ち上がりに同期
してラッチする。同様に、DFF3bはデータＤ（＃２）をC
LK信号の立ち上がりに同期してラッチする。セレクタ5c
は、読出しデータＤ（＃１）又はＤ（＃２）を制御回路
９からの制御信号c3に応じて選択してDFF4aに出力す
る。

DFF4aは読出しデータＤ（＃１）又はＤ（＃２）をCLK信
号の立ち上がりに同期してラッチし、それを読出し出力
データｄoutとして出力する。

クロック発生回路８は、各DFF1a,1b,2a〜2c,4a,カウン
タ1cにCLK信号を供給し、また、RAM6a,6bにライトイネ
ーブル信号（以下書込み信号という）W1,W2をそれぞれ
供給する。

制御回路９は各セレクタ3a,3b,5a〜5cに制御信号c1〜c3
を出力してダブルバッファ処理をする。ダブルバッファ
処理とは、２つのRAM6a,6bに、書込み命令W1,W2及びア
ドレスSA,RAを交互に供給し、シーケンシャルリード及
びランダムライトを交互に実行させることをいう具体的には、制御回路９はデータの書込み又は読出し期
間を規定する１フレーム毎に、シーケンシャルアドレス
SAを一方のセレクタ5aによって選択させ、このアドレス
SAを一方のRAM6aに供給して読出しデータＤ（＃１）の
シーケンシャルリードを実行させ、また、ランダムアド
レスDAを他方のセレクタ5bによって選択させ、このアド
レスRAと書込み命令W2を他方のRAM6に供給してデータＤ
INのランダムライトを実行させる。

次のフレームでは、制御回路９は、反対に、ランダムア
ドレスRAをセレクタ5aによって選択させ、このアドレス
RA及び書込み命令W1ををRAM6aに供給してデータＤINの
ランダムライトを実行させ、また、シーケシャルアドレ
スSAをセレクタ5bによって選択され、このアドレスSAを
RAM6bに供給して読出しデータＤ（＃１）のシーケンシ
ャルリードを実行させる。

すなわち、本発明の関連技術に係る半導体記憶装置によ
れば、１フレーム毎にランダムライト及びシーケンシャ
ルリードを切り換えるアドレスセレクタ5a,5bと、１フ
レーム毎に書込み命令W1をRAM6a又は書込み命令W2をRAM
6bに供給するクロック発生回路８が同一チップ内部に設
けられる。

このため、RAM6aがシーケンシャルリードをしている期
間に、書込み命令WE2とランダムアドレスに応じてRAM6b
をランダムライトさせ、反対に、RAM6bがシーケンシャ
ルリードをしている期間に、書込み命令W1とランダムア
ドレスに応じてRAM6aをランダムライトさせることがで
きる。

しかし、シーケシャルリード中のRAM6aに、新たな加入
者からの通話要求等によって、チップ外部からランダム
書込み命令が挿入され、ある読出し番地のデータを書き
換える要求があった場合に、シーケンシャルリード中の
データに、目標としないデータが混入する恐れがある。

このようなデータ書き換え要求に対し、シーケンシャル
リード中のRAM6aに、ランダムライトを挿入する場合、
クロック発生回路８からRAM6aに供給する書込み命令W1
をCPU等の書込み命令weに基づいて強制的にアクティブ
にし、更に、アドレスセレクタ5aを切り換えて、RAM6a
にランダムアドレスを供給する方法が考えられる。

次に、その具体例を説明する。第３図（ｂ）は、タイム
スイッチメモリの動作を説明するタイムチャートであ
る。例えば、ランダムアドレス＝a,b,c,d,e…に対し
て、読出し時には、連続的に発生されたシーケンシャル
アドレス＝0,1,2,3,4…によって、格納番地０＝a,1＝b,
2＝c,3＝d,4＝ｅ…の読出しデータＤ（＃１）やＤ（＃
２）を出力する半導体記憶装置において、第３図（ｂ）
に示すように、CPUからの書込み要求がRAM6aの「ｄ」番
地に対するものであり、CPUの書込み命令weが、クロッ
ク信号（以下単にCLK信号という）の立ち上がり時に
生じたものとすると、次のCLK信号の立ち上がりで
は、RAM6aに書込み命令WE1が入力されると共に、アドレ
スセレクタ5aからRAM6aに、シーケンシャルアドレスSA
＝「３」に変わって、ランダムアドレス＝「ｄ」が供給
される。

これにより、「ｄ」番地への書込みが達成される。その
後、CLK信号の立ち上がりで、読出しデータＤ（＃
１）がラッチされ、次のCLK信号の立ち上がりで読出
しデータＤ（＃１）は出力データｄoutとなる。このCLK
信号の立ち上がりで出力されたデータは「ｄ」番地に
対するデータである。

しかし、アドレスセレクタ5aの切り換えタイミングによ
っては、セレクタ5aからRAM6aに、シーケンシャルアド
レスSA＝「３」に変わって、ランダムアドレス＝「ｄ」
を供給することができない場合がある。

このため、ランダムアドレス＝「ｄ」以外のアドレスに
よって、RAM6aがランダムライトを実行することから、
誤ったデータＤINが書き込まれる。従って、ｄ≠３とな
る時には、出力データｄoutにランダムライトによる目
標データを再現性良く挿入できない。

これにより、目標としないデータが誤ってシーケンシャ
ルリード中のデータに挿入されてしまう（データ不連続
部分が生じる）という問題がある。

このような読出しデータの不連性を避けるために、第５
図に示すような２バンク構成の制御メモリが考えられ
る。この制御メモリは、第５図（ａ）に示すように、２
つのバンクI,IIをRAM等により構成し、一方のバンクＩ
がシーケンシャルリードを行っている期間に、他方のバ
ンクIIに対してランダムライトを実行するものである。
そして、バンクＩの０番地から最終番地のデータの読出
しが終了すると、第５図（ｂ）に示すように、バンクが
切り換えられ、バンクIIがシーケンシャルリードをし、
バンクＩがランダムライトを実行する。このような動作
を繰り返すことにより、制御メモリに要求される読出し
データの連続性を確保しようとするものである。

しかし、メモリを２つのバンクに分割するために、メモ
リ周辺の制御回路が増加する。また、シーケンシャルリ
ード中のバンクに書込み要求が生じると、バンク構成を
採らない場合と同様に、読出しデータの連続性が崩れて
しまうという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、書込み命令の供給方法を工夫することによっ
て、ランダムアドレスの供給を伴うことなく、簡単な構
成で、シーケンシャルリード中のメモリにランダムライ
トを挿入すること、及び、シーケンシャルリード中のデ
ータに目標としないデータが挿入されないようにする
（読出しデータの連続性を確保する）ことが可能となる
半導体記憶装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明の半導体記憶装置は、その原理図を第１図に示す
ように、書込み命令とランダムアドレスとに基づいてラ
ンダムライトされたデータをシーケンシャルアドレスに
基づいてシーケンシャルリードする第１の記憶手段と、
前記第１の記憶手段がシーケンシャルリードしている期
間に、書込み命令とランダムアドレスとに基づいてデー
タをランダムライトし、前記第１の記憶手段がランダム
ライトしている期間に、前記ランダムライトされたデー
タをシーケンシャルアドレスに基づいてシーケンシャル
リードする第２の記憶手段と、前記ランダムアドレスと
シーケンシャルアドレスとを比較して両アドレスが一致
したときに、アドレス一致信号を発生するアドレス比較
手段と、前記アドレス比較手段からのアドレス一致信号
に応じてシーケンシャルリード中の第１又は第２の記憶
手段のいずれかにランダムライトを挿入する書込み命令
を出力する書込み命令制御手段とを備えることを特徴と
し、上記目的を達成する。

〔作用〕

本発明の半導体記憶装置の動作を説明する。例えば、タ
イムスイッチメモリ等にアドレス情報（以下単にデータ
という）を供給する場合、書込み命令とランダムアドレ
スとに基づいて１フレームのデータが第１の記憶手段に
よりランダムライトされ、この第１の記憶手段がランダ
ムライトをしている期間に、第２の記憶手段では、シー
ケンシャルアドレスに基づいて１フレームのデータがシ
ーケンシャルリードされる。

その後、第１の記憶手段では、シーケンシャルアイドル
に基づいて１フレームのデータがシーケンシャルリード
され、この第１の記憶手段がシーケンシャルリードして
いる期間に、書込み命令とランダムアドレスとに基づい
て１フレームのデータが第２の記憶手段によりランダム
ライトされる。

また、第1,第２の記憶手段がシーケンシャルリード及び
ランダムライトを繰り返しているときに、ランダムアド
レスとシーケンシャルアドレスとがアドレス比較手段に
より比較され、その比較結果はアドレス一致信号又はア
ドレス不一致信号として書込み命令制御手段に出力され
る。

さらに、第１又は第２の記憶手段のいずれかのシーケン
シャルリード期間に、ランダムライトを強制的に挿入す
る書込み命令が、書込み命令制御手段に供給された場
合、ランダムライトの挿入によって入力されるランダム
アドレスもシーケンシャルアドレスとアドレス比較手段
により比較されるため、それが一致したときには、当該
比較手段から書込み命令制御手段にアドレス一致信号が
出力され、該制御手段からシーケンシャルリードしてい
る第１又は第２の記憶手段のいずれかにランダムライト
を強制的に挿入する書込み命令が供給される。

このため、本発明の関連技術のように、アドレスセレク
タを介して強制的にシーケンシャルアドレスをランダム
アドレスに切り換えることなく、シーケンシャルリード
中の記憶手段に、ランダムアドレスに一致したシーケン
シャルアドレスが供給されるため、シーケンシャルリー
ド中の記憶手段にランダムライトを挿入することが可能
となる。

これにより、シーケンシャルアドレスに基づいてシーケ
ンシャルリード中の第１又は第２の記憶手段において、
データを書き換えることでき、シーケンシャルリード中
のデータ目標としないデータが挿入されない。すなわ
ち、読出しデータの連続性が確保される。

〔実施例〕

次に図参照しながら本発明の実施例について説明をす
る。第１図は、本発明の実施例に係る半導体記憶装置の
原理図である。例えば、半導体記憶装置の一例となる制
御メモリは、第１図に示すように、データ入力手段11a,
カウンタ11b,アドレスセレクタ12,第1,第２のRAM（随時
書込み／読出し可能なメモリ）13,14,データセレクタ1
5,データ出力回路16,クロック発生回路17,制御回路18,
アドレス比較手段19,書込み命令処理手段20,書込み命令
出力手段21及び選択手段22を備える。制御メモリは、第
３図（ａ）に示したタイムスイッチメモリに入力ランダ
ムアドレスを供給するものである。

データ入力手段11aは入力データＤIN及びランダムアド
レスraを入力し、データＤINを第1,第２のRAM13,14に供
給する。なお、データ入力手段11aには不図示のＤ型フ
リップ・フロップ回路（DFF）が設けられ、クロック信
号CLKに同期してデータＤINを第1,第２のRAM13,14に供
給する。

データＤINは，例えば、多重度ｎ＝1024回線のアナログ
音声信号をA/D変換し、それをパルスコード変調（PCM）
したものである。

また、データ入力手段11aはアドレスraをアドレスセレ
クタ12に出力する。カウンタ11bはクリア信号fcを入力
してシーケンシャルアドレスSAをアドレスセレクタ12に
供給する。

アドレスセレクタ12はランダムアドレスRA又はシーケン
シャルアドレスSAのいずれかを選択してアドレスRA又は
SAの一方をRAM13又はRAM14に出力する。例えば、セレク
タ12は、制御回路18からの制御信号に基づいてRAM13に
アドレスRAを出力し、このときには、RAM14にアドレスS
Aを出力する。反対に、セレクタ12は、RAM13にアドレス
SAを出力しているときには、RAM14にアドレスRAを出力
する。

RAM13は第１の記憶手段の一例であり、書込み命令WE
（＃１）とランダムアドレスRAとに基づいてデータＤIN
をランダムライトし、シーケンシャルアドレスSAに基づ
いてデータＤ（＃１）をシーケンシャルリードするもの
である。

RAM14は第２の記憶手段の一例であり、書込み命令WE
（＃２）とランダムアドレスRAとに基づいてデータＤIN
をランダムライトし、このデータＤINをシーケンシャル
アドレスSAに基づいて読出しデータＤ（＃２）をシーケ
ンシャルリードするものである。例えば、RAM14はRAM13
がシーケンシャルリードしている期間に、書込み命令WE
（＃２）とランダムアドレスRAとに基づいてデータＤIN
をランダムライトし、RAM13がランダムライトしている
期間に、シーケンシャルアドレスSAに基づいて読出しデ
ータＤ（＃２）をシーケンシャルリードするものであ
る。RAM13,14は同一のRAMを分割して２バンク構成とし
ても良い。

データセレクタ15はRAM13からのデータＤ（＃１）又はR
AM14からのデータＤ（＃２）のいずれかを制御回路18か
らの制御信号に基づいて選択し、データＤ（＃１）又は
Ｄ（＃２）の一方をデータ出力回路16に出力する。

データ出力回路16はクロック発生回路からのクロック信
号CLKに同期してデータセレクタ15からのデータＤ（＃
１）又はＤ（＃２）を通信回線等に出力する。クロック
発生回路17は制御回路18からの制御信号に基づいてクロ
ック信号CLKを発生し、この信号CLKをデータ入力手段11
a及びデータ出力回路16に出力する。

制御回路18はアドレスセレクタ12,データセレクタ15及
びクロック発生回路18の入出力を制御する。例えば、制
御回路18はセレクタ12に、アドレスを選択するための制
御信号を出力し、データセレクタ15に、データを選択す
るための制御信号を出力し、クロック発生回路17にクロ
ック信号CLKのタイミング制御をするための制御信号を
それぞれ出力する。

なお、これまでは本発明の関連技術のタイムスイッチメ
モリ（同日出願の半導体記憶装置）にランダムアドレス
を供給する制御メモリと同様である。本発明の実施例で
は、次の付加手段を設けている。

すなわち、図１に示すように、当該制御メモリにアドレ
ス比較手段19,書込み命令処理手段20,書込み命令出力手
段21及び選択手段22が新たに設けられる。

アドレス比較手段19はランダムアドレスRAとシーケンシ
ャルアドレスSAとを比較して両アドレスが一致したとき
に、アドレス一致信号ＣOMPを書込み命令処理手段20に
出力するものである。例えば、ランダムアドレスRA（10
bit）とシーケンシャルアドレス（10bit）SAとを比較し
て、両アドレスが一致したときに、アドレス一致信号Ｃ
OMPを書込み命令処理手段20に出力する。

書込み命令処理手段20,書込み命令出力手段21及び選択
手段22は、書込み命令制御手段を構成するものであり、
アドレス比較手段19からのアドレス一致信号ＣOMPに応
じてランダムライトを挿入する書込み命令weをシーケン
シャルリード中のRAM13又は14のいずれかに出力する。

例えば、書込み命令処理手段20は、ランダムライトを挿
入する書込み命令weをアドレス比較手段19からのアドレ
ス一致信号ＣOMPに応じてラッチし、書込み処理信号WE2
を書込み命令出力手段21に出力するものである。書込み
命令weは当該制御メモリが内蔵されるTSW装置のCPU等か
ら供給される。具体的には、電話加入者からTSW装置に
通話要求が発生することで、該書込み命令weはアサート
する。

書込み命令出力手段21は書込み処理信号WE2とクロック
発生回路からの書込みパルスφWEとを入力して書込み命
令WE3を選択手段22に出力するものである。選択手段22
はRAM13又はRAM14を選択して書込み命令WE3を出力する
ものである。

第２図（ａ）は、本発明の実施例に係る制御メモリの書
込み命令制御手段の論理回路図である。第２図（ａ）に
おいて、アドレス比較手段19は、例えば、10ビット分の
Ｅ−OR論理回路90〜99及び比較演算回路901から成る。
Ｅ−OR論理回路90は、データ入力手段11aからのシーケ
ンシャルアドレスSA₀とランダムアドレスRA₀とを比較
し、その比較信号を比較演算回路901に出力する。同様
に各Ｅ−OR論理回路91〜99は、データ入力手段11aから
のシーケンシャルアドレスSA₁〜SA₉とランダムアドレス
RA₁〜RA₉を比較し、その比較信号を比較演算回路901に
出力する。

比較演算回路901では、各Ｅ−OR論理回路90〜99の比較
信号から、アドレスが一致するものがある場合には、ア
ドレス一致信号ＣOMPを書込み命令処理手段20に出力す
る。

書込み命令処理手段20は、DFF201,203及びNAND回路202
から成る。DFF201は、CPU等からのランダムライトを挿
入する書込み命令weを比較演算回路901からのアドレス
一致信号ＣOMPに応じてラッチし、その出力信号をNAND
回路202に出力する。NAND回路202はアドレス一致信号Ｃ
OMPとDFF201からの出力信号との論理信号をDFF203に出
力する。DFF203は回路202からの論理信号に応じて書込
み処理信号WE2を書込み命令出力手段21に出力するもの
である。

書込み命令出力手段21は、インバータ回路211及びNAND
回路222から成る。インバータ回路211は書込み処理信号
WE2を論理反転してその反転信号をNAND回路222に出力す
る。NAND回路222はクロック発生回路17からの書込みパ
ルスφWEとインバータ回路211からの反転信号とを入力
して書込み命令WE3を選択手段22に出力する。

次に、本発明の実施例に係る制御メモリの動作を説明す
る。第２図（ｂ）は、本発明の実施例に係る制御メモリ
の動作波形図であり、シーケンシャルリード中の制御メ
モリでRAM13のｄ（＝３）番地にランダムライトを挿入
する場合の動作タイムチャートを示している。

第２図（ｂ）において、CLKはクロック信号、SAはシー
ケンシャルアドレス、RAはランダムアドレス、weは書込
み命令、ＣOMPはアドレス一致信号、WE2はラッチされた
書込み処理信号、φWEは書込みパルス、WE3は書込み命
令をそれぞれ示している。書込み命令WE3は、例えば、
シーケンシャルリード中のRAM13に供給される。また、
Ａ（＃１）はシーケンシャルリード中のRAM13に入力す
るシーケンシャルアドレスである。Ｄ（＃１）は、読出
しデータ、ｄout…読出し出力データの各信号を示して
いる。

例えば、シーケンシャルリード中の制御メモリでRAM13
のｄ（＝３）番地にランダムライトを挿入する要求が生
じた場合、書込み要求は直ぐには実行されない。実際の
書込み動作が行われるのは、読出しアドレスがｄ＝３番
地を示したときであり、本発明の実施例では、読出しア
ドレスが書込みアドレスに一致したときである。このよ
うにすることにより、書込みが実行される３番地以外の
読出しデータは、書込みによって妨害されることなく、
連続的に読み出すことができる。

すなわち、第２図（ｂ）において、クロック信号CLKの
の立ち上がりに同期して、例えば、シーケンシャルア
ドレスSAがクリア（SA＝０）され、ランダムアドレスRA
（ｄ＝３）がデータ入力回路11aによりラッチされ、書
込み命令weが書込み命令処理手段20により入力される。

次のクロック信号CLKのの立ち上がりに同期して、前
サイクルのシーケンシャルアドレスSAの内容「０」がRA
M13に入力され、１クロック遅れて、クロック信号CLKの
の立ち上がりに同期して、０番地からの読出しデータ
Ｄ（＃１）の内容「０」がデータ出力回路15にラッチさ
れ、さらに、１クロック遅れて、クロック信号CLKの
の立ち上がりに同期して、出力端子に読出し出力データ
ｄout＝「０」が出力される。

また、クロック信号CLKのの立ち上がりに同期して、
シーケンシャルアドレスSAの内容は「３」となるが、こ
れはランダムアドレスRAで指定された番地ｄ＝３と一致
するため、アドレス一致信号ＣOMPが「Ｈ」（ハイ）レ
ベルとなり、次のクロック信号CLKのの立ち上がりに
同期して、書込み命令処理手段20から書込み命令出力手
段21に書込み処理信号WE2が出力される。

この書込み処理手段WE2を受けて書込み命令出力手段21
からの書込み命令WE3は、選択手段22に出力され、選択
手段22は書込み命令WE3をRAM13に出力する。

これにより、RAM13では３番地への書込みが達成され
る。その後、クロック信号CLKのの立ち上がりに同期
して、読出しデータＤ（＃１）の内容「３」がデータ出
力回路15にラッチされ、さらに、１クロック遅れて、ク
ロック信号CLKのの立ち上がりに同期して、出力端子
に読出し出力データｄout＝「３」が出力される。

このようにして本発明の実施例に係る制御メモリによれ
ば、第１図に示すように、アドレス比較手段19と、書込
み命令処理手段20と、書込み命令出力手段21と、選択手
段22とを備える。

このため、ランダムアドレスRAとシーケンシャルアドレ
スSAとがアドレス比較手段により常時比較され、両アド
レスRA,SAの指定番地が一致し、かつ、書込み命令weが
得られた場合、アシーケンシャルリード中のRAM13又はR
AM14に書込み命令WE3に出力することができる。

すなわち、RAM13又は14のいずれかがシーケンシャルリ
ードしている期間に、外部からランダムライトを強制的
に挿入する書込み命令weが、書込み命令処理手段20に供
給されると、ランダムライトの挿入によって入力される
ランダムアドレスRAとシーケンシャルアドレスSAとがア
ドレス比較手段19により比較され、それが一致すると、
アドレス一致信号ＣOMPが当該比較手段19から書込み命
令処理手段20に出力され、該処理手段20から書込み命令
出力手段21及び選択手段22を介して、シーケンシャルリ
ードしているRAM13又は14のいずれかに書込み命令WE3を
供給することができる。

このため、本発明の関連技術のように、アドレスセレク
タ12を介して強制的にシーケンシャルアドレスSAをラン
ダムアドレスRAに切り換えることなく、シーケンシャル
リード中のRAM13又はRAM14にランダムライトを挿入する
ことが可能となる。

これにより、ランダムライトにあってシーケンシャルリ
ード中のRAM13又はRAM14にランダムアドレスRAを供給す
ることが無くなる。また、シーケシャルアドレスSAに基
づいてシーケンシャルリード中のRAM13又は14におい
て、データを書き換えることでき、シーケンシャルリー
ド中のデータに目標としないデータが挿入されることが
なくなり、読出し出力データｄoutの連続性を保つこと
ができる。

なお、３番地に新たに書き込まれた新しいデータ〔読出
しデータＤ（＃１）〕が回線に出力されるが、同番地の
古いデータは新しい通話の開始によって、不要となった
ものである。従って、古いデータの代わりに新しいデー
タを伝送することに何ら問題が生じない。また、書込み
命令weは書込み動作が実行されるまで保持する必要はな
く、本発明の実施例のようにDFF回路201によってラッチ
すれば足りる。

〔発明の効果〕

以上説明したように、本発明の半導体記憶装置によれ
ば、ランダムアドレスとシーケンシャルアドレスとを比
較して両アドレスが一致したときに、ランダムライトを
挿入する書込み命令をシーケンシャルリード中の記憶手
段に記憶する書込み命令制御手段が備えられる。

このため、シーケンシャルリード中の記憶手段に供給さ
れているシーケンシャルアドレスを敢えてランダムアド
レスに切り換えることなく、シーケンシャルリード中の
記憶手段にランダムライトを挿入することができ、シー
ケンシャルアドレスに基づいてデータを書き換えること
ができ、シーケンシャルリード中のデータに目標としな
いデータが挿入されなくなる（読出しデータと連続性が
確保できる）。

これにより、同一のRAMを分割した２バンク構成の制御
メモリを簡単に構成することができ、外部からシーケン
シャルリード又はランダムライトが自由に選択可能なダ
ブルバッファ機能付きタイムスイッチメモリの提供に寄
与するところが大きい。

【図面の簡単な説明】

第１図は、本発明の実施例に係る原理図、第２図は、本発明の実施例に係る動作を説明する図、第３図（ａ）は、本発明が適用される半導体記憶装置の
説明図、第３図（ｂ）は、同図（ａ）の回路動作を説明する図、第４図は、従来例に係るTSW装置の時分割交換の概要
図、第５図は、従来例に係る制御メモリを２バンク構成にし
た図である。（符号の説明） 11a……データ入力回路、 11b……カウンタ、 12……アドレスセレクタ、 6a,6b,13,14……第1,第２のRAM（ランダムアクセスメモ
リ）、 15……データセレクタ、 16……データ出力回路、 8,17……クロック発生回路、 9,18……制御回路、 19……アドレス比較手段、 20……書込み命令処理手段、 21……書込み命令出力手段、 22……選択手段、 1a〜1c,2a〜2c,3a〜3c,4a〜4c,201,203……DFF（Ｄ型フ
リップ・フロップ回路）、 5a,5b……セレクタ、 7a,7b……プリデコーダ、 10a……パリティチェック回路、 90〜99……Ｅ−OR論理回路、 901……比較演算回路、 202,222……NAND回路、ＤIN……入力データ、 ra……入力ランダムアドレス、 RA……ランダムアドレス、 SA……シーケンシャルアドレス、 fc……クリア信号、 CLK……クロック信号、 we……書込み命令、 W1,W2（上線を省略する）……ライトイネーブル信号、 WE0……ラッチされた書込み命令、 WE1……書込み処理信号、 WE2……ラッチされた書込み処理信号、 WE3……書込み命令、 φWE……ライトパルス信号、 C1〜C4……制御信号、ＣOMP……アドレス一致信号、Ａ（＃１）,A（＃２）……ランダム／シーケンシャルア
ドレス、Ｄ（＃１）,D（＃２）……読出しデータ、ｄout……読出し出力データ、ｄout′……補助読出し出力データ。

Claims

【特許請求の範囲】

【請求項１】書込み命令とランダムアドレスとに基づい
てランダムライトされたデータをシーケンシャルアドレ
スに基づいてシーケンシャルリードする第１の記憶手段
と、前記第１の記憶手段がシーケンシャルリードしてい
る期間に、書込み命令とランダムアドレスとに基づいて
データをランダムライトし、前記第１の記憶手段がラン
ダムライトしている期間に、前記ランダムライトされた
データをシーケンシャルアドレスに基づいてシーケンシ
ャルリードする第２の記憶手段と、前記ランダムアドレ
スとシーケンシャルアドレスとを比較して両アドレスが
一致したときに、アドレス一致信号を発生するアドレス
比較手段と、前記アドレス比較手段からのアドレス一致
信号に応じてシーケンシャルリード中の第１又は第２の
記憶手段のいずれかにランダムライトを挿入する書込み
命令を出力する書込み命令制御手段とを備えることを特
徴とする半導体記憶装置。