JPH01237596A - 自動演奏装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は楽音信号の自動的な発生を制御する自動演奏
装置に関する。

【従来技術ｌ　゛ 従来、この種の装置は、例えば特開昭５０−１７２１２
号公報に示されるように、一つの鍵盤に関する演奏情報
を記憶する自動演奏用メモリを備え、該自動演奏用メモ
リから前記演奏情報を自動的に読み出すとともに同情報
を楽音信号発生回路に供給して、前記演奏情報に対応し
た一連の楽音信号を順次発生させることにより、−楽曲
に関する自動演奏を可能としている。 ［発明が解決しようとする課Ｆａ１ しかるに、上記従来の装置にあっては、常に、一つ鍵盤
に関する演奏情報しか自動演奏用メモリに記憶できない
とともに同情報に基づく一つの鍵盤に関する演奏音しか
自動的に発生できないので、すなわち一つの演奏パート
（例えば、メロデイ音パート、和音伴奏音パートまたは
ベース音パート）に関する演奏音しか自動演奏できない
ので、一つの演奏パートを自動演奏させながら別のパー
トを゛該自動演奏装置を組み込んだ楽器または別途用意
した楽器を用いて演奏練習する場合、自動演奏させる演
奏パートを種々切り換えて各種の演奏パートの楽器演奏
を練習するようなことができず、効率のよい演奏練習が
できなかった。 この発明は前記問題に対処するためになされたもので、
その目的は楽器における効率のよい演奏練習を実現させ
得るようにした自動演奏装置を提供することにある。 ［１１題を解決するための手段］ 上記目的を達成するために、この発明の構成上の特徴は
、複数の演奏パート分の演奏情報を記憶する自動演奏用
メモリ手段と、前記複数の演奏パートに関して自動演奏
するか否かを各演奏パート毎に選択指示する選択指示手
段と、前記選択指示手段により制御され、前記自動演奏
用メモリ手段に記憶されている演奏情報の中から前記選
択指示手段により自動演奏することが指示されている演
奏パートに関する演奏情報のみを選択出力する選択出力
手段とで自動演奏装置を構成したことにある。 また、この発明における選択出力手段は１例えば、前記
自動演奏用メモリ手段に記憶されている複数の演奏パー
ト分の演奏情報を各演奏パートに対応した複数の時分割
チャンネルに各演奏パート毎に割り当てて時分割で読み
出し出力する読み出し手段と、前記選択指示手段による
自動演奏するか否かの各演奏パート毎の指示を表す選択
制御信号を前記時分割チャンネルに各演奏パート毎に割
り当てるとともに前記読み出し手段と同期して時分割出
力する制御信号出力手段と、前記読み出し手段から時分
割で読み出し出力された演奏情報を前記制御信号出力手
段から時分割出力された選択制御信号に応じて選択出力
する選択ゲート手段とで構成される。 【発明の作用及び効果】 上記のように構成したこの発明においては、選択指示手
段によって複数の演奏パートのうちの一部の演奏パート
（例えば、メロデイ音パート、和音伴奏音パート及びベ
ース音パートのうちのいずれか一つまたは二つ）を自動
演奏することが指示されると、選択出力手段によって自
動演奏用メモリ手段に記憶されている複数パート分の演
奏情報の中から前記指示された演奏パートに関する演奏
情報のみが選択出力される。 これにより、前記選択出力された演奏情報を別逮設けた
楽音信号発生装置または他の電子楽器に導くようにすれ
ば、選択指示手段を利用した簡単な操作により、複数の
演奏パートのうちのいずれかが選択的に自動演奏される
。その結果、この発明による自動演奏装置を利用すれば
、一つの演奏パートを自動演奏させながら別のパートを
演奏練習する場合、自動演奏させる演奏パートを種々切
り換えて各種の演奏パートの楽器演奏を練習できるよう
になり、効率のよい演奏練習が可能となる。 また、この自動演奏装置を利用すれば、各種楽器におけ
る一つのパートの演奏しかできない初心者でも、前記演
奏可能なパートのみを演奏するとともに、他の演奏パー
トを自動演奏させることにより、複数のパートからなる
豊かな演奏音楽を楽しむことができる。 また、前記選択出力手段は、それぞれ時分割動作する読
み出し手段、制御信号出力手段及び選択ゲート手段によ
り構成されているので、各種信号の処理及び転送が効率
的に行なわれて、各手段の規模を小さくできるとともに
各手段からの出力線の数を少なくすることができる。 【実施例１ 以下図面を参照しながらこの発明の一実施例を説明する
。第１図はこの発明に係る自動演奏装置を内蔵した電子
楽器の全体的な構成を示したもので、ｔｆ！！盤部７は
メロデイ音パート、和音伴奏音パート及びベース音パー
トを演奏する上＃！盤、下鍵盤及びペダルｓ５１と、さ
らに各種楽音形成、効果付加等の＠御用スイッチ類等と
からなるものであり、この鍵盤部７からの操作制御信号
はキーコーダ８に供給される。具体的には、上、下、ペ
ダルの各＃！！１において鍵の操作された時に、その操
作鍵音高に対応する音高情報を、各鍵にそれぞれ設けた
鍵スィッチの動作に伴ない発生してキーコーダ８に供給
するものであり、また制御用各種スイッチ類の設定状態
に応じたＩＩＩ御信秒信号のスイッチ回路により発生し
、キーコーダ８に供給するものである。そして、この鍵
盤部７からの各情報は。 キーコーダ８においてそれぞれディジタルコード化され
るもので、例えば各鍵盤から鍵操作に伴い発生される音
高情報は、例えばＣ，Ｃ＃、Ｄ、　・・・Ｂの１２音階
を表現するノート情報、および音域を表現するオクター
ブ情報の組み合わせで表現し、ノート情報は４ビツト（
Ｎｌ−Ｎ４）のノートコード、オクターブ情報は３ビツ
ト（Ｂｌ〜Ｂ３）のオクターブコードによって構成させ
る。 すなわち、音高情報は７ビツトでコード化表現されるよ
うにする。 このようにキーコーダ８でコード化された情報は、チャ
ンネルプロセッサ９において複数のチャンネルのいずれ
かに割当てられる。すなわち、チャンネルプロセッサ９
においては、ｔｓＰ１１部７から得られる各情報を、時
分割設定される複数のチャンネル（この実施例では１６
チヤンネル）のいずれかに割当て、また各チャンネルに
割当てられた各情報をそれぞれ多重化して４ビツトの信
号ＫＣ１〜ＫＣ４に変換して出力する。この場合、チャ
ンネルプロセッサ９から出力される信号は、前述したよ
うに音高を表現する７ビツトの情報の他に。 その音高に対応する鍵の押鍵、離鍵に対応するキーオン
信号、エンベロープ指定情報等を含んで例えば１２ビツ
トで構成され、この１２ビツトの情報は４ビツトづつ３
分割して時分割多重化してなる。 このようにしてチャンネルプロセッサ９から得られた４
ビツトの信号ＫＣＩ〜ＫＣ４は、メモリ回路１０に書き
込み情報として供給するもので、このメモリ回路１ｏに
対しては、指令制御部１１の指令スイッチＳ１からの記
録、再生指令Ｒ／Ｐを供給する。このスイッチＳ１は、
投入状態で記録指令（Ｒ＝ニレコードが「１」となるも
ので、スイッチＳ１が開路される状態では再生Ｐの指令
状態となるものである。また、この指令制御部１１には
、さらにスイッチＳ２．Ｓ３．Ｓ４が設けられ、それぞ
れ上鍵盤Ｕ、下ｊＸ［Ｌ、ペダル＃盤Ｐに対応して、閉
路時に「１」の選択指令信号を発生し、メモリ回路１０
の読み出し鍵の指定情報として供給する。そして、メモ
リ回路１０からの読み出し情ｌＫＣｌ″〜ＫＣ４’　は
、楽音発生装置１２に供給され、読み出し情報に対応し
、た演奏音が発生されるようにしてなる。 第２図は上記チャンネルプロセッサ９部を詳細にして示
したもので１発音割当て回路部１３、データ多重回路１
４、ならびに上記割当ておよび多重化のためのタイミン
グ信号発生回路１５を備える。 発音割当て回路部１３は、操作された鍵に対応する音高
情報を、特定される数（例えば１６）の発音チャンネル
のいずれかに割当てるもので、キーコーダ８から与えら
れるキーコードにもとずいて割当て動作が行われる。す
なわち、発音割当て回路部１３を構成するキーコード記
憶回路１７にキーコーダ８からのノートコードおよびオ
クターブコードからなるキーコードＮ１〜Ｂ３を供給す
るもので、このキーコード記憶回路１７は、発音チャン
ネル数に対応する特定数（例えば１６）の記憶位置を備
えている。そして、割当て動作の結果、その時に操作さ
れている鍵にそれぞれ対応するキーコードを、キーコー
ド記憶回路１７の特定される数の記憶位置のいずれか１
つに記憶されるようにする。この場合のキーコードの割
当て動作の基本的な条件は以下（Ａ）およびＣＢ）に示
す通りである。 （＾）いまだ記憶されていない記憶位置（空白チャンネ
ル）に割当てる。 （ロ）現在押鍵中である鍵と同じ鍵をあられすキーコー
ドが、重複して複数の記憶位置（チャンネル）に記憶さ
れないようにする。 ただし、上記（Ｂ）の場合、現在押鍵中でない鍵の情報
（古いキーコード）と同じキーコードが、新しい鍵操作
にもとずきキーコーダ８から供給された場合は、その新
しいキーコードは適宜別のチャンネルに割当てられるこ
とを妨げない。 このようなキーコード記憶回路１７に対する入力キーコ
ードＮ１〜Ｂ３は、この記憶回路１７にすでに記憶され
ていて読み出される割当て済みのキーコードＮｌ’　〜
Ｂ３’　と比較回路１８で比較されている。そして、各
記憶位ｆｌｙ（チャンネル）に対応して、一致している
状態でイコール信号ＥＱを発生する。この比較回路１８
からのイコール信号ＥＱは、割当て制御部１９に与える
もので、前記した（Ａ）および（Ｂ）の割当て条件が満
足される時にロード信号ＬＤを発生し、キーコード記憶
回路１７に記憶指令を与える。また、この割当て制御部
１９では、比較回路１８からのイコール信号ＥＱにもと
ずき、キーコード記憶回路１７に記憶されているキーコ
ードＮｌ’〜Ｉ３３’　と同一キーコードＮ１〜Ｂ３が
キーコーダ８から出力されていることを検知し、押鍵の
継続中であることをあられすキーオン信号ＫＯＩまたは
ＫＯ２を発生している。 このキーオン信号ＫＯＩまたはに○２は、演奏音のエン
ベロープをサスティン状にする場合には、押鍵継続中は
連続して発生するものであるが、例えば演奏音のエンベ
ロープをアタック系のものとする場合には、アタック系
キーオン信号発生回路２０から指令信号を与え、キーオ
ン信号に○１またはＫＯ２が、押鍵から比較的短い時間
（Ｉｏｎ秒程度）発生されるようにする。 割当て制御部１９における記憶１１１Ｎ　１！当て状態
は、トランケート回路２１において監視されるもので、
このトランケート回路２１では、その時点より最も古い
（早い時期に）離鍵された鍵の情報が割当てられている
チャンネルを検出するものであり、空チャンネルの選択
優先順位を指定するようになる。そして、この検出チャ
ンネルにもとずき、割当て制御部１９に対して、　トラ
ンケートチャンネル指定信号ＴＲを供給する。割当て制
御部１９では、　トランケートチャンネル指定信号ＴＲ
で指定される古いチャンネルの古い割当てを解消して、
そのチャンネルに新しく操作された鍵のキーコード情報
を割当て記憶させる制御を行なう。 発音割当て回路部１３には、さらに自動コード音用のキ
ーオン信号発生回路２２、および自動アルペジョ回路２
３が設けられており、キーオン信号発生回路２２は、自
動コード音（和音）の発音タイミングをあられすキーコ
ーダ８からの信号ＣＧにもとすいて、所定時間幅のキー
オン信号に０３を発生する。また、自動アルペジョ回路
２３は、キーコーダ８からの自動アルペジョ指令信号Ａ
ＲＰに対応してキーコード記憶回路１７からの出力キー
コードＮｌ’　〜Ｂ３’　を、例えば下Ｉｓ盤に対応す
る情報に限って順位をもって選択し、自動アルベジョ音
として発生すべき音高のキーコードＡＮ１〜ＡＢ２とし
てキーコード記憶回路１７に供給する。この自動アルペ
ジョ音のキーコードＡＮ１〜ＡＢ２は、割当て制御部１
９の制御にもとすいて、キーコード記憶回路１７のアル
ベジョ専用チャンネルに書き込まれる。 タイミング信号発生回路１５は１発音割当て回路部１３
における発音割当て動作を制御するためのタイミング信
号を発生すると共に、データ多重回路１４における各種
情報の時分割多重動作を制御するためのタイミング信号
を発生する。そして、データ多重回路１４では、発音割
当て回路部１３から与えられる割当て済みキー情報（キ
ーコードＮｌ’　〜Ｂ３’、キーオン信号Ｋ　Ｏ１〜Ｋ
　Ｏ３等）、およびキーコーダ８から与えられる制御情
報を、タイミング信号発生回路１５からのタイミング信
号にもとずき１時分割多重化する。すなわち、データ多
重回路１４に入力された多数ビットのキー情報は１例え
ば４ビツトＫＣＩ〜ＫＣ４のデータラインに多重化され
、チャンネルプロセッサ９の出力情報とされるものであ
る。 このようなチャンネルプロセッサ９の割当て回路部１３
においては、多チャンネルが時分割的に形成されるもの
で、その各チャンネルの時分割タイムロフトは、クロッ
クパルスφ１のタイミングで順次区切られるようになっ
ている。 第３図のａは、この割当て回路部１３における各チャン
ネルのタイムスロットを示したもので。 クロックパルスφ１の周期に対応して１６個のタイムス
ロットが、第１乃至９１６チヤンネルにそれぞれ順次対
応するものである。ここで、クロックパルスφ１の発生
周期は例えば１μ秒とされるものであり、したがって１
つのチャンネルの時間幅は１μ秒とされるものである。 また、上記チャンネルは、上鍵盤、下鍵盤、ペダル鍵盤
等の鍵盤別にあらかじめ定めるものであり、発音割当て
回路部１３は、その定められたチャンネルに対応鍵盤部
からのキー情報を割当てる。そして１例えば上鍵盤はＷ
ｉ３、ｆｆｒ４、第６、第７、第１０．第１３、ｆＪ１
６チヤンネルに、下鍵１１１ハｆＪ２、ｆｆ！５、ｗ１
８、第９、第１１、第１２．９Ｊ１５チヤンネルに割当
てるようにし、さらにペダル鍵盤は第１チヤンネルに割
当てるようにすればよく、その他自動アルペジョ音のた
めに第１４チヤンネルを専用チャンネルとして割当てる
ようにする。 第３図のｂ　＝　ｅに示したＹＵＫ、ＹＬＫ、ＹＰＫお
よびＹＡＲの信号は、上記上鍵盤、下ａｍ、ペダルｔａ
盤および自動アルペジョの専用チャンネルを指定する信
号であり、これらの信号はタイミング信号発生回路１５
から発生される。 第４図は、このタイミング信号発生回路１５の構成例を
示したもので、クロックパルスφ電をカウンタ２４で計
数させる。このカウンタ２４は２進カウンタを４段に縦
続接続したもので、その各２通カウンタ部の状態をアン
ド回路２５で検知し、その２進カウンタ部が全て「１」
の時にアンド回路２５から出力信号を取り出すもので、
カウンタ２４はクロックパルスφ１を１／１６に分周す
る回路となる。このカウンタ２４は、電源投入時等の初
期時において、イニシャルクリア信号ＩＣが供給され、
リセットして初期設定されるものであり。 クロックパルスφ１を１６個計数する毎にアンド回路２
５から出力パルス信号を発生する。したがって、アンド
回路２５からの出力信号は、前記タイムスロットの第１
６チヤンネルに相当するようになる。 アンド回路２５からの１６μ秒毎の出力パルス信号は、
クロックパルスφ１でシフト駆動される１６ステージの
シフトレジスタ２６の先頭ステージに供給し、クロック
パルスφ首が１６個発生する間に、その各ステージ「１
」〜「１６」の出力ラインに順次「１」の出力信号を発
生させる。すなわち、クロックパルスφ１に対応して、
上記「１」〜「１６」の各ステージから、　「１」の信
号が層成循環して発生されるようになり、その各ステー
ジが第３図のａに示した１６個の各チャンネルに対応す
るようになる。 したがって、このシフトレジスタ２６の「３」ｒ４」　
「６」　「７」　ｒｌｏ」　「１３」ステージの出力信
号をオア回路２７で検知すれば、これは前記した上鍵盤
のチャンネル指定信号ＹＵＫとなり。 またｒ２Ｊ　　ｒ５Ｊ　　ｒｓＪ　　ｒ９Ｊ　　ｒｌｌ
Ｊ　　ｒ１２Ｊ「１５」ステージの出力信号をオア回路
２８で検知することによって、下ｔＩＡＩＩ＆のチャン
ネル指定信号ＹＬＫとなる。さらに、シフトレジスタ２
６の「１」ステージの信号は、オア回路７ｏを介してペ
ダル＃盤のチャンネル指定信号ＹＰＫとなり、同じ＜　
ｒ１４Ｊステージの信号をオア回路７１で検知すること
により、自動アルペジョのチャンネル指定信号ＭＡＲが
得られる。 チャンネルプロセッサ９においては、その処理動作の１
サイクルを、第３図のａに示した１６チヤンネルからな
る時分割チャンネル単位時間が３Ｗ！環する時間（１６
宰３＝４８チャンネル＝４８μ秒）として動作するもの
である。すなわち、第３図のｆ−ｈに示す信号Ｈ１〜Ｈ
３は、それぞれチャンネルプロセッサ９の第１乃至ｍ３
処理期間に示すようになるもので、この信号Ｈ１〜Ｈ３
はアンド回路２５からの出力信号を１／３分周回路２９
で分周し、その各位相の異なる分局信号をデコーダ３０
で検知することにより得られる。 このタイミング発生回路１５からは、さらに上記処理期
間信号Ｈ１〜Ｈ３と、シフトレジスタ２６からの信号の
論理によって、第３図のｌｅ　　ｊに示すような４８μ
秒周期の２相のクロックパルスφ０．φＢを発生する。 このクロックパルスφ＾、φ８は、上記第１乃至第３処
理期間信号Ｈ１〜Ｈ３が発生する４８μ秒の期間に同期
してキーコーダ８から各種データ類を送出するために、
キーコーダ８において使用される。 チャンネルプロセッサ９にキーコード情報を与えるキー
コーダ８は１例えば特開昭５２−２３３２４号に示され
るように構成すればよい、すなわち、−ｍ盤部７におい
て操作された鍵を検知して。 これをキーコードＮ１〜Ｂ３に変換して出力するもので
、同時に操作されている複数の鍵の複数のキーコードは
、各操作鍵毎に一定時間幅で時分割的に出力されるもの
で、その時間幅は上記クロックパルスφ＾、φＢによっ
て規制され、パルスφ＾の立ち上りからパルスφＢの立
ち下りに至る期間に同期した４８μ秒の幅である。例え
ば、ある操作鍵のキーコードはクロックパルスφ１の立
ち上りからクロックパルスφＢの立ち下りに至る期間に
同期した４８μ秒の時間幅でキーコーダ８からチャンネ
ルプロセッサ９に供給されると１次の４８μ秒の期間で
は他の操作鍵のキーコードがチャンネルプロセッサ９に
供給される。キーコーダ８から１つのキーコードＮ１〜
Ｂ３が送出される時間幅は、第３図のｋに示される。 ここで、キーコードＮ１〜Ｎ３は、前述したように音階
基をあられす４ビツトのノートコードＮ１〜Ｎ４と、オ
クターブをあられす３ビツトのオクターブコードＢ１〜
Ｂ３からなる７ビツトのコード情報でなり、その音階基
との関係は第１表に示す通りである。 第１表 ここで、Ｃ音のノートコードはｒｌｌｏＯＪであるが、
楽音発生のために実際に使用されるＣ音のノートコード
ｒｌ　１１１」に変換されるようになっている。Ｃ音の
ノートコードを始めから「１１１１」としないのは、後
述するように多重化された情報を元にもどすために使用
する基準情報をｒｌｌｌｌノとしたためであり、これと
重複をさけるようにしたためである。 Ｗｉ２表 第２表は、音域を定めるオクターブとオクターブコード
の内容の一例を示したものである。この表から明かなよ
うに、オクターブコードＢ１〜Ｂ３とオクターブ音域と
の関係は、Ｉｓ盤の種類によって異なっている０例えば
、上鍵盤にあっては、０３〜Ｃ７の音高範囲であり、こ
れよりも低いＢ２以下の音域、および高いＣ７＃以上の
音域は使用されない。これに対して、下鍵盤は上鍵盤よ
、す１オクターブ低い０２〜Ｃ６の範囲の音であり、同
じオクターブコードｒｏｏｌＪであっても、上鍵盤に対
してはＣ３＃〜Ｃ４、下鍵盤に対してはＣ２＃〜Ｃ３の
音域に対応するようになる。また、１つのオフ′　ター
プコードで指定する音域は、通常のオクターブ指示のＣ
，Ｃ＃、　　・・・Ｂの範囲ではなく、Ｃ＃、Ｄ、　　
・・・Ｃの音域としている。したがって、最低音域のオ
クターブコードｒｏＯＯＪではＣの音名１個を指示する
ようになる。 尚、この！ｌ！２表の「アルペジ目」の欄には、自動ア
ルペジョ回路２３から発生される自動アルベジ目音用の
キーコードＡＮＩ〜ＡＢ２に含まれるオクターブコード
ＡＢＩ、ＡＢ２に対応する音域を示した。これは下ｔｓ
ｑｌのオクターブコードＢ１〜Ｂ３と略同じであるが、
最低音域の０２の音が自動アルペジ式においては使用さ
れない。したがって、アルペジ目用のオクターブコード
ＡＢＩ、ＡＢ２においては第３ビツト目Ｂ３に対応する
ビットが不要である。ペダル鍵盤の鍵域はＣ２からＣ３
までの音高であるので、この場合も第３ビツト目Ｂ３は
不要である。 キーコーダ８からは、キーコードＮ１〜Ｂ３に同期して
、そのキーコードがあられす鍵の所属する鍵盤の鍵盤信
号、具体的には上鍵盤Ｕ、下鍵盤Ｌ、ペダル鍵盤Ｐの信
号が４８μ秒幅で出力される。操作された鍵のキーコー
ドＮ１〜Ｂ３およびその鍵盤信号Ｕ、　　Ｌ、　　Ｐは
、適当な時間間隔で繰り返しキーコーダ８から発生され
るもので、これら情報信号はその鍵が離されるまで継続
する。また、これまで発生されていたキーコードの中で
。 どのキーコードに対応する鍵が離鍵されたかを検査する
ために、キーコーダ８からキーオフ検査信号Ｘが定期的
に発生される。このキーオフ検査信号Ｘの発生状態は、
９１１３図のｋに示した１キーコードを送出時間と同じ
４８μ秒であり、この信号Ｘの発生されている期間は、
キーニードＮ１〜Ｂ３および鍵盤信号Ｕ、　　Ｌ、　　
Ｐは発生されない、また、このキオフ検査信号Ｘの発生
間隔は、例えば５ｍ秒程度であり、ディジタル回路にお
いては比較的長１時間であると共に、人間の聰感覚では
略同時と感する程度の短い時間である。そして１発音割
当て回路部１３内の割当て制御部１９においては、キー
コード記憶回路１７の入出力情報の比較情報をもとに、
これまでチャンネルプロセッサ９に供給されていたキー
コードの中で、キーオフ検査信号Ｘの１発生期間の間に
供給されなくなったことの条件に合うキーコードを検知
し、その検知されたキーコードに関する鍵が離鍵された
ことを判断させるものである。 キーコーダ８は、以上説明した鍵に関する情報Ｎ１〜Ｎ
３．　　Ｕ、　　Ｌ、　　Ｐ、　　Ｘ等を送出するばか
りでなく、楽音制御用あるいは各種機能選択用のスイッ
チ類によって得られた情報をも送出するもので１例えば
自動アルベジ式演奏が選択されている場合は、自動アル
ベジョ選択信号ＡＲＰが、第３図のｋに示す１キ一コー
ド送出時期に同期した４８μ秒幅で出力される。この自
動アルペジョ選択信号ＡＲＰが送出されている時、鍵に
関する情報類は送出されない、エンベロープコントロー
ル信号ＥＣは、発生される楽音の振幅エンベロープ波形
をサスティン系、アタック系のどちらかにするかの切替
選択を行うもので、　「１」あるいは「０」でその一方
を選択指定するようになる。ダンパ信号ＤＵは、離鍵後
における上記エンベロープ波形の減衰波形を急激に立ち
下げて演奏音を断つための指令信号で、ダンパスイッチ
の操作によって発生される。 キーコーダ８では、また自動ベース・コード演奏のため
の指令処理も行なうことができ、自動ベース・コード演
奏が選択指定される時に、鍵盤部７の操作にもとづいて
、自動ベース音用のキーコード、さらに自動コード音（
和音）用のキーコードを適宜のタイミングで発生する。 そして、自動ベース・コード演奏を行う場合には、キー
コーダ８からその選択信号ＡＢＣが出力される。同時に
、スローロックのリズムが選択されている時には信号Ｓ
Ｒが出力され、自動コード音を発生すべきタイミングに
おいて、キーコーダ８からタイミング信号ＣＧが発生さ
れる。これらの信号ＡＢＣ，ＳＲ，ＣＧは、自動コード
音の振幅エンベロ、−ブ波形を制御するために、チャン
ネルプロセッサ９を介して出力される。 その他、キーコーダ８からは、鍵操作をあられす情報を
、その鍵の離鍵後も記憶して楽音発生のために使用すべ
きことをあられすメモリ信号ＭＭ、自動アルペジョ音の
音高上昇パターン、若しくは上昇と下降の繰り返しパタ
ーンを選択するアップ／ターン選択信号ＵＴ、自動アル
ペジョ演奏の演奏音程パターンを選択するアルペジ目パ
ターン信号ＡＰＩ、ＡＰ２．ＡＩ’３．ＡＰ４等が必要
に応じて送出されるものである。 第５図は、発音割当て回路部１３のキーコード記憶回路
１７を中心にして詳細に示したもので、このキーコード
記憶回路１７は、入力キーコードＮ１〜Ｂ３の各ビット
それぞれに対応して１６ステージのシフトレジスタ３１
を備える。このシフトレジスタ３１には、それぞれデー
タ読み込み用のアンド回路３２．各シフトレジスタ３１
からの出力情報を入力側に帰還する自己保持用のアンド
回路３３を備え、このアンド回路３２．３３の出力情報
は、オア回路３４を介して各対応シフトレジスタ３１の
先頭部に入力する。これらシフトレジスタ３１は、それ
ぞれクロックパルスφ１によってシフト駆動されるもの
であり、その各ステージには前述した１６チヤンネルの
情報が、キーコードＮ１〜Ｂ３を構成するビット毎に記
憶されるもので、その各読み送用アンド回路３２に供給
されるキーコードＮ１〜Ｂ３は、シフトレジスタ３１か
らのそれぞれ出力情報Ｎｌ’〜Ｂ３’　とディジタルコ
ンパレータ３５において対比する。上記読み込み用アン
ド回路３２に供給されるキーコードＮ１〜Ｂ３は、それ
ぞれオア回路３６を介して供給されるもので、このオア
回路３６には、自動アルペジョ回路２３からのアルペジ
ョキーコードＡＮ１〜ＡＢ２を供給し、シフトレジスタ
３１の所定チャンネルに対応するステージに書き込まれ
るようになっている。 ディジタルコンパレータ３５においては、前述したよう
に４８μ秒の量変化しないある操作鍵に対応するキーコ
ードＮ１〜Ｂ３と、クロック信号φ１に同期して１μ秒
毎に変化するチャンネル割り当て済みキーコードＮｌ’
〜Ｂ３’　とを比較し、入力キーコードＮ１〜Ｂ３と同
一のキーコードＮ１′〜Ｂ３’がキーコード記憶回路１
７にすでに記憶されている時には、その記憶チャンネル
時間に同期して一致検出信号ＥＱＩを発生する。すなわ
ち、ディジタルコンパレータ３５では、入力キーコード
Ｎ１〜Ｂ３の＃盤種別に無関係に比較動作が行われ、一
致検出信号ＥＱＩを発生するもので、この信号ＥＱＩは
アンド回路３７．　３８．　３９に供給される。このア
ンド回路３７〜３９には、それぞれタイミング信号発生
回路１５からの上鍵盤、下鍵盤、ペダル鍵盤のタイミン
グ信号Ｙ　Ｕ　Ｋ。 ＹＬＫ、ＹＲＫと共に、キーコーダ８からの＃！盤指定
の信号Ｕ、　　Ｌ、　　Ｐを供給し、その一致検出信号
ＥＱＩの発生タイミングから、オア回路４０を介して入
力キーコードＮ１〜Ｂ３の所属鍵盤と同一の鍵盤のチャ
ンネル時間に発生する一致検出信号のみを取り出し、ア
ンド回路４１を介してライン４２から割当て制御部１９
に比較信号ＥＱとして供給する。アンド回路４１には、
自動アルペジョ選択信号ＡＲＰの供給されるインバータ
４５の出力をゲート信号として供給し、アルペジョ選択
信号ＡＲＰの存在で比較信号ＥＱの出力を阻止させるよ
うにする。前述したように、自動アルペジョ選択信号Ａ
ＲＰが送出されている時は、＃盤信号Ｕ、　　Ｌ、　　
Ｐは存在しないので、アンド回路４１は省略してもよい
。 尚、自動アルベジョ選択信号ＡＲＰの発生している４８
μ秒の間は、自動アルペジョ回路２３から自動アルペジ
ョ音のキーコードＡＮＩ〜ＡＢ２がオア回路３６群に加
えられ、アルペジョ専用チャンネルである第１４チヤン
ネルに対応するタイミングでキーコード記憶回路１７に
記憶されるようになっている。また、キーコード記憶回
路１７の出力情報の中で、ノートコードＮ１〜Ｎ４は自
動アルペジョ回路２３に供給されるようになっている。 上記比較信号ＥＱの供給される割当て制御部１９は第６
図に示すように構成されるもので、それぞれ１６ステー
ジのシフトレジスタからなるキーオンメモリ４６、下＃
！盤キーオンメモリ４７、キーオン−時メモリ４８、キ
ーオフメモリ４９を備え、これらメモリ４６〜４９はそ
れぞれクロックパルスφ１でシフト駆動され、各チャン
ネルの情報を時分割的に記憶するようになっている。 キーオンメモリ４６は、キーコード記憶回路１７に割当
て記憶されたキーコードＮｌ’〜Ｂ３’に係る鍵が操作
中である場合に、その割当てチャンネルに同期して信号
「１」　（キーオン信号ＫＯ）を記憶する。したがって
、キーオンメモリ４６の出力が「１」となるチャンネル
では、すでに音の割当てがされており、しかもその音の
鍵が操作中であることをあられしている。 前記比較回路１８からの比較信号ＥＱは、アンド回路４
３および４４に供給し、アンド回路４３にはさらにキー
オンメモリ４８からの出力信号ＫＯ１および第５図のオ
ア回路３６からのノートコードＮ１〜Ｎ４を検知するオ
ア回路５０からのキーコード検出信号ＫＯＮを供給する
。 したがって、このアンド回路４３は、　「現在、キーコ
ードＮ１〜Ｎ３　（またはＡＮＩ〜ＡＢ２）が供給され
ていること、　（ＫＯＮ＝１）Ｊ、　「キーコードＮ１
〜Ｂ３がいずれかのチャンネルにすでに割当てられてい
ること（ＥＱ＝１）Ｊ、　「そのチャンネルに割当てら
れた音の鍵が操作中であること（ＫＯ＝１）Ｊの各条件
が満足される時に。 割当て済みキーオン信号ＡＫＯＮを発生する。この割当
て済みキーオン信号ＡＫＯＮは、オア回路５１およびア
ンド回路５２を介して、１ビツトのシフト遅延回路５３
に供給し、この遅延回路５３の出力信号はオア回路５１
に帰還してホールドされるようになる。ここで、アンド
回路５２に供給されるゲート信号Ｙ４８は、Ｗ１４図に
示したタイミング発生回路１５のアンド回路５４から得
られるｆｆ１３図の１に示した１サイクル終了信号Ｙ４
８を、インバータ５５で反転して得られる。上記アンド
回路５４には、デコーダ３０からのｆＪ３処理期間信号
Ｈ３、およびアンド回路２５からの第１６チヤンネル時
間に同期したパルス信号が加えられるもので、その出力
信号Ｙ４８は処理動作サイクルの最終チャンネル時間に
おいて発生される。 したがって、ゲート信号Ｙ４８は、第１および第２処理
期間Ｈ１，Ｈ２、および第３処理期間Ｈ３の始めからｊ
ｌ！１５ビット目までの合計４７ビツトタイムの間、　
　ｆｆ’ｆ３図のｍに示すように発生される。 すなわち、遅延回路５３によるホールド情報は、１サイ
クル終了信号と共にクリアされる。 キーコーダ８から供給されたキーコードＮ１〜Ｂ３がす
でに割当て済みのものである場合は、第１処理期間信号
Ｈ１が発生している１６ビツトタイムの間の当該割当て
チャンネル時間において。 割当て済みキーオン信号ＡＫＯＮが発生される。 この信号ＡＫＯＮは、ただちに遅延回路５３を含むホー
ルド回路で記憶されるので、第２処理期間信号Ｈ２の発
生している１６ビツトタイムの間は、遅延回路５３の出
力は「１」の状態に持続される。 この遅延回路５３の出力はインバータ５６で反転されて
オア回路５７に供給され、第２処理期間における新たな
割当て動作は行われない。 逆に、キーコーダ８から供給されたキーコードＮ１〜Ｂ
３が、未だ割当てられていない新しい操作鍵によるもの
である場合、あるいは自動アルペジョのキーコードＡＮ
Ｉ〜ＡＢ２が供給されている場合は、ｆＪ１処理期間信
号Ｈ１、および第２処理期間信号Ｈ２の発生している間
は、アンド回路４３の出力信号ＡＫＯＮはｒＯＪである
。したがって、その間インバータ５６の出力は「１」と
なり、この信号はオア回路５７を介してアンド回路５８
に加わる。このアンド回路５８には、１１５図に示した
オア回路５０からのキーコード検出信号に’ＯＮも供給
して新たなキーコーｉＮ１〜Ｂ３が供給されていること
を条件付け、キーオンメモリ４６の出力をインバータ５
９で反転してさらにゲート信号として供給することによ
って離鍵されているチャンネル時間を判別し、アンド回
路５８から新たな鍵が操作されたことをあられすニュー
キーオン信号ＮＫ○を、新しい割当てチャンネル時間に
対応して発生させる。 アンド回路５８から発生されるニューキーオン信号Ｎ　
Ｋ　Ｏｉ、ｔ、アンド回路６０．　６１．　６２．　６
３に供給し、これらアンド回路６０〜６３のいずれか一
つにおいて、単一のチャンネル時間に同期して選択され
、オア回路６４．６５を介してキーオンメモリ４６に書
き込まれる。そして、オア回路６４からの出力信号は、
さらにロード信号ＬＤとして取り出す。 アンド回路６０〜６３には、キーコーダ８からの鍵盤信
号Ｕ、　　Ｌ、　　Ｐ、アルペジョ選択信号ＡＲＰがそ
れぞれゲート信号として加えられ、さらに各鍵盤および
自動アルペジョの専用割当てチャンネルを示す信号ＹＵ
Ｋ２．ＹＬＫ２．ＹＲＫ２゜ＹＡＲ２をそれぞれゲート
信号として供給してなる。上記信号ＹＬＫ２〜ＹＡＲ２
は、第３図のｇに示す第２処理期間の間でのみ発生する
専用チャンネル信号ＹＵＫ、ＹＬＫ、ＹＰＫ、ＹＡＲで
あり、第４図のアンド回路６６〜６９からそれぞれ得ら
れる。このアンド回路６６〜６９には、デコーダ３０か
らの第２処理期間信号Ｈ２が加わり、さらにオア回路２
７，２８，７０，７１それぞれから、上鍵盤専用チャン
ネル信号Ｙ　Ｕ　Ｋ、　　下鍵盤専用チャンネル信号Ｙ
　Ｌ　Ｋ、　　ペダル鍵盤専用チャンネル信号ＹＰＫ、
さらに自動アルペジ目専用チャンネル信号ＭＡＲがそれ
ぞれ加えられる。 ペダル鍵盤および自動アルペジ目の専用チャンネルは、
それぞれ１チヤンネルであるため、ペダル鍵盤信号Ｐ若
しくは自動アルペジ目信号ＡＲＰが供給されている時に
ニューキーオン信号ＮＫＯが発生すると、信号ＹＰＫ２
あるいはＹＡＲ２の発生に応じて、ｆＪ２処理期間の第
１あるいは第１４チヤンネル時間において、アンド回路
６２若しくは６３から信号「１」が出力される。しかし
、上鍵盤および下鍵盤の専用チャンネルはそれぞれ７チ
ヤンネル存在するので、ニューキーオン信号ＮＫＯを単
一のチャンネルに割当てるためにトランケートチャンネ
ル指定信号ＴＲが使用される。 トランケートチャンネル指定信号ＴＲは、後述するトラ
ンケート回路２１から発生されるものであるが、この信
号ＴＲは、現在割当て中の音の中で、上鍵盤および下鍵
盤でそれぞれ最も古く離鍵された鍵の割当てチャンネル
時間に同期して発生されるものである。 このトランケートチャンネル指定信号ＴＲは、第６図の
アンド回路７２および７３に加わり、上鍵盤および下鍵
盤専用チャンネル信号ＹＵＫおよびＹＬＫに応じて、上
鍵盤および下鍵盤トランケートチャンネル信号ＴＲＵ、
ＴＲＬに分けられる。 この信号ＴＲＵおよびＴＲＬはアンド回路６０゜６１に
それぞれ供給され、当該＃盤に関する単一のチャンネル
時間において、二ニーキーオン信号ＮＫＯを通過させる
。 アンド回路６０．６１からの出力信号「１」は、オア回
路７４，７５およびアンド回路７６．７７を介して、そ
れぞれ１ビツトのシフト遅延回路７８．７９に供給され
、こ遅延回路７８．７９から出力信号はそれぞれオア回
路７４．７５に帰還し、信号Ｙ４８のｒｌＪである間、
すなわち、１サイクル終了信号Ｙ４８が発生するまで、
記憶ホールドする。この遅延回路７８．７９の出力信号
は。 それぞれインバータで反転してアンド回路７２゜７３に
ゲート信号として供給し、同一鍵盤に関する別チャンネ
ルで２回以上トランケートチャンネル指定信号ＴＲが発
生したとしても、上鍵盤若しくは下鍵盤のトランケート
チャンネル指定信号ＴＲＵ、ＴＲＬは、第２処理期間（
第３図のｇ）において１度だけしか発生されないように
する。 すなわち、アンド回路６０あるいは６３から「１」の出
力信号の発生した時に、新たな割当てが行われるもので
、第２処理期間における単一のチャンネル時間において
アンド回路６０あるいは６３のいずれかから出力された
信号「１」は、オア回路６４を介してロード信号ＬＤと
してキーコード記憶回路１７に供給される。 このロード信号ＬＤは、キーコード記憶回路１７の各ビ
ットのデータ読み込み用アンド回路３２（第５図参照）
を動作可能とし、且つノア回路８０で反転して自己保持
用アンド回路３３のゲートを閉じる。したがって、ロー
ド信号ＬＤが発生したチャンネルの記憶キーコードＮｌ
’〜Ｂ３’　はクリアされ、新たなキーコードＮ１〜Ｂ
３またはＡＮＩ〜ＡＢ２が当該チャンネル時間に同期し
て。 キーコード記憶回路１７に記憶されるようになる。 オア回路６４の出力信号は、オア回路６５を介してキー
オンメモリ４６に加わり、キーコード記憶回路１７にお
ける新たなキーコードＮ１〜Ｂ３の記憶チャンネルに同
期してキーオン信号ＫＯを記憶する。このキーオンメモ
リ４６の記憶情報は。 アンド回路８１およびオア回路６５を介してシフトｗｉ
環され、記憶保持されるもので、アンド回路８１は後述
するように離鍵されたキーコードＮ１′〜Ｂ３’が割当
てられているチャンネルの時間にゲートが閉じられる。 オア回路６５からの出力信号は、ライン８２を介してア
ンド回路８３に供給される。したがって。 キーオンメモリ４６に押鍵中をあられす信号「１」がチ
ャンネル単位で与えられる時に、アンド回路　　８３の
ゲートが開かれるもので、このアンド回路８３にはさら
に下鍵盤ニューキーオン信号ＬＮＫが加えられている。 前記キーコード検出信号ＫＯＮおよびオア回路５７の出
力信号がアンド回路８４に供給され、このアンド回路８
４にはさらに下鍵盤信号りおよびＷ１２処理期間におけ
る下鍵盤専用チャンネル信号ＹＬＫ２が供給される。こ
のアンド回路８４は。 上記下＃盤ニューキーオン信号ＬＮＫを出力するもので
、この信号ＬＮＫは下ｔｓ盤のある鍵が操作されると、
その操作開始時において１度だけ、第２処理期間の下鍵
盤専用チャンネル時間に同期して「１」となるものであ
る。このアンド回路８４の出力が「１」となる時、オア
回路６５からは下鍵盤で操作中の鍵の割当てチャンネル
に同期して信号「１」が発生されるものであるため、ア
ンド回路８３の出力信号は、下鍵盤で操作中の鍵の割当
てチャンネルに同期して「１」となり、オア回路８５を
介して下鍵盤キーオンメモリ４７に記憶される。このメ
モリ４７の記憶情報は、アンド回路８６およびオア回路
８５を介してシフト循環され、記憶保持される。 上記アンド回路８６には、ノア回路８７からの出力信号
が供給されているもので、イニシャルクリア信号ＩＣが
発生している時、信号ＹＬＫが「１」となって下鍵盤専
用チャンネル以外のチャンネル時間の時、あるいはアン
ド回路８４から下鍵盤ニューキーオン信号ＬＮＫが発生
している時にそのゲートが閉じられる。また、このアン
ド回路８６には、下ｔａａで何らかの鍵が操作されてい
る時に持続的に「１」となる下鍵盤記憶信号ＬＫＭがゲ
ート信号として供給されるもので、この信号ＬＫＭは第
７図のライン１６６を介して供給され、下鍵盤操作時に
下鍵盤キーオンメモリ４７の情報を保持させるようにす
る。 オア回路６４から得られるロード信号ＬＤ、すなわち新
たに操作された鍵を割当てるべきチャンネルをあられす
信号は、ライン８８を介してオア回路８９に供給し、キ
ーオン−時メモリ４８に入力される。このメモリ４８は
、キーオフ検査信号Ｘの１発生周期の間に１度でも鍵が
操作されると、その鍵の割当てチャンネルに信号「１」
を記憶するもので、その記憶情報はアンド回路９０を介
してオア回路８９に帰還して記憶保持される。 上記アンド回路９０は、キーコーダ８からキーオフ検査
信号Ｘが供給されるとゲートの閉じられるもので、した
がってキーオフ検査信号Ｘが供給される毎にキーオン−
時メモリ４８の記憶はクリアされる。ここで、キーオフ
検査信号Ｘはアンド回路１０７に供給され、信号Ｈ１に
よって第１処理期間（１１３図のｆ）の間だけ選択出力
されるもので、その出力信号Ｘ１はインバータ９１で反
転してアンド回路９０にゲート信号として供給されてい
る。したがって、アンド回路９０は第１処理期間の間だ
けゲートが閉じられ、この間にキーオン−時メモリ４８
の記憶情報がクリアされる。 未だ割当てられていない新たな鍵の操作にもとづいてキ
ーコードＮ１〜Ｂ３またはＡＮＩ〜ＡＢ２が供給された
場合には、ロード信号ＬＤがライン８８およびオア回路
８９を介してキーオン−時メモリ４８に加わり、そのキ
ーコードの割当てられるチャンネル時間に同期して信号
「１」が書き込まれる。すでに割当て済みの鍵が操作さ
れている場合は、その鍵のキーコードＮ１〜Ｂ３が供給
されると、その割当てチャンネル時間に同期してアンド
回路４３から割当て済みキーオン信号ＡＫ○Ｎが発生さ
れ、ライン９２を介してアンド回路９３に供給される。 このアンド回路９３には、第２処理期間同期信号ＹＨ２
がゲート信号として供給されており、上記キーオン信号
ＡＫＯＮは第２処理期間の間だけアンド回路９３から取
り出され、オア回路８９を介してキーオン−時メモリ４
８に供給される。したがって、このキーオン−時メモリ
４８の記憶は、キーオフ検査信号Ｘによって一旦クリア
されるものであるが、ｔｓが操作されている限り１次の
キーオフ検査信号Ｘが供給される時までには、その鍵の
割当てチャンネルに信号「１」が記憶される。 上記ｆＪ２処理期間同期信号ＹＨ２は、ｆ！ｉ４図のア
ンド回路１０８から得られるもので、シフトレジスタ２
６の全１６ステージからの出力信号を入力したオア回路
１０９からの出力信号と、デコーダ３０からのＷｉ２処
理処理期間信号上２アンド論理にもとづき発生される。 したがって、この信号ＹＨ２は、ｆｆ１２処理期間のｊ
１！１チャンネル時間からｆｆ１１６チヤンネル時間ま
での全チャンネル時間に同期している。 キーオフ検査信号Ｘの発生期間は、例えば５ｍ秒程度で
あり、今まで操作されていた鍵のキーコードＮ１〜Ｂ３
が、この信号Ｘの１発生周期の間に１度もキーコーダ８
から供給されなかった場合に、その鍵が離鍵されたこと
をアンド回路９５において判別する。キーオフ検査信号
Ｘが供給される直前において、キーオン−時メモリ４８
に「１」を記憶しているチャンネルでは押離中であり、
記憶信号「０」のチャンネルでは、鍵が離されたことを
判新することができる。 すなわち、キーオン−時メモリ４８の出力情報を、イン
バータ９４で反転してアンド回路９５に加えることによ
って、離鍵されているチャンネル時間に同期して、その
アンド回路９５のゲートを開くことができる。また、ア
ンド回路９５には、ｆｆ１ｌ処理期間に同期した１６ビ
ツトタイム幅のキーオフ検査信号Ｘ１がアンド回路１０
７から供給される。さらに、キーオン−時メモリ４８の
記憶内容「０」のチャンネルにおいて、今まで鍵が操作
されていたか否かを調べるために、キーオンメモリ４６
から出力されるキーオン信号ＫＯもアンド回路９５にゲ
ート信号として加えられる。したがって、それまで操作
されていた鍵が離鍵された時だけ、その鍵の割当てチャ
ンネル時間にアンド回路９５から出力信号が得られるよ
うになる。このアンド回路９５からの出力信号「１」は
、キーオフ信号ＫＯＦとされる。 キーオフ信号ＫＯＦは、アンド回路９６、オア回路９７
を介してインバータ９８に供給し、このインバータ９８
がアンド回路８１のゲートを制御して、キーオンメモリ
４６のキーオフ信号ＫＯＦに対応するチャンネルの記憶
をクリアしてｒＯＪとする。したがって、キーオンメモ
リ４６には、鍵が押されている間だけ、該当するチャン
ネルにキーオン信号ＫＯが記憶される。この場合、キー
コード記憶回路１７においては、キーオフ信号ＫＯＦに
よってクリアされないものであるため１ｇｉ鍵後におい
てもその鍵のチャンネル割当ては持続され、その離鍵さ
れた鍵のキーコード出力Ｎｌ’〜Ｂ３’　は維持される
。 キーオフ信号ＫＯＦは、さらにオア回路９９を介してキ
ーオフメモリ４９に供給される。キーオフメモリ４９は
、各チャンネルに割当て中の鍵の中で現在離鍵されてい
る鍵の割当てチャンネルに信号「１」を記憶しているも
ので、その最終ステージから出力されるキーオフ記憶信
号ＫＯＦＭは、アンド回路１００およびオア回路９９を
介して帰還し、シフト循環記憶保持される。アンド回路
１００には、オア回路６４の出力信号がライン８８およ
びインバータ１０１を介してゲート信号として供給され
、あるチャンネル時間においてロード信号ＬＤが発生し
、新たな割当てがされる時に、キーオフメモリ４９の該
当するチャンネルの記憶をクリアするようになっている
。 このキーオフ記憶信号ＫＯＦＭは、インバータ１０２で
反転して、キーオフ信号ＫＯＦと共にアンド回路１０３
に供給するもので、このアンド回路１０３からはキーオ
フメモリ４９のあるチャンネルの記憶が「０」であるこ
とを検知して、当該チャンネル時間に対応して離鍵操作
が行われたことをあられすキューキーオフ信号ＮＫＦを
発生させる。このニューキーオフ信号ＮＫＦは、離鍵当
初において、その鍵が割当てられたチャンネル時間にお
いて１度だけ発生される。 尚、キーオフ信号ＫＯＦの供給されるアンド回路９６は
、通常はゲートの開かれているものであるが、メモリ機
能を働かせた場合には、下ｔｓＩＩｌ専用チャンネル時
間においてゲートを閉じるようにする。すなわち、メモ
リ機能を作動させるためのスイッチ操作等が行われた時
に、キーコーダ８からメモリ信号ＭＭが発生されるもの
で、この信号ＭＭはアンド回路１０４に下ｔａ！！１専
用チャンネル信号ＹＬＫと共に供給する。そして、この
アンド回路１０４の出力信号はインバータ１０５で反転
して、上記アンド回路９６にゲート信号として供給する
もので、メモリ機能を働かせた場合は、下鍵盤専用チャ
ンネル時間（１３図Ｃ参照）にアンド回路９６のゲート
が閉じられるようになり、キーオンメモリ４６のシフト
循環回路の形成状態を保持する。したがって、実際には
下鍵盤で鍵が離されても、キーオンメモリ４６のキーオ
ン信号ＫＯはクリアされず、あたかも下ｔａ盤のその鍵
が操作継続されているように取り扱われる。すなわち、
その鍵が離されても、その鍵に関する音が発生されるよ
うな状態となるものであり、このようなメモリ機能は自
動演奏効果を得るために効果的であり、特にこの場合は
下Ｓａ専用チャンネルを自動コード音のために使用する
ので、離鍵後も自動コード音発生に作用させることので
きるものである。 アンド回路１０４からの出力信号は、さらにアンド回路
１０６にも供給されるもので、このアンド回路１０６か
らの出力信号はオア回路９７に供給し、アンド回路１０
６の出力信号「１」に対応してキーオンメモリ４６をク
リアする。アンド回路１０６には、キーオン−時メモリ
４８からの出力信号をインバータ９４で反転した信号、
およびアンド回路８４からの出力信号ＬＮＫが供給され
ている。インバータ９４の出力信号は、離鍵されている
チャンネル時間において「１」となりそのチャンネルが
下鍵盤専用チャンネルであれば、アンド回路１０４から
の出力信号も「１」となっている、そして、この時アン
ド回路８４から下鍵盤ニューキーオン信号ＬＮＫが発生
されるとアンド回路１０６から出力信号「１」が発生す
るようになり、このアンド回路１０６からの「１」の信
号によってアンド回路８１のゲートを閉じ、キーオンメ
モリ４６の該当するチャンネルの記憶をクリアするもの
である。したがって、メモリ機能によって！ｉ＃！後も
保持されていた当該チャンネルのキーオン信号ＫＯは、
下ｔｓＩＩ＆で新たな鍵操作の発生した時にクリアされ
るようになる。 比較回路１８からの比較信号ＥＱの供給されるアンド回
路４４には、キーコード検出信号ＫＯＮと共にキーオフ
メモリ４９からの出力信号ＫＯＦＭを供給し、鍵が一旦
１ｕｒｅされた後、直ちに同じ鍵が操作された時にキー
オンアゲイン信号ＫＡＧを発生させ、その鍵がそれまで
割当てられていたとは別のチャンネルに新しい割当てを
行なわせる。 このアンド回路４４からのキーオンアゲイン信号ＫＡＧ
は、オア回路１１０およびアンド回路１１１を介して１
ビツトのシフト遅延回路１１２に供給されるもので、こ
の遅延回路１１２の出力はオア回路１１０に帰還し、ア
ンド回路１１１に対するゲート信号Ｙ４８の「１」の間
ホールドさせる。 そして、この記憶ホールドされる遅延回路１１２からの
出力信号は、オア回路５７に供給され、ニューキーオン
信号ＮＫ○の発生のために使用される。 キーオンメモリ４６の最終ステージの出力部からは、時
分割的に各チャンネルのキーオン信号ＫＯが取り出され
るもので、この出力キーオン信号ＫＯは、アンド回路１
１３，１１４に並列的に供給する。そして、このアンド
回路１１３，１１４のそれぞれから、第１および第２の
キーオン信号ＫＯＩ、ＫＯ２を発生させるようにする。 すなわち、アンド回路１１３には、ライン１１５を介し
てアタック系キーオン信号発生回路２０からの信号をゲ
ート信号として供給するもので、このライン１１５の信
号は上ａ盤若しくは下鍵盤。 さらにペダルｍｇｌを用いて通常の演奏操作を行なって
いる場合に、常に「１」となる。したがって、アンド回
路１１３には常にゲート信号が与えられる状態となり、
押鍵からｗ１鍵まで継続するすわゆるサスティン状の第
１のキーオン信号ＫＯＩが出力されるようになる。 ここで、アタック系キーオン信号発生回路２０において
、ライン１１５に信号を発生するナンド回路１１６には
、自動ベース・コード選択信号ＡＢＣが加わるようにな
っている。このため、自動ベース・コード演奏が選択さ
れていない通常の演奏時においては、信号ＡＢＣは「０
」であり、ライン１１５の信号は常に「１」に設定され
ている。 そして、上記のようなサスティン系のキーオン信号ＫＯ
Ｉが得られるようになる。 これに対して、自動ベース・コード演奏が選択されてい
る場合には、ペダル＃盤音のＷｉｌのキーオン信号に０
１を、押鍵当初から一定短時間だけ「１」となる微分波
形状の信号とする必要がある。 このため、ナンド回ｕ１１６に対して、まずペダル＃ｉ
Ｉ盤専用チャンネル信号ＹＰＫと共に、キーコーダ８か
らの自動ベース・コード選択信号ＡＢＣを供給し、ナン
ド回路１１６の出力が「０」となるための条件を形成す
る。このナンド回路１１６には、さらに３ビツトのハー
フアダからなる加算器１１７と、１６ステージの３ビツ
ト分のシフトレジスタ１１８とによって構成したカウン
タからの３ビツトのバイナリ計数値情報を供給する。こ
のカウンタは、１６ステージのシフトレジスタ１１８で
１６チヤンネル時間遅延したデータを加算Ω１１７に帰
還して積算演算を行うようにしたもので、各チャンネル
に対応して時分割的に計数動作を行なう。加算器１１７
に対しては、アンド回路１１９を介してカウントパルス
Ｔを加えるもので、このカウントパルスＴは第４図に示
したタイミング信号発生回路１５で発生される。 第４図において、アンド回路５４から出力された１サイ
クル終了信号Ｙ４８は、分周カウンタ１２０に加えられ
るもので、このカウンタ１２０の５ビツトの出力がｒｌ
　１１１１Ｊとなった時にアンド回路１２１から信号Ｙ
４８と同様の４８μ秒幅の信号が取り出されるようにな
る。そして、このアンド回路１２１からの出力信号は、
アンド回路１２２、オア回路１２３を介して、信号Ｙ４
８を１／３２分周したカウントパルスＴとして取り出さ
れるものである。このカウントパルスＴは、約１５００
μ秒（４８＊　３２）の周期を有する。 尚、オア回路１２３に加わるテスト信号ＴＥＳＴは、回
路の動作をチエツクする時にのみ発生されるもので本来
の回路動作には無関係であって、その信号をインバータ
で反整した信号でアンド回路１２２のゲートを制御し、
非テスト時に上記カウント・パルスＴが発生されるよう
にしてなる。 第６図のアンド回路１１９においては、前記カウントパ
ルスＴが第２処理期間同期信号ＹＨ２によって、１２処
理期間の１６μ秒の間でだけ選択される。したがって、
カウントパルスＴが１回発生すると、各チャンネル時間
においてそれぞれ１度だけカウントパルスが供給される
。加算器１１７とシフトレジスタ１１８との間に設けら
れたアンド回路群１２４は、キーオンメモリ４６からの
キーオン信号ＫＯによってゲートが開かれる。したがっ
て、そのチャンネルにおいて鍵の操作がされていない場
合には、シフトレジスタ１１８の該当チャンネルの内容
はクリアされており、鍵が操作された時からカウントパ
ルスの計数が実行されるようになる。 （以下余白） すなわち、あるチャンネルに割当てられた鍵の押圧開始
時から、カウンタがカウントパルスＴを計数開始し、当
該チャンネルにその計数積算値が記憶されるようになる
もので、その計数開始から７個のカウントパルスＴが供
給された時、当該チャンネル時間におけるシフトレジス
タ１１８からの３ビツトの出力信号は、　ｒｌ　１１Ｊ
　となる、したがって、この時に前述したように信号Ｙ
　Ｐ　Ｋ。 およびＡＢＣが「１」なるペダルＳＳ専用チャンネル時
間であれば、ナンド回路１１６に供給される信号は全て
「１」となり、その出力はｒＯＪとなってアンド回路１
１３のゲートを閉じる。同時に、アンド回路１２５のゲ
ートも閉じられ、カウントパルスＴの供給されるアンド
回路１１９のゲートを閉じ、そのチャンネルの以後の計
数歩進を停止するようになる。 すなわち、ペダル鍵盤専用チャンネルであり。 且つ自動ベース・コード選択状態にある時は、その鍵の
操作開始と共に立ち上るキーオン信号ＫＯは、アンド回
路１１３によりその立つ上り時からカウントパルスＴを
７個計数するまでの間第１のキーオン信号ＫＯＩとして
取り出されるもので、キーオン信号ＫＯＩの発生時間は
、約１０ｍ秒（１，５ｍ秒＊７）である、したがって、
自動ベース・コード演奏を行う場合に、ペダル鍵盤専用
チャンネルに割当てられた約１０ｍ秒の短いｆＪｌのキ
ーオン信号ＫＯＩが得られ、これは自動ベース音（ペダ
ルＩａＩＩＩ音）の振幅エンベロープをアタック系とす
るために使用される。 アンド回路１１４から出力される第２のキーオン信号Ｋ
Ｏ２は、上鍵盤および下鍵盤に対応する演奏音をアタッ
ク系エンベロープにするもので、アンドロ路１１４には
アタック系キーオン信号発生回路２０のナンド回路１２
６からの出力信号をゲート信号として加える。このナン
ド回路１２６には、オア回路１２７を介して上鍵盤専用
チャンネル信号ＹＵＫおよび下鍵盤専用チャンネル信号
ＹＬＫを供給するものであり、さらに前述したカウンタ
を構成する３ビツトのシフトレジスタ１１８からの出力
ビツト情報をも供給する。 すなわち、信号ＹＵＫあるいはＹＬＫの存在する状態に
おいて、シフトレジスタ１１８からの３ビツトの情報が
ｒｌｌｌＪとなった時にナンド回路１２６の出力が「０
」となり、アンド回路１１４のゲートを閉じるもので、
上鍵盤あるいは下鍵盤における鍵の操作に対応したキー
オン信号ＫＯは、その立ち上りから前述したと同様に約
１０ｍ秒の短い時間、第２のキーオン信号ＫＯ２として
取り出され、該当する演奏者のエンベロープをアタック
系に指定するようになるものである。 ｆＪｌ図はトランケート回路２１の具体的構成を示した
もので、この回路２１には第６図に示した割当て制御部
１９のアンド回路１０３からのニューキーオフ信号Ｎ　
Ｋ　Ｆ、　　およびキーオフメモリ４９からのキーオフ
記憶信号ＫＯＦＭが供給される。 このトランケート回路２１は、最も古く離鍵されたチャ
ンネルを、上鍵盤専用チャンネルおよび下鍵盤専用チャ
ンネルそれぞれにおいて検知し、その検知チャンネル時
間に同期してトランケートチャンネル指定信号ＴＲを発
生するもので、４個のハーフアダーからなる４ビツトの
加算１＞１２９と。 １６ステージで４ビツトのシフトレジスタ１３０とを用
いたカウンタを備える。このカウンタは、各チャンネル
に割当てられた鍵のｌｉＩ後において、１１１１ｍされ
た他の鍵の離鍵回数を各チャンネル別に時分割的に計数
するものである。したがって、シフトレジスタ１３０に
おいて最大値を保有しているチャンネルに割当てられた
鍵が最も古く離鍵されたものであるということができる
。 入力される二ニーキーオフ信号ＮＫＦは、それぞれ上＃
！盤および下ｍ盤の第１処理期間用の専用チャンネル信
号ＹＵＫＩ、ＹＬＫＩの供給されるアンド回ｇ１３１，
１３２に供給する。信号ＹＵＫ１およびＹＬＫＩは、そ
れぞれ第３図のｆに示す第１処理期間における、第３図
のｂおよびＣに示す上鍵盤および下＃Ｉ盤の専用チャン
ネル時間に同期して発生されるもので、ニューキーオフ
信号ＮＫＦが上鍵盤のチャンネル時間で発生した時には
、アンド回路１３１から「１」の出力信号が得られ、こ
の信号はオア回路１３３を介して１ビツトの遅延回路１
３５に供給される。この遅延回路１３５からの出力信号
はアンド回路１３７を介してオア回路１３３に帰還され
、上記信号［１」をホールド記憶するようにする。同様
に、ニューキーオフ信号ＮＫＦが、下鍵盤のチャンネル
時間で発生した場合は、アンド回路１３２から信号「１
」が発生し、オア回ｇ］　３４を介して遅延回路１３６
に供給すると共に、その出力信号をアンド回路１３８を
介してオア回路１３４に帰還し、その信号「１」をホー
ルド記憶させる。ここで、アンド回路１３７および１３
８には、信号Ｙ４８がゲート信号として供給されている
ので、第３図のｈに示す第３処理期間の最終チャンネル
時間においてそのゲートが閉じられ、上記「１」の情報
のホールド記憶状態が解除される。 上記遅延回路１３５，１３６でホールド記憶される信号
「１」は、それぞれアンド回路１３９゜１４０に供給さ
れるもので、アンド回路１３９には第２処理期間用上＃
盤専用チャンネル信号ＹＵＫ２が、またアンド回路１４
０には第２処理期間下鍵盤専用チャンネル信号ＹＬＫ２
がそれぞれゲート信号として供給される。したがって、
上鍵盤で離鍵された場合はアンド回路１３９から、また
下鍵盤で離鍵された場合にはアンド回路１４０から、第
２処理期間における対応鍵盤の専用チャンネル時間にお
いて信号「１」が出力されるようになる。 このアンド回路１３９および１４０からの出力信号は、
オア回路１４１を介して加算器１２９の最下位ビットに
計数信号として供給され、加算器１２９ではシフトレジ
スタ１３０に記憶されている当該チャンネルに関する前
回の計数値情報に対して「１」を加算する。この加算器
１２９における加算結果は、アンド回路群１４２および
オア回路１４３あるいはアンド回路群１５７を介して、
シフトレジスタ１３０の該当チャンネルに記憶される。 ここで、アンド回路１４２には、キーオフ記憶信号ＫＯ
ＦＭをゲート信号として加え、そのチャンネルに押圧鍵
の割当てがされると信号ＫＯＦＭ！、ｔｒＯＪとなり、
シフトレジスタ１３０の該当チャンネルの記憶をクリア
するようにしてなる。 シフトレジスタ１３０からの出力情報は、比較器１４４
に対して一方の比較情報Ａとして供給されたもので、こ
の比較器１４４の他方の比較情報Ｂには、最大値メモリ
１４５または１４６からの最大値記憶情報が供給される
。 最大値メモリ１４５，１４６は、それぞれ４ビツトの遅
延記憶ホールド回路によって構成されるもので、メモリ
１４５は上＃！盤用に使用され、上鍵盤専用チャンネル
信号ＹＵＫでゲートの開かれるアンド回路ｎ１４７を介
してその記憶情報が出力される。またメモリ１４６は下
鍵盤用に使用され、下＃盤専用チャンネル信号ＹＬＫで
ゲートの開かれるアンド回路群１４８を介して取り出し
、これらメモリ１４５，１４６からの出力情報は、オア
回路群１４９を介して比較器１４４のＢ入力として使用
されるようになる。したがって、比較器１４４は、上鍵
盤と下ｔｓ盤とによって時分割共用されるもので、シフ
トレジスタ１３０の出力情報が最大値メモリ１４５また
は１４６の記憶情報より大きい時（Ａ＞Ｂ）、比較器１
４４の出力ライン１５０に出力信号「１」を発生する。 この出力ライン１５０から得ら九た比較信号は、信号Ｙ
ＵＫＩおよびＹＬＫＩによってそれぞれ第１処理期間に
おける上鍵盤、下鍵盤専用チャンネル時間に応じてゲー
トの開かれるアンド回路１５１，１５２に供給される。 そして、アンド回ｆ％１５１６１らの出力信号は、上鍵
盤用最大値メモリ１４５に書き替えゲート信号として、
またアンド回路１５２からの出力信号は、下鍵盤用最大
値メモリ１４６に書き替えゲート信号としてそれぞれ供
給し、それぞれその時のシフトレジスタ１３０からの出
力計数値情報に書き替えるものである。 すなわち、二ニーキーオフ信号ＮＫＦは、ある鍵の離鍵
時において、その鍵の割当てられたチャンネル時間に同
期して１度だけ発生されるものであり、加算器１２９お
よびシフトレジスタ１３０からなるカウンタでは、この
ニューキーオフ信号ＮＫＦの数を計数することによって
離鍵回数をチャンネル毎に計数するようになる。そして
、そのチャンネル毎の計数値は上鍵盤および下Ｕ単位に
比較器１４４で比較され、第１処理期間の間に最大計数
値が最大値メモリ１４５あるいは１４６に鍵盤単位で記
憶され、この記憶は第２および第３処理期間の間ホール
ドされる。そして、　ｆＥ３処理期間の最終チャンネル
時間になると、１サイクル終了信号Ｙ４８が発生し、こ
の信号Ｙ　４．８はノア回路１５５，１５６に供給して
その出力を「０」とし、アンド回路群１５３，１５４の
ゲートを閉じて、メモリ１４５，１４６の記憶をクリア
する。 すなわち、第１処理期間において、上＃！盤および下鍵
盤の各専用チャンネルにおいて計数された最大離鍵回数
が最大値メモリ１４５，１４６に記憶ホールドされるよ
うになるものであり、その記憶値は第２処理ａ間以降で
比較器１４４において比較されて、その人力Ａ及びＢが
一致するチャンネル時間にトランケートチャンネル指定
信号ＴＲが発生されるようになるものである。 尚、電源投入時において発生されるイニシャルクリア信
号ＩＣは、ノア回路１５５，１５６に供給し、最大値メ
モリ１４５，１４６を一旦クリアさせる。また、この信
号ＩＣは第６図のオア回路９９に供給し、キーオフメモ
リ４９の全ステージに「１」を書き込むもので、これに
よって電源投入当初は全チャンネルのキーオフ記憶信号
ＫＯＦＭが「１」とされる。さらに、イニシャルクリア
信号ＩＣは１ｗ１７図のオア回路１４３を介してシフト
レジスタ１３０の最下位ビットに供給され、このシフト
レジスタ１３０の全チャンネルの計数値をｒｏｏｏｌ」
とする。これは、操作されている鍵は存在するが、離鍵
されたことがまだ１度もないと云う場合に、現在押鍵中
の鍵が割当てられているチャンネルに、トランケートチ
ャンネル指定信号ＴＲが発生されることを防ぐためのも
のである。すなわち、ｌ！電源投入当初おいて、末だ割
当てられていないチャンネルに対して、必ずトランケー
トチャンネル指定信号ＴＲが発生するようになっている
。 第７図には、さらに自動コード音キーオン信号発生＠路
２２が示されているもので、自動ベース・コード演奏を
選択している時にキーコーダ８から得られるコード音発
生タイミング信号ＣＧは、シフト遅延回路１５８を介し
て、同じく遅延回路１５９、インバータ１６０、アンド
回路１６１からなるディジタル的微分回路に供給し、遅
延回路１５８の出力信号の立ち上りに対応した４８μ秒
幅の整形パルス信号をアンド回路１６１から取り出すよ
うにする。このアンド回路１６１からの出力パルス信号
は、１／４分周用の２ビツトバイナリカウンタ１６２に
リセット信号として供給するもので、このカウンタ１６
２の２ビツトの出力の一方がｒＯＪ、すなわち２ビツト
の出力が「００」「０１」　「１０」となる時に、これ
をナンド回路１６３で検知して、アンド回路１６４，１
６５にゲート信号を与える。アンド回路１６４には、第
４図のオア回路１２３を介してカウントパルスＴおよび
１サイクル終了信号Ｙ４８が加えられており、信号Ｙ４
８のタイミングでアンド回路１６４から信号「１」がカ
ウンタ１６２に計数入力として供給されるようになって
いる。すなわち、コード音発音タイミング借号ＣＧに対
応してカウンタ１６２がリセットされてから、カウント
パルスＴが３個発生された時に、カウンタ１６２の２ビ
ツトの計数値情報は「１１」となり、ナンド回路１６３
の出力がｒＯＪとされ、カウンタ１６２においてカウン
トパルスＴの計数は、それ以上されない。 ナンド回路１６３の出力は、上記したように信号ＣＧが
発生してから、カウントパルスＴの約３周期の時間「１
」となるもので、この信号はアンド回路１６５を介して
自動コード音用キーオン信号ＫＯ３として出力される。 カウントパルスＴの周期は約１５００μ秒であるから、
キーオン信号ＫＯ３の発生幅は約４．５臘秒である。こ
こで、アンド回路１６５には下鍵盤押鍵記憶信号ＬＫＭ
がゲート信号として供給されているもので、下鍵盤で何
からの鍵が操作されている場合、若しくはコード音に関
するキーコードＮ１〜Ｂ３が定期的にキーコーダ８から
供給されている場合に、信号ＬＫＭは「１」とされてい
るものである。 下鍵盤押鍵記憶信号ＬＫＭは、キーオンメモリ４６から
時分割的に出力されるキーオン信号ＫＯの中で、下鍵盤
専用チャンネルに対応するものを選択して記憶すること
により得られるものである。 すなわち、下＃盤専用チャンネル信号ＹＬＫをアンド回
路１６７に供給すると共に、このアンド回路１６７にキ
ーオン信号ＫＯを供給し、アンド回路１６７から下鍵盤
のキーオン信号のみを選択出力させる。この下鍵盤キー
オン信号は、オア回路１６８を介して遅延回路１６９に
供給し、この遅延回路１６９の出力をアンド回路１７０
を介してオア回路１６８に帰還してホールド記憶させる
ようにする。このホールド回路を形成するアンド回路１
７０には、ノア回路１７１からゲート信号を供給するも
ので、このノア回路１７１にはイニシャルクリア信号Ｉ
Ｃ１および最終チャンネル信号Ｃ１６を供給し、イニシ
ャル時の他に、第１６チヤンネルのタイムスロットに対
応してノア回路１７１の出力を「０」にするものである
。すなわち、通常の動作時においては、第１６チヤンネ
ル時間に対応して、遅延回路１６９によるホールド情報
がクリアされるものである。 遅延回路１６９の出力信号は、最終チャンネル信号Ｃ１
６によるゲート信号の与えられるアンド回路１７２に加
えられ、このアンド回路１７２からの出力信号はオア回
路１７３を介して遅延回路１７４に供給する。すなわち
、最終チャンネル信号Ｃ１６が発生する第１６チヤンネ
ル時間毎に、遅延回路１６９からホールド解除直前の情
報が、遅延回路１７４に供給されるようになるもので、
この遅延回路１７４からの出力信号は、アンド回路１７
５を介してオア回路１７３に帰還し、その情報を記憶ホ
ールドするようになる。そして、アンド回路１７５には
前記ノア回路１７１からゲート信号を与え、最終チャン
ネル信号Ｃ１６が発生するまで、ホールド状態を保持さ
せ、信号Ｃ１６と共にホールド解除させる。 したがって、下＃！盤で何らかの鍵が押されていれば、
すなわち下鍵盤専用チャンネルに何らかの音が割当てら
れていれば、遅延回路１７４からの出力信号は「１」に
保持され、この信号は下鍵盤押鍵記憶信号ＬＫＭとして
使用されるようになる。 自動アルペジジ回路２３は、キーコーダ８からの自動ア
ルペジョ選択信号ＡＲＰにもとづき動作するもので、キ
ーコード記憶回路１７の各チャンネルに記憶されている
キーコードＮｌ’〜Ｂ３’の中で、例えば下鍵盤で押鍵
されている複数の鍵にそれぞれ対応したキーコードを、
音高層に、アルペジョ音発音タイミングにしかって、順
次１つづつ選択する０選択されたキーコードは、自動ア
ルペジョ選択信号ＡＲＰが発生している間（４８μ秒）
に、自動アルペジョ音キーコードＡＮＩ〜ＡＢ２として
、キーコード記憶回路１７に送出し、この回路１７のア
ルペジョ用専用チャンネル（第１４チヤンネル）に記憶
させる。このような動作が繰り返して、また適宜オクタ
ーブ変換して行われ、所定オクターブ音域において１音
づつ順位をもったアルペジョ音を得るようにするもので
ある。 以上のような発音割当て回路部１３による割当て動作の
結果、上鍵盤、下鍵盤、ペダル鍵盤それぞれの操作鍵情
報は、第３図のｂ−ｄに示したように対応チャンネルの
いずれかに割当てられ、さらに自動アルペジョ音は同図
ｅのように第１４チヤンネルに割当てられる。そして、
キーコード記憶回路１７の各チャンネルに割当てられた
音のキーコードＮｌ’　〜Ｂ３’　は、それぞれ第３図
のａに対応してｂ　”　ｅに示したチャンネル時間に同
期して１時分割的に出力されるようになるもので、この
時分割情報はデータ多重回路１４に供給される。このデ
ータ多重回路１４には、さらに割当て１ｉ制御部１９か
ら第１および第２のキーオン信号に０１、に○２を、そ
の対応チャンネル別に時分割的に供給し、上記キーコー
ドと共に多重化する。 このデータ多重回路１４は、第５図に示されているもの
で、多重化制御信号ＢＯが供給される。 この信号ＢＯは、第３図のｎに示すように、１μ秒のパ
ルス幅で３μ秒周期のパルス信号である。 この多重化制御信号ＢＯは、第３図からも明かなように
、第１処理期間Ｈ１において、　「３」「６」ｒ９」　
ｒ１２Ｊ　　「１５Ｊの各チャンネル時間に同期し、第
２処理期間Ｈ２では「２」　「５」　「８」ｒｌｌＪ　
　ｒ１４Ｊの各チャンネル時間に同期し。 さらに第３処理期間Ｈ３ではｒｌＪ　　ｒ４Ｊ　　ｒ７
Ｊ「１０」　「１３」　「１６」の各チャンネル時間に
同期して、それぞれ５を生する。そして、この信号ＢＯ
は第４図に示したタイミング信号発生回路１５のオア回
路１９９から取り出されるもので、このオア回路１９９
にはデコーダ３０からの信号Ｈ１〜Ｈ３をそれぞれゲー
ト信号として供給する。 アンド回路１９３．　１９５．　１９７からの出力信号
を入力する。そして、このアンド回ｍ１９３゜１９５．
１９７それぞれに、シフトレジスタ２６からの上記第１
〜第３処理期間に対応するチャンネルの信号の入力され
るアンド回路１９４，１９６．１９８からの出力信号を
供給し、第３図ｎに示した多重化制御信号ＢＯを得るも
のである。 そして、このデータ多重回路１４に対しては、多重化す
べき情報となるキーコードＮｌ’〜Ｂ３′、キーオン信
号ＫＯＩ、に○２、さらにエンベロープコントロール信
号ＥＣ、ダンパ信号ＤＵ。 自動ヘース・コード選択信号ＡＢＣ、スローロック選択
信号ＳＲ１自動コード音用キーオン信号ＫＯ３等を供給
すると共に、多重化を制御するためのタイミング信号発
生回路１５からの制御用タイミング信号Ｙ３０．Ｙ３１
．Ｙ３４．Ｙ３６を供給してなる。 データ多重回路１４においては、１つのチャンネル間に
関するキー情報類を、３回に分けて送出する。したがっ
て、１回のデータ送出時間を１ビツトタイム（１μ秒）
とすると、１チャンネル分のキー情報類およびこれに関
連する制御情報類を送出するために３ビツトタイム（３
μ秒）を必要とするものであり、このため、多重化制御
信号ＢＯの発生周期を３ビツトタイムとしたものである
。 データ多重回路１４においては、多重化制御信号Ｂ○は
３ビツトタイム内で１ビツトタイムづつ順次ずらされて
３通りに使い分けら九るようになっている。すなわち、
この信号ＢＯは２個の１ビット選択回路２０１，２０６
によって順次遅延し、順次１ビツトタイムづつ位相の異
なる信号Ｂ○。 ＢＯＩ、ＢＯ２とするもので、この信号ＢＯ−Ｂｏ２に
よって、１チャンネル分のキー情報その他の情報を分割
して層成選択させるものである。第８図は上記３つの信
号ＢＯ，ＢＯＩ、Ｂ○２の発生タイミングを拡大して示
している。 すなわち、遅延されていない多重化制御信号ＢＯは、ア
ンド回路２００にゲート信号として供給されるもので、
このアンド回路２００には第２のキーオン信号ＫＯ２を
供給して、この信号ＫＯ２を選択するために使用する。 また、１ビツトタイム遅れた信号Ｂｏ１は、アンド回路
２０２〜２０５にゲート信号として供給し、キー情報の
中のオクターブコードＢｌ’〜Ｂ３’および第１のキー
オン信号ＫＯＩを選択するために使用し、２ビツトタイ
ム遅れた信号ＢＯ３はアンド回路２０７〜２１０に供給
して、ノートコードＮｌ’〜Ｎ４’を選択するために使
用する。すなわち、キーコード記憶回路１７から得られ
るキーコードＮ１″〜Ｂ３’、およびこれに関連するキ
ーオン信号に○１、ＫＯ２等の情報は５割当てチャンネ
ル時間に対応して同時に多重回路１４に供給されるもの
であるのに対して、この多重回路１４では、これら情報
信号を信号ｌ３Ｏ−ＢＯ２にそれぞれ対応して時分割化
している。このため、信号Ｂ○に同期する信号ＫＯ２は
そのままアンド回路２００に供給するが、１ビツトタイ
ム遅れる信号ＢＯＩで取り出されるノートコードＢｌ’
　〜Ｂ３’　およびキーオン信号ＫＯＩは、それぞれ１
ビツト遅延回路２１５〜２１７を介してアンド回路２０
２〜２０５に供給し、さらに２ピントタイム遅れる信号
Ｂ○２で取り出されるノートコードＮ１′　〜Ｎ４’　
は、それぞれ１ビツトの遅延回路２１９〜２２２および
２２３〜２２６を直列に介して、アンド回路２０７〜２
１０にそれぞれ供給する。 その結果、多重化制御信号ＢＯが発生したあるチャンネ
ル時間において、キーコード記憶回路１７から出力され
るキーコードＮｌ’　〜Ｎ４’、Ｂ１′〜Ｂ３’および
アンド回路１１３，１１４（ｆｆ６図）から出力される
キーオン信号ＫＯＩ、　　ＫＯ２が、３ビツトタイムの
間に１ビツトタイムづつ位相を異ならせて３つのタイミ
ングに分けて層成選択されるもので、このように時分割
的に得られるキー情報類はオア回路２１１〜２１４でま
とめて、４ビツトの信号ＫＣＩ〜ＫＣ４とするもので、
この情報ＫＣＩ〜ＫＣ４がチャンネルプロセッサ９の出
力として取り出されるようになる。 第８図のｄは、上記チャンネルプロセッサ９からの４ビ
ツトの出力１ａ号ＫＣＩ〜ＫＣ４の状態を示すもので、
このように出力されるキー情報類Ｎ１′〜Ｎ４’、Ｂｌ
’〜Ｂ３’、に○１．　　ＫＯ２のチャンネルは、同図
のｅに示すようになり、例えば第３チヤンネルに係る時
間帯に対応して示した信号ＫＣＩ〜ＫＣ４の状態が典型
例となる。この例によれば、すでに説明してきたことか
ら明かなように、信号ＢＯに対応する最初の送出タイミ
ングでｍ２のキーオン信号ＫＯ２が、信号ＢＯＩに対応
する次の送出タイミングでオクターブコードＢｌ’　〜
Ｂ３’　と第１のキーオン信号ＫＯＩが、信号ＢＯ２に
対応する３つの目の送出タイミングでノートコードＮｌ
’〜Ｎ４’　が、それぞれ時分割多重化される。 発音割当て回路１３からは、例えば第３チャンネル時間
に対応して、このチャンネルのキー情報類が出力され、
このキー情報が第３チャンネル時間を含んで３つのビッ
トタイムによって２１８図のｄに示すように４ビツトの
信号ＫＣＩ〜ＫＣ４に時分割多重化される。したがって
、発音割当て回路１３から、第４チヤンネル、第５チヤ
ンネルに対応するキー情報が出力される時、信号ＢＯＩ
。 ＢＯ２によって第３チヤンネルの情報が時分割送出され
ているものであり、したがってこの時の第４、第５チヤ
ンネルのキー情報類はデータ多重回ｌ＆１４において使
用されない。そして、上記第３チヤンネルのキー情報類
が信号ＫＣＩ〜ＫＣ４として時分割出力された後に、発
音割当て回路１３から供給される第６チヤンネルのキー
情報類を、第３チヤンネルのキー情報類につづいて信号
ＫＣ１〜ＫＣ４は時分割多重化するものである。そして
、上記のようにして使用されなかったチャンネルの発音
割当て回路１３がらのキー情報類は、該当するチャンネ
ル時間において、多重化＠御信号ＢＯが発生した時に選
択し、データ多重回路１４で多重化してチャンネルプロ
セッサ出力として取り出すようにする。例えば、上記説
明でデータ多重回路１４で使用されなかった第４および
第５チヤンネルは、第３図のｎからも明かなように第３
処理期間のｆｆ４チャンネル時間、第２処理期間の第５
チャンネル時間にそれぞれ多重化制御信号ＢＯと同期し
、この時にデータ多重回路１４で信号ＫＣＩ〜ＫＣ４に
時分割多重化される。 第３図の０は、多重化制御信号ＢＯにもとづいて、デー
タ多重回路１４において実行される各チャンネルのキー
情報類の時分割処理時間１Ｆを示すもので、その数字は
処理チャンネルを示しているもので、第８図のｅはこれ
を一部拡大して示しているものであ。 第３図のｎから明かなように、第１処理ｗＩ間から第３
処理期間に至る１処理サイクルにおいて、多重化制御信
号Ｂ○は、全てのチャンネル時間に関してそれぞれ１回
づつ発生される。したがって、１処理サイクル（４８μ
秒）の間には、全てのチャンネルに係る時分割多重処理
がデータ多重回路１４において行なわれる。 ここで、上記信号ＫＣＩ〜ＫＣ４として送出されるキー
情報について検討してみると、第２のキーオン信号ＫＯ
２が信号ＫＣ４として送出されるタイミングにおいては
、信号ＫＣ１〜ＫＣ３が使用されず、またペダルｔｓａ
に対応するキー情報にあっては、オクターブコードはＩ
３１’、Ｂ２’の２ビツトであって、３ビツト目のＢ３
’　は発生されない。また、アタック性のＷ２のキーオ
ン信号に○２は、第６図に示したナンド回路１２６から
も明かなように、ペダル鍵盤のキー情報類としては使用
されない。したがって、ペダル鍵盤の専用チャンネルで
ある第１チヤンネルに割当てられたキー情報類を送出す
る場合に、信号Ｂ○に同期する最初の送出タイミングに
は、出力信号ＫＣＩ〜ＫＣ４が全て使用されず、次のＢ
Ｏ２に同期する送出タイミングでは、出力情報ビットＫ
Ｃ３が使用されない。 また、アルペジョ音とにおいてもオクターブコードの３
ビツト目Ｂ３’　は発生されず、第１および第２のキー
オン信号に○１．　　ＫＯ２が使用されない。したがっ
て、アルペジ目音の専用チャンネルである第１４チヤン
ネルに割当てられたキー情報類を、ＫＣＩ〜ＫＣ４で時
分割多重化して取り出す場合、最初の信号ＢＯのタイミ
ングではＫＣ１〜ＫＣ４の全てが使用されず、次の信号
Ｂ○１のタイミングでは、ＫＯ２およびＫＯ４が使用さ
れない。 このような各チャンネルのキー情ａ類の時分割多重送出
のために使用されないタイミングを利用して、エンベロ
ープコントロール信号ＥＣ、ダンパ信号ＤＵ等のその他
の制御情報類の時分割多電送出を行う。 すなわち、第５図に示したデータ多重回路１４のアンド
回路２２７，２２８に対してタイミングパルスＹ３０を
ゲート信号として供給し、自動コード音用キーオン信号
ＫＯ３、および自動ベース・コード選択信号ＡＢＣをゲ
ート出力させ、オア回路２１４，２１３からそれぞれ信
号ＫＣ４，ＫＯ２として出力させるようにする。タイミ
ングパルスＹ３０は、第４図のアンド回路２２９から、
第１処理期間の第１チャンネル時間から数えて３０ビツ
トタイム目、すなわち第２処理期間の第１４チヤンネル
時間において、ｔｌ￥３図のｐに示すように発生させる
パルスである。したがって、このタイミングパルスＹ３
０の発生する時は、データ多重回路１４において自動ア
ルペジョ専用の第１４チヤンネルのキー情報類の、時分
割多重のための最初のタイミングとなっている。この場
合、前述したようにｆＪ２のキーオン信号ＫＯ２は、自
動アルペジョのために使用されないものであるため、信
号ＫＯ２を出力するアンド回路２００に対してタイミン
グ信号Ｙ３０の供給されるインバータ２３０からの出力
信号をゲート信号として与え、タイミングパルスＹ３０
のタイミングで、第２のキーオン信号ＫＯ２を禁止し、
これに代わりアンド回路２２７から自動コード音用のキ
ーオン信号に０３を、信号ＫＣ４を出力°するオア回路
２１４に供給するものである。したがって、第８図のｄ
に示すように、ｆｆ１１４チヤンネルのための時分割処
理時間帯の最初のタイミング（パルスＹ３０の発生タイ
ミング）において、ＫＯ２として信号ＡＢＣを出力し、
ＫＯ４としてキーオン信号ＫＯ３を出力するようになる
ものである。 タイミングパルスＹ３１は、第４図のアンド回路２３１
から、第３図のｐに示すように上記タイミングパルスＹ
３０の次のチャンネル時間、すなわち第２処理期間の第
１５チヤンネルで発生するもので、第５図のアンド回路
２３２にゲート信号として供給し、そのタイミングでス
ローロック選択信号ＳＲを取り出し、オア回路２１４に
供給する。すなわち、アルベジョ専用チャンネルの２番
目のタイミングでＫＯ４として信号ＳＲを取り出すもの
で、この時信号Ｙ３１の供給されるインバータ２３３で
アンド回路２０５のゲートを閉じ、通常発生される第１
のキーオン信号ＫＯＩの出力を禁止する。また、この自
動アルペジョの場合、オクターブコードはＢｌ’、Ｂ２
’　の２ビツトであるため、ＫＣ３に相当する信号は存
在せず、したがってアルペジョ専用チャンネル（第１４
チヤンネル）の時分割多重化情報は第８図のｄに示すよ
うになるものである。 タイミングパルスＹ３３は、第４図に示したアンド回路
２３４から、第３処理期間［３の第１チャンネル時間に
おいて発生される（第３図ｐ参照）。この時、多重化制
御信号Ｂ○も発生し、第１チヤンネルすなわちペダル＃
盤専用チャンネルの情報を送出するための最初のタイミ
ングとなる。しかし、ペダル＃盤音に関しては、第２の
キーオン信号に○２を使用しないものとしているので、
このタイミングパルスＹ３３のタイミングにおいて、第
２のキーオン信号に○２を送出する必要がなく、ペダル
ｍｌｌチャンネルの対応する時分割処理時間帯の最初の
タイミングは空きの状態となるもので、したがってこの
タイミングは基準データ送出のために利用されるように
する。 すなわち、タイミングパルスＹ３３をオア回路２１１〜
２１４に加え、このタイミングの信号ＫＣ１〜ＫＣ４を
第８図のｄに示すように「１１１１」の基準データとす
る。この基準データ「１１１１」は、データ多重回路１
４において時分割多重化された各種情報類の、基準タイ
ミング情報として以後使用されるようにする。 タイミングパルスＹ３４は、タイミングパルスＹ３３の
１ビツトタイム後に発生されるもので（第３図ｐ参照）
、第４図のアンド回路２３５がら得られる。このタイミ
ングパルスＹ３４は、第５図に示したアンド回路２３６
にゲート信号として供給し、ダンパ信号ＤＵを取り出す
もので、このダンパ信号ＤＵはオア回路２１３に加えら
れ、またタイミングパルスＹ３４はインバータ２３７で
反動して、アンド回路２０３−のゲートを閉じるように
作用する。したがって、ペダル＃！盤専用チャンネルの
２番目のタイミングで、信号ＫＣ３としてオクターブコ
ードＢ３に代わり、ダンパ信号ＤＵが送出されるように
なる。すなわち、このチャンネル（第１チヤンネル）の
２番目のタイミングにおいては、１１８図のｄからも明
がなように、出力信号ＫＣＩ−ＫＣ４として情報Ｂｌ、
　　Ｂ２．　　ＤＵ、ＫＯＩが得られるようになる。 タイミングパルスＹ３６は１３図のｐに示すように！Ｉ
￥４図のアンド回路２３８から、第３処理期間Ｈ３の第
１チャンネル時間において発生され、第５図のアンド回
路２３９にゲート信号として供給し、エンベロープコン
トロール信号ＥＣを取り出す。このアンド回ｇ２３９か
ら取り出される信号ＥＣは、オア回路２１３に供給され
るもので、このタイミング信号Ｙ３６は、第３図がらも
明かなように多重化制御信号ＢＯと同期して発生し。 第４チヤンネルに割当てられた情報の最初の退出タイミ
ングとなっている。したがって、第８図のｄに示すよう
に、第４チヤンネルに関する時分割処理時間帯の最初の
タイミングにおいては、ＫＣ３、ＫＣ４として信号ＥＣ
およびに○２が送出される。 制御情報類ＡＢＣ，ＳＲ，ＤＵ、ＥＣ，ＫＯ３、さらに
基準データｒｌ　１１１Ｊは、上記したように第１４チ
ヤンネル（フルペジョ専用チャンネル）、１１チヤンネ
ル（ペダルＳ盤専用チャンネル）、および第４チヤンネ
ルの時分割処理時間帯でのみ行われる。以後順次実行さ
れる第７、第１０、第１３、第１６チヤンネルの時分割
処理帯、およびさらに繰り返し順次実行される第３．第
６、第９、第１２、ｆｆ１１５、第２、第５、第８、ｍ
ｌｌチャンネルの時分割処理帯においては、第８図のｆ
ｆ１３チヤンネルの時間帯で代表して示すように、キー
情報類ＫＯ２，Ｂｌ’〜Ｂ３’、ＫＯＩ、Ｎｌ’〜Ｎ４
’が時分割的に送出される。このようにして、１３図の
０に示す順序で各チャンネルに割当てられたキー情報類
の時分割送出、および制御情報類の時分割送出が繰り返
し実行されるもので、その繰り返し周期は１処理サイク
ルに相当する４８μ秒である。 データ多重回路１４から取り出される４ビツトの信号Ｋ
Ｃ１〜ＫＣ４のタイロスロットは、合計４８であり、基
準データｒｌ　１１Ｊが発生するタイロスロフトを「１
」として、各タイムスロット「１」〜「４８」における
ＫＣＩ　〜ＫＣ４（７）状態は、第９図に示す状態とな
る。これまでの説明で。 一応全タイロスロットの状態は予測できるが、第９図で
は一応全部を列挙して示した。この１１９図において「
Ｕ」は上鍵盤、　ｒｌＪは下鍵盤、　「Ｐ」はペダル＃
盤、　ｒＡＲＰＪは自動アルペジョのそれぞれ割当てら
れるチャンネルであることを示す。 尚、特にこれまで説明してないが、回路動作のテストを
行う場合に、エンベロープコントロール信号ＥＣを送出
すると同じタイミングで（ｍ９図のタイムスロット４に
おいて）、データＫＣ２のラインにテスト信号ＴＥＳＴ
を送出するもので、このテスト信号ＴＥＳＴは、電子楽
器の通常動作時には発生されず、回路動作テストを行う
場合にのみ発生される。 以上説明したように、チャンネルプロセッサ９から時分
割多重化した信号ＫＣＩ〜ＫＣ４の４ビツトによる時分
割多重化した演奏情報が得られるものであるが、この信
号ＫＣＩ〜ＫＣ４は、メモリ回路１０によって経時的に
記憶されるものである。ｍ１０図はこのメモリ回路１０
を詳細に示したもので、伝送等の便宜上４ビツトの信号
ＫＣ１〜ＫＣ４に変換された情報は、各割当てチャンネ
ル単位に１２ビツトの並列信号に変換する。すなわち、
チャンネルプロセッサ９からの４ビツトの信号ＫＣＩ〜
ＫＣ４は、それぞれクロックパルスφ１による１ビツト
のシフト遅延回路３０１ａ〜３０１ｄで検知し、さらに
同様の遅延回路３０２ａ〜３ｏ２ｄ、および３０３　ａ
　〜３０３　ｄでそれぞれ順次１ビット分（１μ秒）づ
つ遅延させる。そして、上記遅延回路３０１ａ〜３０１
ｄ、３０２ａ〜３０２ｄ、３０３ａ〜３０３ｄからのそ
れぞれの出力信号をシフト遅延回路３０４８〜３０４ノ
でクロックφＢによって同時に読み取り、１２ビツトの
情報が検知されるようにする。 ここで、遅延回路３０１ａ〜３０１ｄの出力情報がｒｌ
　１１１Ｊの基準タイミング信号となった時にこれをア
ンド回路３０５で検知し、その基準タイミングの同期信
号ＳＹはオア回路３０６を介して２段底列にしたシフト
遅延回路３０７ａ、３０７ｂの入力側に書き込み情報「
１」として供給する。すなわち、クロックパルスφ言の
１μ秒づつ時間を異ならせて、信号ＳＹの発生時からφ
Ｃ２φ＾、φＢの信号が発生するもので、φＱ、φＢが
共にｒＯＪとなった時にこれをノア回路３０８で検知し
て信号「１」をオア回路３０６に帰還し、信号φＣを「
１」にさせるようにする、すなわち、クロックφＣ２φ
９．φＢが１μ秒間隔で順次繰り返し発生させられ、そ
のクロックパルスφＢで前記遅延回路３０４８〜３０４
ノが書き込み駆動されるものである。 したがって、例えばチャンネルプロセッサ９から、第９
図に示した第１チヤンネルの情報が入力されたとすると
、まずその最初のタイミングの「１１１１」が入力され
、その信号が遅延回路３０１ａ〜３０１ｄから出力され
た時にクロックφ。 が発生し、以後このチャンネルの２番目、３番目のタイ
ロスロフトの信号が遅延回路３０１ａ〜３０１ｄからあ
られれる毎にクロックφ自およびφ日があられれる。す
なわち、クロックφＢが発生するタイミングでは、この
第１チヤンネルの最初、２番目、３番目の各タイムスロ
ットの４ビツトの信号ＫＣＩ〜ＫＣ４は、それぞれ遅延
回路３０３ａ〜３０３ｄ、３０２ａ〜３０２ｄ、３０１
ａ〜３０１ｄの出力側にそれぞれあられれ、クロックφ
Ｂで遅延回路３０４ａ〜３０４ｊ！を駆動することによ
って、第１チヤンネルの１２ビツトの情報は同時に並列
的に遅延回路３０４ａ〜３０４Ｊに読み取られるように
なる。 上記アンド回路３０５からの同期信号ＳＹは、さらに直
列状にしたクロックパルスφ１で駆動される１ビツトの
シフト遅延回路３０９ａ、３０９ｂの先ｇ部に供給し、
その各遅延回路３０９ａ、３０９ｂの出力信号および同
期信号ＳＹをオア回路３１０で検知する。すなわち、こ
のオア回路３１０からは、同期信号ＳＹの発生と共に３
ビツト時間（３μ秒）幅の同期信号ＳＹ’　を発生し、
この信号ＳＹ’　は１６ステージのシフトレジスタ３１
１の先頭部に供給する。このシフトレジスタ３１１は上
記クロックφ６でシフト制御されるものであり、且つそ
の入力信号ＳＹ’はｆ！１９図に示した情軸群のＩＩチ
ャンネルの情報がチャンネルプロセッサ９から発生する
時にこれに同期して発生されるものであり、したがって
このシフトレジスタ３１１の１番目乃至第１６番目の各
ステージは、チャンネルプロセッサ９からの入力情報の
各チャンネルにそれぞれ対応するようになる。すなわち
、シフトレジスタ３１１の第１ステージから信号「１」
が出力される時に、チャンネルプロセッサ９からペダル
＃！盤専用チャンネルの情報が入力され、同じく第２〜
第８ステージから「１」の情報が得られる時、すなわち
オア回路３１２から「１」の出力信号が得られるタイミ
ングでは、上鍵盤専用チャンネルの情報が入力され、第
９〜第１５ステージすなわちオア回路３１３から「１」
の出力信号の得られる時に下＃！盤盤用用チャンネル情
報が入力され、さらに第１６ステージが「１」の時に自
動アルペジョ専用チャンネルの情報が入力されるように
なるものである。そして、シフトレジスタ３１１の第１
ステージからの出力信号、およびオア回路３１２，３１
３からの出力信号は、それぞれアンド回路３１４〜３１
６に供給するもので、このアンド回路３１４〜３１６に
は、制御指令部１１のスイッチ８２〜Ｓ４からの上鍵盤
Ｕ、下鍵盤Ｌ、ペダル鍵！ＩＰの各選択信号をゲート信
号として供給する。 尚、指令制御部１１においては、メモリ回路１０から記
憶情報を読み出し、楽音発生装ｆｆ１２で演奏音を得る
時に、スイッチ８２〜Ｓ４で発音させない鍵盤を選択し
てその対応スイッチを投入し、信号「１」を発生するも
のであり、発音させる鍵盤に対応する信号はｒＯＪに設
定するもので、したがって図においてＵ、　　Ｌ、　　
Ｐは発音選択の状態を示している。 そして、アンド回９８３１４〜３１６からの出力信号は
オア回路３１７で一括し、メモリ３１８の出力読み出し
ｌｌｌ１＃信号を発するオア回路３１９に供給する。こ
のオア回路３１９には、さらにレコード（記憶）および
プレイ（演奏）状態を指令する信号Ｒ／Ｐを供給し、レ
コード設定時に「１」の信号を与えるようにしてなる。 メモリ３１８は、前記１２ビツトの情報それぞれに対応
する遅延回路３０４８〜３０４ノからの情報の供給され
る並列的に設定したメモリ単体３１８ａ〜３１８ノから
なる。このメモリ単体は図に３１８ａおよび３１８ノで
代表して示すようにそれぞれ同様の構成でなるもので、
メモリ３１８への各対応ビット入力は、アンド回路３２
０およびオア回路３２１を介してアンド回路３２２に供
給する。アンド回路３２２からの出力情報は、オア回路
３２３を介して１６ステージのシフトレジスタ３２４の
先頭部に供給するもので、このシフトレジスタ３２４は
メモリ３１８に対する入力情報に同期してクロックφＢ
によってシフト制御される。そして、このシフトレジス
タ３２４からの出力情報は、アンド回路３２５およびオ
ア回路３２６を介して出力情報として出力すると共に、
アンド回路３２７を介してオア回路３２３に帰還し、シ
フト循環して記憶保持されるようにしてなる。 また、メモリ３１８に対する入力ビツト情報は。 アンド回路３２８を介して直接出力側オア回路３２６に
供給されるようになっている。 メモリ３１８からの１２ビツトの各出力情報は。 クロックφｎ、φｅ、φＣで各４個づつゲート制御され
るアンド回路３２９８〜３２９ノを介してチャンネルプ
ロセッサ９からの情報と同様に第９図に示したように４
ビツトの信号ＫＣＩ’〜ＫＣ４’に時分割多重化してク
ロックパルスφ１で駆動されるシフト遅延回路３３０ａ
〜３３０ｄに供給し、楽音発生装置１２への出力情報と
する。同時に、この１２ビツトの情報は、演奏情報を記
憶するキーデータ用メモリ３３１に書き込み情報として
供給するもので、このメモリ３３１からの読み出し情報
は、メモリ３１８の各メモリ単体３１８ａ〜３１８！の
アンド回路３３２を介してオア回路３２１に供給する。 メモリ３１８のメモリ単体３１８ｈは、これまでの説明
から明かなように、第１のキーオン信号ＫＯＩに対応す
るようになるもので、この信号に０１は上、下、ペダル
鍵盤において、キー情報の割当てられたチャンネルにお
いてかならず存在し、離鍵と共に消滅するものである。 そして、このメモリ単体３１８ｈに対応する入出力情報
ＡおよびＢは、比較回路３３３において比較するもので
、チャンネルプロセッサ９からの入力情報と、メモリ３
１８に記憶されたそれ以前の情報とをチャンネル単位に
比較するようになり、上記鍵盤部のいずれかの鍵が押鍵
されまたは＠鍵された時に当該環の割当てられたチャン
ネル時間において「Ａ≠Ｂ」の判別がされるようになる
。 すなわち、比較回路３３３では、　「Ａ≠Ｂ」で出力信
号ＥＱＩを発生させるもので、この信％　Ｅσ］はアン
ド回路３３４１３よびオア回路３３５を介してオア回路
３３６に供給し、オア回路３３６からの出力信号は、ク
ロックφＢで入力情報チャンネルに同期して駆動される
シフト遅延回路３３７に読み込む。そして、この遅延回
路３３７からの出力信号ＥＮＩは、アンド回路３３８を
介してオア回路３３６に帰還し、記憶ホールドされるよ
うにすると共に、アンド回路３３９およびオア回路３４
０を介して同じくクロックφＢで駆動されるシフト遅延
回路３４１に供給し、この遅延回路３４１からの出力情
報ＥＮ２はアンド回路３４２を介してオア回路３４０に
帰還し、ここでも記憶ホールドさせるようにする。 ここで、信号ＥＱＩの供給されるアンド回路３３４は、
レコード状態でゲート信号Ｒ／Ｐを与え、さらに遅延回
路３４１からの出力信号ＥＮ２の供給されるインバータ
３４３からの信号をゲート信号として与え、レコード状
態で且つ信号ＥＮ２の発生していない状態で、信号ＥＱ
Ｉを記憶ホールドする１次ホールド回路を構成する。ま
た、アンド回路３３９は自動アルペジョ選択信号ＡＲＰ
でゲート制御し、１６チヤンネル１サイクルの情報の最
終チャンネル（第１６チヤンネル）に対応して、上記１
次ホールド回路の出力信号ＥＮＩを検知して読み込む２
次ホールド回路を構成し、以後自動アルペジジ選択信号
ＡＲＰの存在しない状態でインバータ３４４によってア
ンド回路３４２にゲート信号を与え１次に自動アルペジ
ョ選択信号ＡＲＰが発生するまで、すなわち１６チヤン
ネルの１処理サイクルの情報の末尾がくるまで信号ＥＮ
２を記憶ホールドさせる。 上記インバータ３４３からの出力信号は、アンド回路３
４５にも与えられる。このアンド回路３４５には、レコ
ード状態で「１」となる信号Ｒ／Ｐが供給されるインバ
ータ３４７の出力を供給すると共に、後述する比較回路
３４６からのイコール信号ＥＱ２を供給するもので、信
号ＥＮ２が存在せず、且つプレー（演奏）状態である時
に、イコール信号ＥＱ２の発生に伴い信号「１」をアン
ド回路３４５から発生し、オア回路３３５に供給して次
に自動アルペジョ選択信号ＡＲＰが発生されるま、で、
遅延回路３３７で１次記憶ホールドするようにしてなる
。 メモリ３１８の各メモリ単体３１８８〜３１８ノにあっ
ては、それぞれアンド回路３２２に対して上記信号ＥＮ
２をゲート信号として供給し、シフトレジスタ３２４に
対して新しい情報を読み込むようにするものであり、信
号ＥＮ２の存在しない時には、インバータ３４８からの
出力信号でアンド回路３２７のゲートを開き、シフトレ
ジスタ３２４の記憶情報をシフト循環して記憶保持する
ようにしてなる。また、上記アンド回路３２２に対して
情報を供給するアンド回路３２０および３２３にあって
は、レコード（記憶書き込み）状態において信号Ｒ／Ｐ
を「１」としてアンド回路３２０のゲートが開かれ、プ
レイ（演奏）状態ではインバータ３４９でアンド回路３
３２にゲート信号を与えるようにする。そして、出力側
のアンド回路３２８は、レコード状態あるいはオア回路
３１７からの＃！盤選択指定信号（Ｐ＋Ｕ＋Ｌ）の存在
する時のオア回路３１９からの出力信号でゲートが開か
れ、オア回路３１９の出力信号「ｏ」の時にはインバー
タ３５０からアンド回＄３２５のゲートを開き、シフト
レジスタ３２４からの出力情報を、メモリ３１８の出力
信号として取り出すようにしてなる。 前記信号ＥＮ２は、クロックφＢの供給されるアンド回
路３５１にゲート信号を与え、このアンド回路３５１か
らの出力クロックφＢは第１のアドレスカウンタ３５２
を計数歩進する。ここで、信号ＥＮ２は、１６チヤンネ
ルの１処理サイクルの最終チャンネルで発生される自動
アルペジョ選択信号ＡＲＰでアンド回路３３９のゲート
が開かれてからクロックφ８分遅延して立ち上るもので
あり、信号ＥＮ２は新しい１処理サイクルの先頭に同期
するように立ち上り、次に自動アルペジ目選択信号ＡＲ
Ｐが発生し、アンド回路３４２のゲートが閉じてからク
ロックφ８分遅れるまでの１処理サイクルの間発生して
いる。したがって、プレー状態およびレコード状態の切
換時に発生する信号Ｒ２でリセットされたアドレスカウ
ンタ３５２は、１処理サイクルの間クロックφＢで計数
歩進され、１６チヤンネル１イベントの情報の各チャン
ネルを順次指定するアドレス計数情報を発生するように
なる。ここで、このアドレスカウンタ３５２を。 １イベントの情報を構成する１６チヤンネルに対応して
１６進に構成することによって、信号ＥＮ２５！生毎に
、そのチャンネルを順次指定するアドレス情報を一循発
生するようになるものであり、このアドレス情報はキー
データ用メモリ３３１にチャンネル指定アドレス情報と
して供給する。 上記ｊｆｆｌのアドレスカウンタ３５２からの１６計数
毎に、すなわち１イベントの情報のアドレス指定１循毎
に発生するキャリイ信号は、同じく信号Ｒ２でリセット
されるＷｉ２のアドレスカウンタ３５３に計数歩進信号
として供給するもので、このアドレスカウンタ３５３の
計数値情報は、イベント情報（各１６チヤンネル）を指
定するアドレス情報となって、キーデータ用メモリ３３
１に供給される。このキーデータ用メモリ３３１は、前
記信号ＥＮ２の存在する時に駆動指令（ＥＮ）が供給さ
れるもので、レコード状態の時に「１」となる信号Ｒ／
Ｐによって書き込み状態（Ｗ）が、この信号Ｒ／Ｐの「
０」となるプレー状態で読み出し状態（Ｒ）が設定され
る。 キーデータ用メモリ３３１に対して、タイマ用メモリ３
５４が設けられる。このタイマ用メモリ３５４に対すて
は、上記第２のアドレスカウンタ３５３からのアドレス
情報を加算回路３５５を介して供給するもので、この加
算回路３５５はアンド回路３５６から「＋１」の指令が
与えられた時に、供給されたアンド情報にｒ＋ＩＪ　し
てタイマ用メモリ３５４のアドレス指定を行う。上記ア
ンド回路３５６には、信号Ｒ／Ｐの供給されるインバー
タ３５７からのプレー状態で「１」となる信号、さらに
レコードからプレー状態に反転した時にクロックφＢで
同期するように発生する信号Ｒ１の供給されるインバー
タ３５８からの信号を供給し、プレー状態への切替時の
初期状態を外したプレー状態設定時に、アンド情報に「
＋１」をするようにしてなる。 このタイマ用メモリ３５４は、上記信号Ｒ１および信号
ＥＮ２の供給されるオア回路３５９からの出力信号で駆
動状態に設定され、信号Ｒ／Ｐによってレコード時に書
き込み指令（Ｗ）、プレー時に読み出し指令（Ｒ）が与
えられるもので、タイマカウンタ３６０の計数値情報が
書き込み情報として供給されている。そして、このメモ
リ３５４からの読み出し情報は、タイマレジスタ３６１
に読み出し記憶されるもので、このタイマレジスタ３６
１の記憶情報は、タイマカウンタ３６０の計数値情報と
比較回路３４６で比較し、その一致検出時にイコール信
号ＥＱ２を発生するようにしてなる。ここで、タイマレ
ジスタ３６１は、信号Ｒ１およびＥＮ２が供給されるオ
ア回路３６３からの出力信号で、タイマ用メモリ３５４
と同時に駆動設定される。 タイマカウンタ３６０は、信号ＥＮ２の供給されるイン
バータ３６４によって、信号ＥＮ２の存在しない間ゲー
トの開かれるアンド回路３６５から得られる自動アルペ
ジョ選択信号ＡＲＰで計数歩進されるものであり、この
信号ＡＲＰの発生周期（４８μ秒）単位毎に時間を計数
する。また、信号ＥＮ２と信号ＡＲＰの供給されるアン
ド回路３６６からの出力信号をクロックφＢで駆動され
るシフト遅延回路３６７に供給し、この遅延回路３６７
の出力信号をオア回路３６８を介してタイマカウンタ３
６０にリセット指令として与え、カウンタ３６０では信
号ＥＮ２の発生間隔を時間計数するようにしてなる。オ
ア回路３６８には信号Ｒ２も供給し、レコード、プレー
の切換時に初期設定されるようにしてなる。 第１１図は上記メモリ回路１０で使用される制御信号Ｒ
１，Ｒ２を発生する回路を示したもので、入力信号Ｒ／
Ｐは制御指令部１１のスイッチＳ１により発生され、レ
コード（Ｒ）の状態で「１」、プレー（Ｐ）の状態で「
０」の信号となるもので、この信号は遅延フリップフロ
ップ回路３６９に入力信号として供給する。この回路３
６９は入力信号Ｒ／ＰをクロックφＢによって取り込み
出力するもので、前記入力信号Ｒ／Ｐを信号Ｑとして出
力するとともに、同人力信号Ｒ／Ｐの反転したものを信
号Ｑとして出力する。この遅延フリップフロップ回路３
６９の出力信号ＱおよびＱは、アンド回路３７０および
３７１に供給するもので、アンド回路３７０には信号Ｒ
／Ｐの供給されるインバータ３７２からの出力信号を供
給し、レコード状態からプレー状態に反転してからクロ
ックφｅを発生するまでの間「１」となる信号Ｒ１を発
生する。 また、アンド回路３７１には信号Ｒ／Ｐを供給し。 逆にプレー状態からレコード状態に反転した時にクロッ
クφ８が発生するまで出力信号を発生するもので、この
アンド回路３７０および３７１からの出力信号をオア回
路３７３で検知し、レコード状態とプレー状態の相互反
転時にそれぞれ出力信号Ｒ２を発生するようにしてなる
。 すなわち、電子楽器の鍵盤部において演奏操作が行われ
ると、その上鍵盤、下鍵盤、ペダル鍵盤の鍵操作状態、
さらに各種制御設定状態に応じて、チャンネルプロセッ
サ９から第９図に示したような状態の１６チヤンネルの
情報からなる１イベントの情報が、４８μ秒周期で繰返
し発生され、メモリ回路１０に供給される。ここで、演
奏状態を記憶させるレコード状態が設定され、信号Ｒ／
Ｐが「１」であるとすると、メモリ単体３１８ａ〜３１
８Ｊ！の各アンド回路３２０のゲートが開かれ、オア回
、１３２１から各チャンネルの１２ピントの情報が並列
的に取り出されるようになる。 ここで、このレコード状態の初期状態を想定すると、チ
ャンネルプロセッサ９からキー情Ｉｌ！類が発生する時
にはメモリ３１８には記憶が存在せず、したがって単体
３１８ｈに入力されるキーオン信□号ＫＯＩは「１」と
なるが、出力キーオン信号はｒＯＪであり、したがって
比較回路３３３から信号ＥＱＩが発生する。この時、信
号ＥＮ２はｒＯＪで且つ信号つＲ／Ｐは「１」であるの
で、信号ＥＱ１はアンド回＃１３３４．　　オア回路３
３５，３３６を介して遅延回路３３７に書き込まれ、ク
ロックφＢと共に信号ＥＮＩが立ち上る。そして、１処
理サイクルの最終チャンネルに対応して発生する４３号
ＡＲＰによって、信号ＥＮＩはアンド回路３３９および
オア回路３４０を介して遅延回路３４１に書き込まれ、
次のクロックφＢに対応する新しい処理サイクルの先頭
チャンネルに対応して信号ＥＮ２が立ち上り、メモリ単
体３１８ａ〜３１８ノのアンド回路３２２のゲートを開
き、チャンネルプロセッサ９から入力される第９図に示
したような１６チヤンネルの情報を、それぞれチャンネ
ル単位に１２ピント並列にして検知し、１６ステージの
シフトレジスタ３２４に書き込むようになる。同時に、
信号Ｒ／Ｐでゲートの開かれるアンド回路３２８、オア
回路３２６を介して、上記書き込み情報が取り出され、
キーデータ用メモリ３３１に書き込み情報として供給さ
れる。 この時、キーデータ用メモリ３３１は信号ＥＮ２により
駆動指令が与えられ、且つ信号ＥＮ２によりゲートの開
かれるアンド回路３５１からのクロックφＢで計数され
る第１のアドレスカウンタ３５２からチャンネル単位に
歩進するアドレス情報。 さらに第２のアドレスカウンタ３５３からの１６チヤン
ネルの１イベント情報を書き込む区域を指定するアドレ
ス情報が供給されているものであり、レコード状態によ
る書き込み指令（Ｗ）にもとづき、上記メモリ３１８部
からの出力す〃報はキーデータ用メモリ３３１に順次書
き込まれる。 この時、タイマ用メモリ３５４もレコード状態で書き込
み指令（Ｗ＞が与えられ、オア回路３５９から駆動指令
の与えられているものであるが、タイマ用カウンタ３６
０は信号Ｒ２によって初期状態でリセットされ、且つ信
号ＥＮ２の発生によりアンド回路３６５のゲートが閉じ
られて計数歩進がされないため、そのメモリ３５４に対
する書き込み情報はｒＯＪの状態にある。 このようにして、チャンネルプロセッサ９からの１６チ
ヤンネル１イベントの情報が入力され、メモリ３１８お
よびキーデータ用メモリ３３１にその最終チャンネル（
自動アルペジョ専用チャンネル）の情報が書き込まれた
状態となると、信号ＡＲＰが発生してアンド回路３４２
のゲートを閉じ、次のクロックφＢと共に遅延回路３４
１の出力を「Ｏ」にして（＝号ＥＮ２を立ち下がらせ、
上記１イベントの情報の書き込み動作を終了する。 同時にインバータ３６４の出力が「１」となるため、タ
イマカウンタ３６０はクロックφＢを計数開始するよう
になる。 第１２図は上記のレコード状態設定時からの記憶書き込
み動作におけるメモリ回路１ｏの各部の信号波形を示し
たもので、　（Ａ）はレコード状態に設定された時（信
号Ｒ／Ｐが「１」に立ち上る）から信号ＥＮ２が立ち上
るまでの過程を、同じく（Ｂ）は信号ＥＮ２が立ち上っ
てから１６チヤンネル１イベントの情報の書き込み制御
状態を第１のアドレスカウンタ３５２の計数値に対応し
て示し、タイマカウンタ３６０の計数開始のタイミング
を示している。この図では、シフトレジスタ３１１から
の各ステージに対応する信号Ｐ、　　Ｕ、　　Ｌ等も同
時に示しているが、この記憶動作時には、その最終ステ
ージからの信号ＡＲＰ　（自動アルペジョ選択専用チャ
ンネル）のみが示されている。 このようにして、最初の各鍵盤部における操作鍵情報が
記憶された状態で、演奏の進行に伴い操作された鍵の中
の少なくとも一つが離鍵され、またはさらに新しい鍵が
追加操作されたとすると。 チャンネルプロセッサ９からの第９図に示したような１
６チヤンネル１イベント分の情報の中から、例えば！鍵
された鍵のキー情報の割当てられたチャンネルのキーオ
ン信号ＫＯＩが消滅し、また押鍵により新たな割当てら
れたチャンネルのキーオン信号Ｋｏ１が新たに発生する
ようになる。 すなわち、メモリ３１８において記憶されその出力側か
ら得られる情報と、新たにその入力側に供給される情報
とを各チャンネル毎に対比した場合、上記離鍵された鍵
の情報を記憶するチャンネル、あるいは新たに割当てら
れたチャンネルにおいて特にキーオン信号に○１が相違
する状態となり、そのチャンネルのタイミングにおいて
比較回路３３３においてｒＡ？’ＢＪの状態が生じ、信
号ＥＱＩが発生される。この時信ＩＥＮ２は「０」の状
態にあり、レコード状態で信号Ｒ／Ｐは「１」であるの
で、アンド回路３３４、オア回路３３５゜３３６を介し
て「１」の信号「フ］が遅延回路３３７に記憶され、そ
の次のクロックφＢのタイミングで信号ＥＮＩが立ち上
らせられる。この信号ＥＮ１はさらに信号ＡＲＰに対応
してアンド回路３３９、オア回路３４０を介して遅延回
路３４１に供給され、入力キー情報群の１処理サイクル
の先頭において前述したように信号ＥＮ２が立ち上り、
新しくメモリ３１８のシフトレジスタ３２４にその時の
操作鍵の状態に対応した１６チヤンネル１イベントの情
報が書き込まれるとともに、更に前述したと同様にキー
データ用メモリ３３１に書き込み記憶される。この場合
、キーデータ用メモリ３３１に対する先の書き込み動作
において、　　＠１のアドレスカウンタ３５２はその計
数を１循しているので、第２のアドレスカウンタ３５３
は一つ歩進されており、キーデータ用メモリ３３１の次
の記憶区域をアドレス指定し、その区域内で第１のアド
レスカウンタ３５２の計数値に対応してチャンネル単位
の記憶アドレス番地が指定される。 （以下余白） また、タイマカウンタ３６０にあっては、信号ＥＮ２の
立ち上りと共にインバータ３６４の出力が「０」となる
ため、信号ＡＲＰによる計数動作は停止され、信号ＥＮ
２の立ち上りと共に駆動状態とされるタイマ用メモリ３
５４にその時の計数値情報、すなわち最初の鍵操作状態
の継続時間情報を書き込み記憶するようになる。そして
、信号ＥＮ２の立ち下りと共に信号「１」の読み込まれ
た遅延回路３６７から、次のクロックφ８のタイミング
で発生される信号によって、タイマカウンタ３６０はリ
セットされ、初期状態とされる。 すなわち、上鍵盤、下鍵盤、ペダル鍵盤からなる＃ｌ！
盤部において、操作鍵の状態が一つでも変化する毎に、
その新しい操作鍵の状態を１６チヤンネルの１イベント
情報として検知し、キーデータ用メモリ３３１に１捩次
書き込み記憶されるようになるものであり、その時同時
に、その前の操作鍵の状態の継続時間をタイマカウンタ
３６０で計数測定し、タイマ用メモリ３５４にアドレス
対応して書き込み記憶するものである。したがって鍵盤
部において一連の曲を演奏操作することにより、その鍵
操作の変換状態を、その変換毎に時間情報としてキーデ
ータ用およびタイマ用のメモリ３３１．３５４にアドレ
ス対応して記憶し、自動演奏等に供せられるようにする
ものである。 この＃！盤部の演奏操作を行う場合、メモリ３１８から
取り出された情報は、上記のようにキーデータ用メモリ
３３１に供給されると同時に、アンド回路３２９ａ〜３
２９７部でチャンネルプロセッサ９からの情報と同様に
、４ビツトの信号ＫＣ１′〜ＫＣ４’　に時分割多重化
されて出力されるもので、この出力信号ＫＣＩ’　〜Ｋ
Ｃ４’　を楽音発生装置１２で使用することによって、
そのまま演奏音として聴取し、モニタすることのできる
ものである。 このように記憶された演奏情報は、これを読み出して楽
音発生装置１２に供給し、自動演奏するものであるが、
この自動演奏状態にするには、制御指令部１１のスイッ
チＳ１を解放状態に設定し、信号Ｒ／Ｐを「０」のプレ
イ状態にする。同時に。 スイッチ８２〜Ｓ４を選択操作して信号Ｕ、　　Ｌ。 Ｐを制御し、自動演奏される鍵盤を指定する。具体的に
は、上、下＃盤およびペダル鍵盤の演奏音を全て記憶さ
れた情報により行うには、スイッチ８２〜Ｓ４を全て解
放し、信号Ｕ、　　Ｌ、　　Ｐを「０」に設定するもの
であり、また下鍵盤およびペダル鍵盤を記憶情報によっ
て自動演奏し、上鍵盤はこの自動演奏に合わせて鍵盤部
で演奏操作するような時には、上鍵盤に対応するスイッ
チＳ２のみを投入設定し、信号Ｕを「１」に設定するも
のである。 この記憶情報の読み出し動作時においても、各チャンネ
ルの情報はクロックφ８に同期して行われるもので、チ
ャンネルプロセッサ９から１６チヤンネルの１処理サイ
クルの先頭チャンネルの最初のタイミングにおいて同期
操作信号ｒｌ　１１１Ｊがメモリ回路１０に供給され、
同期制御されるもので、メモリ回路１０のシフトレジス
タ３１１の１６個の各ステージから、第９図に示した時
分割多重化情報の各チャンネルを指定するタイミング信
号が得られる。すなわち、シフトレジスタ３１１の先頭
ステージからペダル鍵盤専用チャンネルのタイミングで
「１」の信号が得られ、アンド回路３１６に供給される
ものであり、またオア回路３１２および３１３からは、
上鍵盤さらに下ａ！盤のそれぞれ専用チャンネル時に「
１」の出力が得られ、アンド回路３１４，３１５に「１
」の信号を与えるものである。したがって、例えば上鍵
盤を演奏し、他のｔｓ盤部を記憶情報によって自動演奏
する状態、すなわちスイッチＳ２を投入し、信号Ｕを「
１」とした時には、上＃盤用用チャンネル時においてオ
ア回路３１７から信号「１」が発生し、オア回路３１９
を介してメモリ３１８の各メモリ単体３１８ａ〜３１８
ｈのアンド回路３２８はゲート信号を与え、同時にアン
ド回路３２５のゲートを閉じ、その上＃盤用用チャンネ
ル時には、チャンネルプロセッサ９から得られる上Ｓａ
の実際の演奏操作にもとづくキー情報類を出力情報とし
て取り出すようにするものである。 ここで、スイッチ８２〜Ｓ３の全てが解放状態で、上鍵
盤、下ｔａ盤、ペダル鍵盤の全てを自動演奏する場合を
説明すると、この自動演奏をするには、制御指令部１１
のスイッチＳ１を操作して、解放状態とする。すなわち
信号Ｒ／ＰをｒＯＪの状態とするもので、第１１図から
も明かなようにこのプレイ状態の切換設定と共に、パル
ス状信号Ｒ１およびＲ２が発生する。そして、メモリ回
路１０のアドレスカウンタ３５２，３５３をリセットし
て初期状態とすると共に、タイマカウンタ３６０もリセ
ット設定し、タイマレジスタ３６１に駆動指令を与えて
、タイマ用メモリ３５４からの情報を読み取り記憶する
。この時、タイマ用メモリ３５４は信号Ｒ／Ｐが「０」
であるためリード（読み取り）状態に設定されており、
且つ信号Ｒ１によって駆動状態が設定され、信号Ｒ２が
リセットされたアドレスカウンタ３５３からのアドレス
情報が供給されている。しかし、このタイマ用メモリ３
５４の先頭アドレスは、前記レコード状態の時の説明か
らも明かなように、記憶書き込み時においてタイマ用計
数情報が存在せず、したがって、信号Ｒ１に対応してタ
イマ用レジスタ３６１に書き込まれる情報は「０」であ
る。 したがって、信号Ｒ１，Ｒ２の発生時に比較回路３４６
に供給される情報Ａ、　　Ｂは共に「０」であり、この
比較回路３４６からイコール信号ＥＱ２が発生され、こ
の信号ＥＱ２はアンド回路３４５に供給される。このア
ンド回路３４５は信号ＥＮ２およびＲ／Ｐが共に「０」
であるため、インバータ３４３，３４７の出力でゲート
の開かれているものであり、信号ＥＱ２はオア回路３３
５゜３３６を介して遅延回路３３７で記憶され、インバ
ータ３４４でゲートの開かれるアンド回路３３８を介し
て、自動アルペジョ信号ＡＲＰの発生するまで記憶ホー
ルドして信号ＥＮＩを発生する。 この信号ＥＮＩは自動アルペジョ信号ＡＲＰの発生と共
にアンド回路３３９、オア回路３４０を介して遅延回路
３４１に供給され、クロックφＢに同期して、すなわち
１６チヤンネル１イベントの先頭タイミングに同期して
信号ＥＮ２を立ち上らせる。 信号ＥＮ２はアンド回路３５１にゲート信号を与えて第
１のアドレスカウンタ３５２をクロックφＢで計数して
キーデータ用メモリ３３１に記憶された１６チヤンネル
の情報の各チャンネルを順次アドレス指定するものであ
り、第２のアドレスカウンタ３５３で指定された区域の
１イベントの情報をアドレス指定するようになる。この
時、キーデータ用メモリ３３１は信号Ｒ／Ｐが「０」で
読み出し状態に設定され、信号ＥＮ２で駆動指令の与え
られるものであるため、上記アドレス指定に対応して読
み出された第９図に示したような１６チヤンネルの情報
は、メモリ３１８の各メモリ単体３１８８〜３１８ノに
ビット単位に分配供給され、インバータ３４９の出力で
ゲートの開かれるアンド回路３３２、さらに信号ＥＮ２
でゲートの開かれるアンド回路３２２を介して、各シフ
トレジスタ３２４に書き込み記憶される。そして、信号
ＥＮ２は、次の自動アルペジョ信号ＡＲＰが発生した後
のクロックφＢに対応して立ち下がるものであるため、
キーデータ用メモリ３３１から第２のアドレスカウンタ
３５３で指定された区域の１イベント１６チヤンネル分
の情報が読み出され、この情報がメモリ３１８にシフト
記憶されるものであり、このメモリ３１８の記憶情報は
、シフトレジスタ３１１の出力に対応してオア回路３１
９からゲート信号の与えられるアンド回路３２５を介し
て、楽音発生装置１２に出力されるようになる。 また、パルス状信号Ｒ１の立ち下がった後においては、
インバータ３５８および３５７の出力が共に「１」とな
り、アンド回路３５６から加算回路３５５に「＋１」の
指令が与えられ、この時の第２のアドレスカウンタ３５
３の指定番地の次の番地がタイマ用メモリ３５４におい
てアドレス指定される。すなわち、上記読み出されたキ
ー情報類の書き込み時における継続時間に相当する数値
情報がアドレス指定され、信号ＥＮ２の存在によって読
み出されタイマレジスタ３６１に記憶されるようになる
。そして、信号ＥＮ２の立ち下がり後にインバータ３６
４の出力信号によってアンド回路３６５からクロックφ
Ｂが発生され、タイマカウンタ３６０が計数され、その
計数値が比較回路３４６において上記読み出し記憶され
た数値情報と比較されるようになる。 このようにして、キーデータ用メモリ３３１からの読み
出し情報による演奏音が得られ、その演奏音がタイマレ
ジスタ３６１に記憶された数値情報により示される時間
が継続すると、比較回路３４６においてイコール信号Ｅ
Ｑ２が発生される。 この信号ＥＱ２の発生に対応して、前述したと同様に信
号ＥＮＩが発生し、またＥＮ２が発生して、第２のアド
レスカウンタ３５３を歩進し、第１のアドレスカウンタ
３５２で１６チヤンネルを順次アドレス指定し、次の区
域に記憶された１イベントの情報をキーデータ用メモリ
３３１から順次読み出し、メモリ３１８にシフト記憶す
るものであり、またこの演奏音の継続時間に相当する数
値情報がタイマ用メモリ３５４からタイマレジスタ３６
１に読み出し、記憶されるようになる。そして、上記し
たと同様にその記憶された時間範囲でこの新しく読み出
されたキー情報類に対応する演奏音が、楽音発生装置１
２部から得られるようになる。 そして、以後鍵盤部における鍵の操作変換毎に１イベン
トの情報としてキーデータ用メモリ３３１に記憶された
情報が、その各情報に対応する時間情報にもとづく時間
経過に伴い順次読み出され、楽音発生装置１２に導かれ
て、鍵盤部における演奏が自動演奏として再現されるよ
うになるものである。 ここで、制御指令部１１におけるスイッチ８２〜Ｓ４に
よって、自動演奏を行わない＃！を指定するものである
が１例えば上鍵盤に対応するスイッチＳ２を投入設定し
、信号Ｕを「１」とすると。 第１０図においてアンド回路３１４にゲート信号が与え
られ、オア回路３１９の出力が上鍵盤専用チャンネル時
において「１」となる。したがってアンド回路３２５の
ゲートが閉じられ、キーデータ用メモリ３３１からメモ
リ３１８にシフトされた情報の中の上鍵盤専用チャンネ
ルに対応する情報は出力されず、これに代りアンド回路
３２８のゲートが開かれて、チャンネルプロセッサ９か
ら得られる上鍵盤の操作に対応するキー情報類が出力さ
れ、楽音発生に供されるようになる。すなわち、下鍵盤
およびペダルａ盤に対応する自動演奏音にもとづき、上
鍵盤の演奏練習光が行なえるようになるもので、このａ
！盤の指定選択は、制御指令部１１で実行される。 第１３図のＡは上記プレイ状態に設定した時の信号Ｒ／
Ｐ、Ｒ１，Ｒ２の状態を示し、その他アドレスカウンタ
等の状態を示したものであり、同図のＢは上記プレイ状
態における読み出しアドレスの状態を示している。 上記のようにして、メモリ回路１ｏから４ビツトの信号
ＫＣＩ’〜ＫＣ４’によって取り出される時分割多重化
情報にもとづき演奏音を発生する楽音発生装置１２は、
例えば第１４図のように構成する。すなわち、入力信号
ＫＣＩ’〜ＫＣ４’は多重データ分析回路３８０に供給
する。この回路、３８ｏは１チヤンネル４ビツト、３タ
イミングの情報を並列１２ビツトの信号に変換するもの
で。 キー情報類Ｎ１〜Ｂ３．に○１．　　ＫＯ２および制御
情報ＡＢＣ，ＳＲ，ＥＣ，ＤＵ、ＫＯ３等を各別に取り
出す。楽音発生手段の主要部３８１においては、各チャ
ンネルに対応する１６個のトーンジェネレータ３８２〜
３９７がそれぞれ設けられ、さらに多重データ分析回路
３８０で得た各チャンネルのキー情報類Ｎ１〜Ｂ３．に
○１．ＫＯ２を当該チャンネルにそれぞれ振分けるため
のシフトレジスタ３９８〜４１３、およびラッチ回路４
１４〜４２９，４３０〜４４５を備える。 要するに、多重データ分析回路３８０においては、１つ
のチャンネルに関する時分割処理時間帯（３ビツトタイ
ム）で時分割多重化されている情報を、それぞれ各チャ
ンネル別に取り出し、この多重データ分析回路３８０で
得たデータは、各チャンネルのものが時分割多重化され
ているので、これを主要部３８１において各チャンネル
別に振分けてスタティック化する。このような時分割多
重データの分析、振分けのタイミングを制御するために
、基準データｒｌ　１１１Ｊが利用される。 第１５図は多重データ分析回路３８０を詳細にして示し
たもので、時分割多重化された信号ＫＣ１′〜ＫＣ４’
　はアンド回路４５６に加え、基準データｒｌ　１１１
Ｊを検知し、第９図のタイムスロット１で示した基準タ
イミングを検出する。このアンド回路４５６からの基準
タイミングに対応するパルス信号は基帛パルスＳＰとな
るもので。 第１６図のａに示すように発生し、このパルスＳＰはシ
フトレジスタ４５７に入力情報「１」として供給すると
共にオア回路４５８を介してシフトレジスタ４５９に供
給する。シフトレジスタ４５７はクロックパルスφＢで
駆動される３ステージのレジスタで構成され、その先頭
ステージが「１」の情報を記憶する状態でラッチ回路４
６０のストローブ端子Ｓに指令信号「１」を与える。そ
して、このラッチ回路４６０に信号ＫＣ３’　の情報を
読み込む。具体的には、ラッチ回路４６０にストローブ
指令の与えられるタイミング、すなわち上記基準データ
の次の送出タイミングの信号ＫＣ３’は、第９図のタイ
ムスロット２からも明かなようにダンパ信号ＤＵであり
、ラッチ回路４６０にはこのダンパ信号ＤＵが記憶され
、これは次にダンパ信号ＤＵが信号ＫＣ３’　として入
力されるタイミングまで保持される。 シフトレジスタ４５７の３番目のステージからは、第１
６図のｂに示すように基準パルスＳＰを３ビツトタイム
遅延したパルスＳＰ２が得られる。 このパルスＳＰ２は、２ステージの記憶部を有するラッ
チ回路４６１のストローブ端子Ｓに供給され、信号ＫＣ
３’およびＫＣ２’　を読み込む。このパルスＳＰ２の
発生タイミングは、第９図に示すタイムスロット４に相
当し、エンベロープコントロール信号ＥＣおよびテスト
信号ＴＥＳＴがラッチ記憶されるようになる。 ２ステージのシフトレジスタ４５９は１両ステージの出
力をノア回路４６２で検知し、オア回路４５８を介して
帰還している。すなわち、このシフトレジスタ４５９の
先頭ステージからは、まず基準パルスＳＰを１ビツトタ
イム遅延して信号「１」が出力され、さらに１ビツトタ
イム遅延して゛２番目のステージから信号「１」が得ら
れるもので、さらに基準パルスＳＰの発生タイミングか
ら３ピントタイム目（ｆ１！９図のタイムスロット４）
にノア回路４６２の入力が「００」となり出力信号「１
」が発生され、オア回ｇ４５８を介してシフトレジスタ
４５９に帰還される。このように、シフトレジスタ４５
９の各ステージには、第１６図Ｃに示すように３ビツト
タイム毎に信号「１」が記憶される。 オア回路４５８の出力は、３ビツトタイムの時分割処理
時間帯の最初のタイミングで発生するものであるため、
シフトレジスタ４５９の第１ステージ目の出力ＢＯＩ’
　は各チャンネルの２番目のタイミングに対応して発生
し、第２のステージ目の出力Ｂ○２′は各チャンネルの
最後のタイミングに対応して発生する。したがって、こ
のシフトレジスタ４５９からの出力信号Ｂ○１’、Ｂ○
°２′は、それぞれｍ８図のす、　　ｃに示した信号Ｂ
０１、　　ＢＯ２の発生タイミングに同期して発生し。 ３ビツトタイム毎に繰返し「１」となる（第１６図のｄ
、　　ｅ参照）。 上記信号Ｂ０１′は、ラッチ回路４６３のストローブ端
子Ｓに供給し、各チャンネルの２番目の送出タイミング
で入力される情報類（主としてオクターブコードＢ１〜
Ｂ３およびキーオン信号に０１）をラッチ回路４６３に
ラッチ記憶させる。 また、信号Ｂ０２′はラッチ回路４６４のストローブ端
子Ｓに供給し、各チャンネルの最終送出タイミングでノ
ートコードＮ１〜Ｎ４をラッチ記憶させる。 上記ラッチ回路４６３は５ビツトのラッチ位置４６３−
１〜４６３−５を有し、オクターブコードＢｌ、Ｂ２、
自動ベースコード選択信号ＡＢＣ１第１および第２のキ
ーオン信号に○１．ＫＯ２をそれぞれラッチ記憶するも
のである。また、スローロック選択信号ＳＲは第１のキ
ーオン信号のら１と同じ位置に、自動コード音用キーオ
ン信号に０３はｔ１５２のキーオン信号に○２と同じ位
置にそれぞれラッチされるようになっている。オクター
ブコードＢ１〜Ｂ３の中の３ビツト目のＢ３は。 特にこの楽音発生装置１２において上鍵盤のＣ３の音、
下鍵盤のＣ２の音は発生しないようにしたので、ラッチ
回路４６３ではランチされないようにしている。すなわ
ち、前記第２表からも明かなように。 オクターブコードＢ１〜Ｂ３がｒｏＯＯＪの時は上鍵盤
および下ｔｓ盤においてＣ３およびＣ２のそれぞれ１音
しかない。そこで、これらの鍵盤の最低の音Ｃ３および
Ｃ２をキャンセルして、上＃！盤の音域をＣ３＃〜Ｃ７
、下鍵盤の音域をＣ２＃〜Ｃ６とすることによって、オ
クターブコードのビットＢ３を不要とし、Ｂｌ、Ｂ２の
２ビツトの内容によって上鍵盤、下鍵盤、ペダルｍ盤、
自動アルペジョ音の全てのオクターブを判別できるよう
にしている。尚、このビットＢ３も使用して音域を広げ
る場合には、ラッチ回路４６３のラッチ位置を１個増せ
ばよい。 上記ラッチ回路４６３のラッチ位置４６３−１゜４６３
−２には、信号ＫＣ１’、ＫＣ２’がそれぞれ直接供給
されるもので、このラッチ回路４６３は信号Ｂ○１′に
よって、各チャンネルの２番目のタイミングでランチ指
令の与えられるものであるため、ここではオクターブコ
ードＢｌ、Ｂ２がそれぞれラッチ記憶されるようになる
。また、ラッチ位ｆｆ！４６３−３には、信号ＫＯ３’
　を、１ビツトの遅延回路４６５を介して供給するもの
で、信号ＢＯＩ’に対応してチャンネルの１番目のタイ
ミングの情報、すなわち自動ベース・コード信号ＡＢＣ
をラッチ記憶するようになっている。ラッチ位１４６３
−４には信号ＫＣ４’　が直接供給されるもので、信号
Ｂ○１に対応する各チャンネルの２番目のタイミングの
第１のキーオン信号に０１をラッチ記憶するようにされ
る。しかし、第１４チヤンネルに関しては、キーオン信
号にＣ１に代り、スローロック信号ＳＲをラッチ記憶す
るようになる。そして、ラッチ位置４６３−５には、Ｋ
Ｃ４’が１ビツトの遅延回路４６６を介して供給される
もので、各チャンネルの１番目のタイミングの信号であ
るＷｉ２のキーオン信号にＣ２、あるいは自動コード音
用キーオン信号ＫＯ３をラッチ記憶するようになる。 シフトレジスタ４５９の２番目のステージからは、上記
信号Ｂ○１″より１ビツト遅れた信号Ｂ○２′が出力さ
れるもので、この信号ＢＯ２’　はラッチ回路４６４に
ストローブ指令として供給される。このラッチ回ｇ４６
４は４個のランチ位置を備え、信号ＫＣＩ’、ＫＣ２’
　はオア回路４６７．４．６８をそれぞれ介して、また
ＫＣ３’、ＫＣ４’は直接に各ラッチ位置に入力される
。上記信号ＫＣＩ’、ＫＣ２’　はノア回路４６９に供
給されるもので、このノア回路４６９には信号ＫＣ３′
の供給されるインバータ４７０からの出力信号をも供給
し、このノア回路４６９からの出力信号はオア回路４６
７．４．６８に導く。すなわち、ノア回路４６９は、信
号ＫＣＩ’〜ＫＣ３’　が「００１」である時に出力信
号「１」を発生し、オア回路４６７．４６８に供給する
もので、この状態は的記第１表からも明らかなように、
ノートコードＮ４〜Ｎ１がｒｌｌｏＯＪ　となるＣ音を
検出する状態で、このＣ音のコードの時にラッチ回路４
６４でｒｌ　１１１Ｊに変換記憶するようになる。 ここで、これまでのＣ音のコードをｒｌｌｏＯＪとした
のは、前述したように基準データ「１１１１」との混同
をさけるためである。 ラッチ回路４６３，４６４にラッチされた情報は、信号
ＢＯＩ’、Ｂ○２′によって、各チャンネルの時分割処
理時間帯（３ビツトタイム毎）に逐次書き替えられる。 したがって、ラッチ回路４６３．４６４からは各チャン
ネルに割当てられた音のノートコードＮ１〜Ｎ４、オク
ターブコードＢｌ、Ｂ２．　　キーオン信号にＣ１，Ｋ
Ｏ２が時分割的に（３ビツトタイム幅で）順次出力され
ている。また、第１４チヤンネルのための時間帯におい
ては、自動ベース・コード選択信号ＡＢＣ、スローロッ
ク選択信号ＳＲ１自動コード音用キーオン信号ＫＯ３が
、ラッチ回路４６３からそれぞれ同時に出力される。ま
た、ラッチ回路４６３から出力される情報Ｂ１〜ＫＯ２
（ＫＯ２）のタイミングと、ラッチ回路４６４から出力
される情報Ｎ１〜Ｎ４のタイミングを比較すると、第１
６図のＬ　　ｇに示すようにラッチ回路４６４が１ビッ
トタイム遅れているａ　第１６図Ｌ　　ｇはラッチ回路
４６３，４６４から出力される情報Ｂ１〜ＫＯ２（ＫＯ
３）、Ｎｌ−Ｎ４のタイミングを示し、数字はチャンネ
ルを示している。 ラッチ回路４６３〜４６４からの出力情報は、それぞれ
遅延回路４７１および４７２によって１ビツトタイム遅
延され（第１６図のＬ　　ｇで破線で示す）オクターブ
コードＩ３１．Ｂ２はデコーダ４７３に加わり、各オク
ターブ毎のデータＯ３Ｉ。 Ｏ３２，０５３，○ＳＯにデコードされる。このデコー
ダ４７３の入出力の関係を第３表に示す。 （以下余白） 第３表 各＃！盤において、オクターブセレクトデータＯ８１〜
Ｏ８Ｏがいかなる音域を示すかは、ｍ２表と第３表を参
照すれば明かである。 また、遅延回路１４７２で遅延された後の上位３ビツト
のノートコードＮｌ、Ｎ２．Ｎ３はデコーダ４７４に加
わり、６種類のノートセレクトデータｎ１〜ｎ６に変換
されるもので、その入出力関係は第４表に示すようにす
る。 第４表 第４表から明かなようにノートセレクトデータｎ１〜ｎ
６はそれぞれ２個の音名に対応し、その２個のうちどち
らに対応するかは、同時に与えられる４ビツト目の情報
Ｎ４によって判別される。 このようにして得られるノートセレクトデータｎ１〜ｎ
６．Ｎ４は、第１４図に示す各チャンネルのトーンジェ
ネレータ３８２〜３９７に対応するノートセレクトデー
タ用のラッチ回路４３０〜４４５に並列的に加わる。ま
た、オクターブセレクトデータＯＳＩ〜Ｏ５Ｏは、同じ
くランチ回路４１４〜４２９に並列的に加わる。尚、第
１５図のデータバス４７８，４７９は、第１４図のデー
タバス４７８，４７９と同一である。オクターブセレク
トデータと同じタイミングでデータバス４７９に出力さ
れるキーオン信号ＫＯＩや制御情報類ＡＢＣ等は、これ
らの使用されるｗｌＡ盤が限られるので、全てのトーン
ジェネレータ３８２〜３９７に供給されるとは限らない
。 すなわち、ライン４７６に導出される第１のキーオン信
号にＯ１は、ペダル鍵盤のチャンネルで使用され、また
、ライン４７５〜４７７に同時に導出される自動ベース
・コード選択信号ＡＢＣ、スローロック選択信号ＳＲ１
自動コード音用キーオン信号にＯ３は、自動コード音の
振幅エンベロープーントロールのために使用されるもの
で、このため第１４図において自動コード音用エンベロ
ープコントロール部４８０が設けられ、上記信号ＡＢＣ
，ＳＲ，ＫＯ３をランチ回路４８１に並列的に・ラッチ
して供給するようにしている。 第１５図の遅延回路４７１から出力される第１のキーオ
ン信号にＯ１はアンド回ｇ４８２に供給すると共にイン
バータ４８３で反転してアンド回路４８４に供給する。 アンド回路４８４にはラッチ回路４６０で記憶されたダ
ンパ信号ＤＵがゲート信号として供給されるもので、こ
のアンド回路４８４から「Ｋｏｌ・ＤＵＪで「１」の出
力信号が１１ｊられる。すなわち、ダンプモードでｒＤ
Ｕ＝１」の時には、鍵が離されＫＯＩが「０」となった
時にアンド回路４８４から出力信号が立ち上り、離鍵に
よって減衰状態となる音を、急速に終了させる指示をす
る。 また、遅延回路群４７１からの第２のキーオン信号ＫＯ
２は、アンド回路４８５に供給されるもので、このアン
ド回路４８５はラッチ回路４６１からのエンベロープコ
ントロール信号ＥＣがゲート信号として供給される。こ
の信号ＥＣは、インバータ４８６で反転して上記アンド
回路４８２にゲート信号として供給され、アンド回路４
８２および４８５からの出力信号はオア回路４８７に供
給する。したがって、オア回路４８７から・は「Ｋｏｌ
　・ＥＣ＋ＫＯ２−ＥＣＪ　で出力信号「ＩＪ　ｂ＜得
られ、この信号は上Ｓａ音または下鍵盤前の押鍵時間を
表す上ｔｓＩＩｎまたは下鍵盤キーオン信号として利用
される。 ｆｊｓ１５図ノシフトノシフトレジスタ４５フ３ステー
ジ目から出力される第１６図すに示すパルスＳＰ２は、
ライン４９０を経て３１１４図のシフトレジスタ３９８
に加わり、ラッチ回路４１４にストローブ指令として供
給される。以後順次配置されるシフトレジスタ３９９〜
４１３によって得られる第１６図すに示すパルスを各対
応するラッチ回路にストローブ指令として与える。 そして、各トーンジェネレータ３８２〜３９７は、それ
ぞれ対応するラッチ回路４３０〜４４５に記憶されてい
るノートセレクトデータｎ１〜ｎ６、Ｎ４によって指示
される音高の楽音信号を発生し、この楽音信号はそれぞ
れ対応するラッチ回路４１４〜４２９に記憶されている
オクターブセレクタデータＯ３Ｉ〜Ｏ８Ｏによって指示
されるオクターブ音域で発生されるように制御される。 すなわち、以上のように構成される電子楽器にあっては
、そのＳ盤部での演奏操作の状態が鍵の操作変換時を区
切りにして、各その区切り範囲毎に時分割状態で操作鍵
キー情報類が得られ、その各キー情報類がその区切り範
囲の時間情報と共に記憶されるようになる。また、上記
キー情報類も、上ｔｓ盤盤下下鍵盤ペダル＃盤等の鍵盤
に応じて専用チャンネルを指定して時分割情報とされる
ものである。したがって、連続する鍵操作状態を効果的
にコード情報化して記憶させ、その記憶情報にもとづき
自動演奏音として再生できるものであるばかりか、この
自動演奏再生時において、再生される＃！ＩＪ１（・メ
ロデイ音演奏パート、和音伴奏音演奏パート、ベース音
演奏パートにそれぞれ対応）をチャンネル指定によって
選定できるものであり、このためいわゆるマイナスワン
方式による演奏練習ができるようになり、この電子楽器
による演奏練習時の使用態様が著しく拡大され、全く新
しい機能の電子楽器が実現できるものである。 尚、実施例では演奏操作に伴うキー情ｎ＊は。 各チャンネル毎にさらに３グループに時分割設定し、４
ビツトの情報として伝送使用するようにして示したが、
記憶のためには特にこのように多重化する必要はなく、
チャンネルプロセッサから実施例の場合１チヤンネル１
２ビツトの情報を並列的に出力するようにしてもよいこ
とはもちろんである。 またチャンネルプロセッサ９からの信号ＫＣＩ〜ＫＣ４
によるキー情報類には、各種制御情報類（ＤＵ、ＥＣ，
ＳＲ，ＡＢＣ等）も含ませて時分割出力するようにした
が、これら制御情報類は、キーココーダ８．チャンネル
プロセッサ９を介して伝送することなく、直接楽音発生
装置ａ１２に供給するようにしてもよい。また、各種ｉ
ｌｌ＃情報類情報−コード等のキー情報類（Ｎｌ〜Ｂ３
．にＯ１、ＫＯ２，にＯ３）と共にキーデータ用メモリ
３３１に書き込み記憶するようにしたが、これは上記の
ようなキー情報類と分離して他のメモリをａｔして記憶
させ、キーデータ用メモリ３３１にはキー情報類のみを
記憶させるようにしてもよい。 さらに、実施例ではメモリ回路１０において。 再生時（プレイ時）の再生速度を、タイマカウンタ３６
０を自動アルペジョ信号ＡＲＰによって計数し、記録時
（レコード時）の演奏速度を再生時においてもそのまま
再現できるようにした。しかし、特にタイマカウンタ３
６０に対する計数クロック信号として、信号ＡＲＰに代
えて他のクロック信号を用い、このクロック信号の周波
数を手動調整等によって適宜変化させるようにすれば、
特に再生時の演奏速度を変化させ、自動演奏の時の演奏
テンポを可変調節することができる。また、上記タイマ
カウンタ３６０を計数するクロック信号の周波数を、自
動リズム演奏装置を駆動１１１＃するテンポクロック信
号に対応させるようにすれば、自動演奏と自動リズム演
奏の同期を効果的にとることができる。 その他、チャンネルプロセッサ９から出力される情報Ｋ
ＣＩ〜ＫＣ４に対して、例えば自動リズム演奏装置のリ
ズム選択信号や、リズムテンポを指定する情報類、さら
に各種変調効果（トレモロ、ビブラート等）を指定する
情報等も含ませることが可能であり、これら情報類もキ
ーデータ用メモリ３３１に記憶させるようにしてもよい
ことはもちろんである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る自動演奏装置を搭載
した電子楽器を概略的に示す構成図、第２図は上記実施
例のチャンネルプロセッサ部を示す図、第３図は上記チ
ャンネルプロセッサの動作を説明するタイムチャート、
第４図乃至第７図は、それぞれ上記チャンネルプロセッ
サを構成するタイミング信号発生回路、キーコード記憶
回路、割当て制御部、トランケート回路等にそれぞれ関
連する部分を詳細にして示す図、ｍｓ図は第５図に関連
するデータ多重回路の動作を説明するタイミングチャー
ト、ｆ３９図は多重化された情報の状態を示す図、第１
０図は上記実施例のメモリ回路部を詳細に示す図、ｍｌ
１図は上記メモリ回路に対する制御指令倍量の発生部を
示す図、第１２図は上記メモリ回路部における記憶書き
込み（レコード）時の動作を説明するタイミングチャー
ト、第１３図は同じく再生（プレイ）時の動作を説明す
るタイミングチャート、第１４図は楽音発生装置を説明
する図、第１５図は上記装置の多重データ分析回路部を
示す図、第１６図は上記多重データ分析の動作を説明す
るタイミングチャートである。 符　　号　　の　　説　　明 ７・　・　・Ｓａ部、　８・　・　・キーコーダ、　９
・　Ｐ　・チャンネルプロセッサ、１０・・・メモリ回
路、１１・・・制御指令部、１２・・・楽音発生装置。 ３１８・・・メモリ、３３１・・・キーデータ用メモリ
、３４６・・・比較回路、３５４・・・タイマ用メモリ
、３６０・・・タイマカウンタ、３５１・・・タイマレ
ジスタ。

Claims (2)

【特許請求の範囲】
1. （１）複数の演奏パート分の演奏情報を記憶する自動演
   奏用メモリ手段と、 前記複数の演奏パートに関して自動演奏するか否かを各
   演奏パート毎に選択指示する選択指示手段と、 前記選択指示手段により制御され、前記自動演奏用メモ
   リ手段に記憶されている演奏情報の中から前記選択指示
   手段により自動演奏することが指示されている演奏パー
   トに関する演奏情報のみを選択出力する選択出力手段と を備えたことを特徴とする自動演奏装置。
2. （２）前記選択出力手段を、 前記自動演奏用メモリ手段に記憶されている複数の演奏
   パート分の演奏情報を各演奏パートに対応した複数の時
   分割チャンネルに各演奏パート毎に割り当てて時分割で
   読み出し出力する読み出し手段と、 前記選択指示手段による自動演奏するか否かの各演奏パ
   ート毎の指示を表す選択制御信号を前記時分割チャンネ
   ルに各演奏パート毎に割り当てるとともに前記読み出し
   手段と同期して時分割出力する制御信号出力手段と、 前記読み出し手段から時分割で読み出し出力された演奏
   情報を前記制御信号出力手段から時分割出力された選択
   制御信号に応じて選択出力する選択ゲート手段と で構成した前記第１項記載の自動演奏装置。