JPH01238168A - 双方向性半導体スイッチング素子 - Google Patents
双方向性半導体スイッチング素子Info
- Publication number
- JPH01238168A JPH01238168A JP6542888A JP6542888A JPH01238168A JP H01238168 A JPH01238168 A JP H01238168A JP 6542888 A JP6542888 A JP 6542888A JP 6542888 A JP6542888 A JP 6542888A JP H01238168 A JPH01238168 A JP H01238168A
- Authority
- JP
- Japan
- Prior art keywords
- layers
- layer
- short
- holes
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交互に異なる導電型を有する五層よりなり、
主電圧、主電流特性の第一象限および第三象限にオン状
態とオフ状態の二つの安定な状態゛を有し、サージアブ
ソーバなどに用いられる双方向性半導体スイッチング素
子に関する。
主電圧、主電流特性の第一象限および第三象限にオン状
態とオフ状態の二つの安定な状態゛を有し、サージアブ
ソーバなどに用いられる双方向性半導体スイッチング素
子に関する。
サージアブソーバ用の双方向性半導体スイッチング素子
に次の特性などが要求される。
に次の特性などが要求される。
（１）定電圧で動作すること
（２）伝送損失を低下させるために静電容量が小さいこ
と （３）保持電流が一定値以上であること（４）サージ耐
量が大きいこと これらは相反する関係にあり、すべての特性を満たすた
めには極めて精度の高い接合設計が要求される。
と （３）保持電流が一定値以上であること（４）サージ耐
量が大きいこと これらは相反する関係にあり、すべての特性を満たすた
めには極めて精度の高い接合設計が要求される。
この素子は、第２図に示すような基本構成で、第−ＰＪ
ＩＩ、第−Ｎ層２．第二Ｐ層３．第二Ｎｉ４、第三２層
５を有し、二つのＰＮＰＮ素子を互いに逆向きに接続し
たものと考えることができる。
ＩＩ、第−Ｎ層２．第二Ｐ層３．第二Ｎｉ４、第三２層
５を有し、二つのＰＮＰＮ素子を互いに逆向きに接続し
たものと考えることができる。
その動作は主電極１０にある一定以上の正バイアスが印
加されたとき第−ＮＮ２と第二２層３の間の接合２３が
アバランシェ降伏を起こし、この時発生したキャリア対
によって第−Ｎ層２．第二Ｐ層３゜第二Ｎ層４からなる
ＮＰＮ トランジスタに、第２図に実線６１で示す電子
の流れ、破線６２で示す正孔の流れが生ずる。この電流
が一定値以上に達したとき、ＰｊｌｌとＮ層２の間の接
合１２が順バイアスされるためＰ層Ｉ Ｎ層２．ｐＨｉ
３．ＮＪｉ４で構成されるサイリスタは良性抵抗領域を
経て導通状態となる。同様に主電極２０にある一定以上
の正バイアスが印加されたとき第三Ｐｉ５．第５．層４
゜第二２層３．第−Ｎｌ１ｉ２からなるサイリスタが導
通状態になる。
加されたとき第−ＮＮ２と第二２層３の間の接合２３が
アバランシェ降伏を起こし、この時発生したキャリア対
によって第−Ｎ層２．第二Ｐ層３゜第二Ｎ層４からなる
ＮＰＮ トランジスタに、第２図に実線６１で示す電子
の流れ、破線６２で示す正孔の流れが生ずる。この電流
が一定値以上に達したとき、ＰｊｌｌとＮ層２の間の接
合１２が順バイアスされるためＰ層Ｉ Ｎ層２．ｐＨｉ
３．ＮＪｉ４で構成されるサイリスタは良性抵抗領域を
経て導通状態となる。同様に主電極２０にある一定以上
の正バイアスが印加されたとき第三Ｐｉ５．第５．層４
゜第二２層３．第−Ｎｌ１ｉ２からなるサイリスタが導
通状態になる。
この素子の保持電流を一定値以上に保つために、Ｐ層ｌ
および２層５の中にそれぞれ複数の短絡孔をあけて′Ｑ
極１０によりＮＪｉ２と２１層１を、電極２０によりＮ
層４と２層５を短絡することがある。
および２層５の中にそれぞれ複数の短絡孔をあけて′Ｑ
極１０によりＮＪｉ２と２１層１を、電極２０によりＮ
層４と２層５を短絡することがある。
この短絡孔は、サージ耐量を低下させないためには総面
積をできるだけ小さくし、保持ｉ流を一定値以上に保つ
ための最大の短絡効果をあげなければならない。
積をできるだけ小さくし、保持ｉ流を一定値以上に保つ
ための最大の短絡効果をあげなければならない。
本発明のＮ１題は、このような短絡孔の相反する条件を
満足させることのできる双方向性半導体スイッチング素
子を提供することにある。
満足させることのできる双方向性半導体スイッチング素
子を提供することにある。
（課題を解決するための手段）
上記の課題の解決のために、本発明は、交互に異なる導
電型を有して縦方向に隣接する五層よりなり、第二層お
よび第四層がそれぞれ第一層および第五層に横方向に隣
接する領域ならびに第一層および第五層を貫通する短絡
孔を介して主電極と接触してそれぞれ第一層および第五
層と短絡される双方向性半導体スイッチング素子におい
て、短絡孔の半径を「、短絡孔間の距離を２１０とした
とき、（＊ｏ−ｒ）／ｌｏの値が０．５≦ （１０−ｒ
）／ｌ゜≦０．７５を満足する範囲にあるものとする。
電型を有して縦方向に隣接する五層よりなり、第二層お
よび第四層がそれぞれ第一層および第五層に横方向に隣
接する領域ならびに第一層および第五層を貫通する短絡
孔を介して主電極と接触してそれぞれ第一層および第五
層と短絡される双方向性半導体スイッチング素子におい
て、短絡孔の半径を「、短絡孔間の距離を２１０とした
とき、（＊ｏ−ｒ）／ｌｏの値が０．５≦ （１０−ｒ
）／ｌ゜≦０．７５を満足する範囲にあるものとする。
短絡孔の半径ｒを余り小さくする。すなわち（ｊ！。−
ｒ）を大きくすると孔と孔との中間点での電位が急激に
上昇して短絡孔の役目を果たさなくなり、保持を流を一
定値以上に保つことができない、逆に短絡孔の半径ｒを
大きくする。すなわち （１゜−ｒ）を小さくすると、
第一層および第二層の面積、すなわち両ＰＮＰＮ素子の
実効電極面積が小さくなり、サージ耐量が低下する。０
．５≦（１゜−ｒ）／ｌ゜≦０．７５のときサージ耐量
を余り低下させることなく、最大の短絡効果を得ること
ができる。
ｒ）を大きくすると孔と孔との中間点での電位が急激に
上昇して短絡孔の役目を果たさなくなり、保持を流を一
定値以上に保つことができない、逆に短絡孔の半径ｒを
大きくする。すなわち （１゜−ｒ）を小さくすると、
第一層および第二層の面積、すなわち両ＰＮＰＮ素子の
実効電極面積が小さくなり、サージ耐量が低下する。０
．５≦（１゜−ｒ）／ｌ゜≦０．７５のときサージ耐量
を余り低下させることなく、最大の短絡効果を得ること
ができる。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。短絡孔７は短冊状の第
一層の２層１．第五層の２層５を貫通してそれぞれ複数
等間隔で設けられている。
には同一の符号が付されている。短絡孔７は短冊状の第
一層の２層１．第五層の２層５を貫通してそれぞれ複数
等間隔で設けられている。
このような２層１および第二層のＮｊｉｉ２をＰＩｉ５
および第四のＮ１１４の短絡構造は、第３図（Ｍ）に示
す細長い短絡部と第３図（ｂ）に示す円形状の短絡部と
組合わせたものと考えることができる。第３図ｆａｌに
おいて２層１の中心軸を原点とし、ここから短絡部分に
向かう方向をＸ軸、これと垂直な方向をｙ軸とすれば、
Ｐ７１１直下のＮＮ２をＸ方向に流れる電流密度Ｊ（χ
）は、 となる、また、短絡部端を基準としたＸ＝Ｏにおける電
位は となる。Δ■が接合１２の拡散電位差以上になったとき
、接合は順バイアスされ素子は点弧する。ここでＪはｙ
方向の電流密度、ｄはＰＡＬ直下のＮ眉２の深さ、Ｌは
ｘｙ平面に垂直な方向の２層１の長さ、１゜はＸ方向の
２層１の幅の半値である。
および第四のＮ１１４の短絡構造は、第３図（Ｍ）に示
す細長い短絡部と第３図（ｂ）に示す円形状の短絡部と
組合わせたものと考えることができる。第３図ｆａｌに
おいて２層１の中心軸を原点とし、ここから短絡部分に
向かう方向をＸ軸、これと垂直な方向をｙ軸とすれば、
Ｐ７１１直下のＮＮ２をＸ方向に流れる電流密度Ｊ（χ
）は、 となる、また、短絡部端を基準としたＸ＝Ｏにおける電
位は となる。Δ■が接合１２の拡散電位差以上になったとき
、接合は順バイアスされ素子は点弧する。ここでＪはｙ
方向の電流密度、ｄはＰＡＬ直下のＮ眉２の深さ、Ｌは
ｘｙ平面に垂直な方向の２層１の長さ、１゜はＸ方向の
２層１の幅の半値である。
次に短絡孔が第３図化）に示すように円形状である場合
、短絡孔７と短絡孔７の中間点を原点とした図のような
座標軸を定めるとき、 ｘ（２１゜−Ｘ） となる、ここで１０は原点から短絡孔の中心に至る距離
、１１は原点から短絡孔の周辺に至る距浦である。
、短絡孔７と短絡孔７の中間点を原点とした図のような
座標軸を定めるとき、 ｘ（２１゜−Ｘ） となる、ここで１０は原点から短絡孔の中心に至る距離
、１１は原点から短絡孔の周辺に至る距浦である。
座標Ｘと電流密度Ｊ （ｘ）を各々規格化した結果を第
４図に示す、線４１は第３図（２＋）の場合、線４２は
第３図化）の場合について示す。第３図ｆａｔの場合、
電流密度は（１）式よりＸに比例して増加するが、第３
図（ｂｌの場合、（３）式よりＸ→１．のとき電流密度
−閃となり、Ｘが！、に近づくにつれて電流密度は急激
に増加する０両線４１，４２とＸ軸との間の面積は電位
差に比例する。従って孔の半径ｒ−１゜−１，を余り小
さくすると原点（即ち孔と孔の中間点）での電位が急激
に上昇し、ｒを大きくするとＰＮＰＮ素子部分の実効電
橋面積が小さくなり、ｊ！＋／ｌ．すなわち（１，−ｒ
）／ｌｏを０．５以上０．７５以下にすることが有効と
なる。外周に最も近い短絡孔７と外周との距離は、第４
図を用いて短絡孔の中心１０、すなわち短絡孔間の距離
の半値における電位が外周端から測っても短絡孔の周辺
から測っても等しくなるように決めればよい。
４図に示す、線４１は第３図（２＋）の場合、線４２は
第３図化）の場合について示す。第３図ｆａｔの場合、
電流密度は（１）式よりＸに比例して増加するが、第３
図（ｂｌの場合、（３）式よりＸ→１．のとき電流密度
−閃となり、Ｘが！、に近づくにつれて電流密度は急激
に増加する０両線４１，４２とＸ軸との間の面積は電位
差に比例する。従って孔の半径ｒ−１゜−１，を余り小
さくすると原点（即ち孔と孔の中間点）での電位が急激
に上昇し、ｒを大きくするとＰＮＰＮ素子部分の実効電
橋面積が小さくなり、ｊ！＋／ｌ．すなわち（１，−ｒ
）／ｌｏを０．５以上０．７５以下にすることが有効と
なる。外周に最も近い短絡孔７と外周との距離は、第４
図を用いて短絡孔の中心１０、すなわち短絡孔間の距離
の半値における電位が外周端から測っても短絡孔の周辺
から測っても等しくなるように決めればよい。
なお、短絡孔７の形は必ずしも円形である必要はない。
その場合、孔の外周長をＳとすれば、ｒ ＝ Ｓ
／ ２ π となる半径ｒをもつ円形とみなして計算を行えばよい。
／ ２ π となる半径ｒをもつ円形とみなして計算を行えばよい。
本発明によれば、第一層および第五層を貫通して主電極
に接触する第二層および第四層それぞれとの短絡孔の直
径と相互間の距離を適正な範囲にすることにより、互い
に相反する関係にあるサージ耐量および保持電流の増大
とを両立させた双方向性半導体スイッチング素子を得る
ことができる。
に接触する第二層および第四層それぞれとの短絡孔の直
径と相互間の距離を適正な範囲にすることにより、互い
に相反する関係にあるサージ耐量および保持電流の増大
とを両立させた双方向性半導体スイッチング素子を得る
ことができる。
第１図は本発明の一実施例の半導体素体の斜視図、第２
図は従来の素子の半導体素体のＮｉ１図、第３図（ａｌ
、（ｂｌは二種類の短絡構造の説明図、第４図は短絡構
造における電流密度と接合に平行方向の位置との関係を
示す線図である。 １：第−ＰＩＮ （第一層）、２；第−Ｎ層（第二層
）、３：第二２層 （第三層）、４：第二Ｎ層（第四層
）、５：第三２層 （第五ｒｆＡ）、７ ：短絡第１図 第２図 （ａ） （ｂ）第３図 ２″／ｌ。 第４図
図は従来の素子の半導体素体のＮｉ１図、第３図（ａｌ
、（ｂｌは二種類の短絡構造の説明図、第４図は短絡構
造における電流密度と接合に平行方向の位置との関係を
示す線図である。 １：第−ＰＩＮ （第一層）、２；第−Ｎ層（第二層
）、３：第二２層 （第三層）、４：第二Ｎ層（第四層
）、５：第三２層 （第五ｒｆＡ）、７ ：短絡第１図 第２図 （ａ） （ｂ）第３図 ２″／ｌ。 第４図
Claims (1)
- １）交互に異なる導電型を有して縦方向に隣接する五層
よりなり、第二層および第四層がそれぞれ第一層および
第五層に横方向に隣接する領域ならびに第一層および第
五層を貫通する短絡孔を介して、主電極と接触してそれ
ぞれ第一層および第五層と短絡されるものにおいて、短
絡孔の実質的半径をｒ、短絡孔間の距離を２ｌ＿０とし
たとき、（ｌ＿０−ｒ）／ｌ＿０の値が０．５≦（ｌ＿
０−ｒ）／ｌ＿０≦０．７５を満足する範囲にあること
を特徴とする双方向性半導体スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065428A JP2619907B2 (ja) | 1988-03-18 | 1988-03-18 | 双方向性半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065428A JP2619907B2 (ja) | 1988-03-18 | 1988-03-18 | 双方向性半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238168A true JPH01238168A (ja) | 1989-09-22 |
| JP2619907B2 JP2619907B2 (ja) | 1997-06-11 |
Family
ID=13286807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065428A Expired - Fee Related JP2619907B2 (ja) | 1988-03-18 | 1988-03-18 | 双方向性半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619907B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013634A (ja) * | 1973-06-11 | 1975-02-13 | ||
| JPS553830A (en) * | 1978-06-26 | 1980-01-11 | Hitachi Ltd | Cleaning method of catalyst |
| JPS5517320U (ja) * | 1978-07-18 | 1980-02-04 | ||
| JPS59132167A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-03-18 JP JP63065428A patent/JP2619907B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013634A (ja) * | 1973-06-11 | 1975-02-13 | ||
| JPS553830A (en) * | 1978-06-26 | 1980-01-11 | Hitachi Ltd | Cleaning method of catalyst |
| JPS5517320U (ja) * | 1978-07-18 | 1980-02-04 | ||
| JPS59132167A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619907B2 (ja) | 1997-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3943604B2 (ja) | ラテラルｍｏｓｆｅｔ | |
| US4646117A (en) | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions | |
| US4786959A (en) | Gate turn-off thyristor | |
| EP0143259B1 (en) | Composite type thyristor | |
| JPS609668B2 (ja) | サイリスタ | |
| US4356503A (en) | Latching transistor | |
| CA1238115A (en) | Bi-directional overvoltage protection device | |
| US4291325A (en) | Dual gate controlled thyristor with highly doped cathode base grid covered with high resistivity base layer | |
| JPH01207976A (ja) | 半導体装置 | |
| US3896475A (en) | Semiconductor device comprising resistance region having portions lateral to conductors | |
| JPS5846678A (ja) | Ｐｎｐｎ半導体スイツチ | |
| US3972014A (en) | Four quadrant symmetrical semiconductor switch | |
| JPS59132671A (ja) | 縦型ｍｏｓトランジスタ | |
| JP2619907B2 (ja) | 双方向性半導体スイッチング素子 | |
| US3990090A (en) | Semiconductor controlled rectifier | |
| US4086612A (en) | Thyristor | |
| JPH0138384B2 (ja) | ||
| RU2106720C1 (ru) | Симметричный тиристор | |
| JPH0666464B2 (ja) | 双方向性半導体スイッチング素子 | |
| JP2724898B2 (ja) | 両方向性２端子サイリスタ | |
| JPS61295651A (ja) | 半導体入力保護装置 | |
| JPS6254951A (ja) | 半導体装置 | |
| JP3594725B2 (ja) | 半導体装置の保護回路 | |
| JP3193386B2 (ja) | 両方向性サイリスタ | |
| CA1134516A (en) | Latching transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |