JPH01238169A - 電荷転送素子およびその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷転送素子およびその駆動方法に関する。

〔従来の技術〕

電荷転送素子の信号電荷を非破壊的に検出するための浮
遊ゲート電極を備えた電荷転送素子が知られている。

第６図（ａ）、　（ｂ）は従来の電荷転送素子を説明す
るための半導体チップの平面模式図及びｚ−ｚ’線断面
模式図である。

第６図（ａ）、　（ｂ）に示すように、Ｐ型の半導体基
板１の上にｒ型素子分離領域２を設けて素子形成領域を
区画し、前記素子形成領域に選択的に設けたＮ型チャネ
ル領域３及びチャネル領域３の上部に配列して設けた転
送ゲートを極４を含んで構成した′７ペ荷転送レジスタ
５乞゛設け、電荷転送レジスタ５に１４接して前記素子
形成領域にＮ型の出力拡散領域６および出力拡散領域６
の電位をリセットするためのリセットトランジスタ１０
を設ける。出力拡散領域６の上に絶縁膜を介して設けた
浮遊ゲート電極１４を設け、浮遊ゲート電極１４に浮遊
ゲート７１極１４の電位をリセットするトランジスタ１
１および出力増幅器１２を接続する。

〔発明が解決しようとする課題〕

上述した浮遊ゲート電極を備えた従来の電荷転送素子は
、電荷検出感度が低いという欠点がある。

即ち、電荷検出感度は、浮遊ゲート電極と出力拡散領域
との間の容ｆ（以後Ｃｓ’と記す）を大きくし、浮遊ゲ
ート電極と半導体基板との間の容量（以後Ｃｐｌと記す
）を小さくする程向上する。Ｃｓ’の主体は浮遊ゲート
電極直下の絶縁膜による容量であり、Ｃｓ’の増大には
限度がある。一方、浮遊ゲート電極は、電荷検出の際に
は他のすべての端子から電気的に絶縁されているが、絶
縁膜のリーク電流等を皆無にする事は不可能であるため
に電位変動をきたす。この電位変動を補正するために浮
遊ゲート電極に接続したリセットトランジスタを設ける
必要があるざ、このために、浮遊ゲートに接続されるリ
セットトランジスタのソースと半導体基板との間の容量
がＣｐｌの増大をま般電荷検出感度の劣化につながって
いる。

本発明の目的は、電荷検出感度の高い出力構造をもつ電
荷転送素子およびその駆動方法を提供する事にある。

〔課題を解決するための手段〕

本発明の第１の電荷転送素子は、一導電型の半導体基板
の一主面に設けた逆導電型のチャネル領域とこのチャネ
ル領域上に配列した電荷転送ゲート群とを有する電荷転
送レジスタを備えた電荷転送素子において、前記電荷転
送レジスタに隣接して設けた逆導電型の出力拡散領域と
、この出力拡散領域の表面にショットキー接合する出力
電極と、前記半導体基板上に設けて前記出力拡散領域の
電位をリセットするためのリセットトランジスタとを有
している。

本発明の第２の電荷転送素子は、一導電型の半導体基板
の一主面に設けたチャネル領域とこのチャネル領域上に
配列された電荷転送ゲート群とを有する電荷転送レジス
タを備えた電荷転送素子において、前記電荷転送レジス
タに隣接して設けた逆導電型の出力拡散領域と、この出
力拡散領域の表面にショットキー接合する出力電極と、
この出力電極上に絶縁膜を介して設けたバイアスゲート
電極と、前記半導体基板上に設けて前記出力拡散領域の
電位をリセットするリセットトランジスタとを有してい
る。

本発明の電荷転送素子の駆動方法は、一導電型の半導体
基板Ｉの一主面に設けた逆導電型のチャネル領域とこの
チャネル領域上に配列した電荷転送ゲート群を有する電
荷転送レジスタを備えた電荷転送素子において、前記電
荷転送レジスタに隣櫨蒼上に絶縁膜を介して設けたバイ
アスゲート電１極と、前記出力拡散領域の電位をリセッ
トするためのリセットトランジスタとを有する電荷転送
素子の前記バイアスゲートにパルス電圧を印加して信号
電荷と反対導電型の担儒を前記出力電極に注入する手段
と、前記リセットトランジスタを導通状態として信号電
荷と直情電型の担体を前記出力拡散領域を介して前記出
力電極に注入する手段とを有して前記出力電極の電位を
リセットする。

〔作用〕

本発明の電荷転送素子は、出力電極が従来の浮遊ゲート
電極を備えた従来の電荷転送素子の浮遊ゲート電極と同
様の機能を持つ。ただし、出力型りも大きくする事が可
能であり、電荷検出感度を向上することができる。

本発明の第１の電荷転送素子は、簡潔な構造で上述した
作用を実現できる。

出力１＠層の電位を制御することができるため、出力電
極に接続するリセットトランジスタを必要としない。出
力電極と半導体基板との間の容量Ｑは、バイアスゲート
電極の付加に伴う出力電極とバイアスゲート電極との間
の容量の寄与よりも、リセットトランジスタの排除に伴
う容量の減少の効果が大きくできるため、減少させる事
が可能である。したがって、さらに電荷転出感度を向上
することができる。

本発明の電荷転送素子の駆動方法は、バイアスゲート電
極および出力電極に接続されたリセットトランジスタを
用いて、出力電極に電子及び正孔を注入することにより
、出力電極の電位をリセットすることを可能にする。

〔実施例〕

次に１本発明の実施例について図面を参照して説明する
。

第１図（ａ）、　（ｂ）は本発明の＠１の電荷転送素子
の一実施例を説明するための半導体チップの平面模式図
およびｘ−ｘ’線断面模式図である。

第１図（ａ）、　（ｂ）Ｋ示すように、Ｐ型半導体基板
ｌ゛の一主面に？型素子分離領域２を設けて素子形成領
域を区画し、前記素子形成領域に選択的に設けたＮ型の
チャネル領域３とチャネル領域３の上部に配列して設け
た転送ゲート４を含んで構成した電荷転送レジスタ５を
形成する。電荷転送レジスタ５に隣接する前記素子形成
領域にＮ型の出力拡散領域６を設け、出力拡散領域６０
表面にショットキー接合を有する出力電極７を設ける。

出力拡散領域６と出力拡散領域６に隣接して設けたゲー
ト電極８および炉型領域９によりリセットトランジスタ
１０を構成する、。

第２図は本発明の第１の電荷転送素子の出力電極７．出
力拡散領域６．　　Ｐ型半導体基板１で構成する出力検
出部のエネルギーバンド図である。

第２図に示すように、Ｎ型出力拡散領域６中に信号電荷
の存在しない場合、電位は曲１１！Ａに示す状態となっ
ており、ある肴の信％ｉｌ！荷が出力拡散る。すなわち
、信号電荷の蓄積に伴ってＮ型出力拡散領域６の電位、
ひいては出力拡散領域６と容量結合している出力電極７
の電位が小さくなり、この電位変動が出力増幅器１２を
介して外部に出力される。このとき、出力電極７と出力
拡散領域６との容量Ｃｓは、Ｃで示す接触部のショット
キー障壁のために生じる出力拡散領域６中の空乏層の容
量であり、従来の電荷転送素子の浮遊ゲート電極と出力
拡散領域間の容量より数倍大きくすることができ、この
効果により電荷検出感度は数倍改善される。

第３図（ａ）、　（ｂ）は本発明の第２の電荷転送素子
の一実施例を説明するだめの半導体チップの平面模式図
およびＹ−Ｙ’線断図模式図である。

第３図（ａ）、　（ｂ）Ｋ示すように、第１の実施例と
同様にして設けた出力拡散領域６の表面に設けた出力電
極７の上に絶縁Ｉｌｌ介してバイアスゲート電極１３を
設けた以外は第１の実施例と同じ構成を有するものであ
り、詳細な説明は省略する。本実施例においては、バイ
アスゲート電極１３に印加する電圧により、Ｎ型出力；
ｉ【領域６のチャネル電位を制御する事が可能となる利
点をもつ。この効果により、出力電極７のリーク電流等
による電位変動を、バイアスゲート電極１３に印加する
電圧（ｉＭ　ｋ可変すること罠より補正できるため、出
力電極７にリセットトランジスタを付加する必要がない
。このため出力電極とＰ型半導体基板ｌとの容量を低減
することができ、電荷検出感度は本発明の第１の電荷転
送素子よりもさらに向上するという効果がある。

第４図は本発明の第２の電荷転送素子を駆動するために
印加する電圧波形を示す図である。

第４図に示すように、バイアスゲート電極１３に印加さ
れる電圧波形りとリセットトランジスタ１０のゲート電
極８に印加される電圧波形Ｅをそれぞれ示す。本実施例
においては、時刻Ｔｌ〜Ｔ２の期間にバイアスゲート電
極１３に負電圧が印加され、時刻Ｔ３からＴ４までの期
間にリセットトランジスタ１０のゲート電極８に正の高
電圧が印加される。ここで、Ｐ型半導体基板１を電圧の
基準すなわち接地電位としている。

第５図（ａ）は本発明の第２の電荷転送素子の時刻Ｔ＋
〜゛ｒｚの期間にピ型素子分離領域２、Ｎ型出力拡散領
域６−絶縁膜間界面、Ｎ型出力拡散領域−出力電極間界
面に沿って構成される出力検出部のエネルギーバンド図
である。

第５図（ａ）　Ｋ示すように、時刻ＴＩ−’ｒｆｆｉの
期間で拳 は、Ｎ型出力化歌領域６表面に素子分離領域２より正孔
が注入され、この正孔はすみやかに出力電極７に流入す
る。

第５図（ｂ＞は本発明の第２の電荷転送素子の時刻Ｔ３
〜Ｔ４０期間に出力電極７、Ｎ型出力拡散領域６、Ｐ型
半導体基板ｌに沿って構成される出力検出部のエネルギ
ーバンド図である。

第５図（ｂ）に示すようＫ、時刻Ｔ３〜Ｔ４の期間では
、リセットトランジスタ１０が導通状態となり、出力拡
散領域６の電位がリセットトランジスタ８０ドレインで
ある炉型領域゛９の電圧、すなわちリセットドレイン電
圧に保たれ、整流特性をもつ出力電極７とＮ型出力拡散
領域６との接触が順バイアス状態となるため、電子が出
力電極７に注入する。以上述べた２つの手段により出力
％ｗＬ７に正孔および電子を注入することができるため
に、出力電極７の電位を、所望の電位にリセットするこ
とが可能となる。このため、本発明の第２の電荷各 転送素子実施例で述べたように１バイアスゲート電極１
３に印加する電圧値を可変することにより出力電極７の
電位変動を補正するという複雑な手段を排除できるとい
う利点がある。

〔発明の効果〕

以上説明したように本発明は、高い電荷検出感度をもち
、かつ非破懐的に電荷検出のできる出力構造を具備した
電荷転送素子が実現できるという効果を有する。また、
出力電極上に絶縁膜を介してバイアスゲート電極を設け
ることにより、出力電極に接続スるリセットトランジス
タを付加することなく出力電極の電位ｋ　ＩＪ上セツト
る事が可能となるという効果を有する。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の第１の電荷転送素子
の一実施例全説明するだめの半導体チップの平面模式図
およびｘ−ｘ’純断面模式図、第２図は本発明の第１の
電荷転送素子の出力検出部のエネルギーバンド図、第３
図（ａ）、　（ｂ）は本発明の第２の電荷転送素子の一
′４ｉ、施例を説明するだめの半導体チップの平面模式
図およびＹ−Ｙ’ｉｌ＠断面模式図、第４図は本発明の
第２の電荷転送素子を駆動するために印加する電圧波形
を示す図、第５図１ａ）、　（ｂ）は本発明の第２の電
荷転送素子の出力検出部のエネルギ域、３・・・・・・
Ｎ型チャネル領域、４・・・・・・転送ゲート電極、５
・・・・−・電荷転送レジスタ、６・・・・・・出力拡
散領域、７・・・・・・出力′電極、８・・・・・・ゲ
ート小：極、９・・・・・・Ｎ＋型ｓ域、１０．１１・
・・・・・リセットトランジスタ、１２・・・・・・出
力増幅器、１３・・・・・・バイアスゲート電極、１４
・−・・・・浮遊ゲート電極。 代理人　弁理士　　内　原　　　晋 鍋Ｚ図 貌Ｉづ介陸神戚。 １．ｓ図 、Ｓ二　　　　　　　　　　　　７グφ　ｆｇ道ｆト♀
鞭＝テシに粥ｇ図

Claims (3)

【特許請求の範囲】
1. （１）一導電型の半導体基板の一主面に設けた逆導電型
   のチャネル領域と、このチャネル領域上に配列した電荷
   転送ゲート電極とを有する電荷転送レジスタを備えた電
   荷転送素子において、前記電荷転送レジスタに隣接して
   設けた逆導電型の出力拡散領域と、この出力拡散領域の
   表面にショットキー接合する出力電極と、前記半導体基
   板上に設けて前記出力拡散領域の電位をリセットするた
   めのリセットトランジスタとを有することを特徴とする
   電荷転送素子。
2. （２）一導電型の半導体基板の一主面に設けたチャネル
   領域とこのチャネル領域上に配列された電荷転送ゲート
   電極とを有する電荷転送レジスタを備えた電荷転送素子
   において、前記電荷転送レジスタに隣接して設けた逆導
   電型の出力拡散領域と、この出力拡散領域の表面にシヨ
   ットキー接合する出力電極と、この出力電極上に絶縁膜
   を介して設けたバイアスゲート電極と、前記半導体基板
   上に設けて前記出力拡散領域の電位をリセットするため
   のリセットトランジスタとを有することを特徴とする電
   荷転送素子。
3. （３）一導電型の半導体基板の一主面に設けた逆導電型
   のチャネル領域とこのチャネル領域上に配列した電荷転
   送ゲート電極とを有する電荷転送レジスタを備えた電荷
   転送素子において、前記電荷転送レジスタに隣接して設
   けた逆導電型の出力拡散領域と、この出力拡散領域にシ
   ョットキー接合する出力電極と、この出力電極上に絶縁
   膜を介して設けたバイアスゲート電極と、前記出力拡散
   領域の電位をリセットするためのリセットトランジスタ
   とを有する電荷転送素子の前記バイアスゲートにパルス
   電圧を印加して信号電荷と反対導電型の担体を前記出力
   電極に注入する手段と、前記リセットトランジスタを導
   通状態として信号電荷と同一導電型の担体を前記出力拡
   散領域を介して前記出力電極に注入する手段とを有して
   前記出力電極の電位をリセットすることを特徴とする電
   荷転送素子の駆動方法。