JPH07118536B2 - 電荷転送素子およびその駆動方法 - Google Patents
電荷転送素子およびその駆動方法Info
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- JPH07118536B2 JPH07118536B2 JP6649988A JP6649988A JPH07118536B2 JP H07118536 B2 JPH07118536 B2 JP H07118536B2 JP 6649988 A JP6649988 A JP 6649988A JP 6649988 A JP6649988 A JP 6649988A JP H07118536 B2 JPH07118536 B2 JP H07118536B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷転送素子およびその駆動方法に関する。
電荷転送素子の信号電荷を非破壊的に検出するための浮
遊ゲート電極を備えた電荷転送素子が知られている。
遊ゲート電極を備えた電荷転送素子が知られている。
第６図（ａ），（ｂ）は従来の電荷転送素子を説明する
ための半導体チップの平面模式図及びＺ−Ｚ′線断面模
式図である。
ための半導体チップの平面模式図及びＺ−Ｚ′線断面模
式図である。
第６図（ａ），（ｂ）に示すように、Ｐ型の半導体基板
１の上にP+型素子分離領域２を設けて素子形成領域を区
画し、前記素子形成領域に選択的に設けたＮ型チャネル
領域３及びチャネル領域３の上部に配列して設けた転送
ゲート電極４を含んで構成した電荷転送レジスタ５を設
け、電荷転送レジスタ５に隣接して前記素子形成領域に
Ｎ型の出力拡散領域６および出力拡散領域６の電位をリ
セットするためのリセットトランジスタ10を設ける。出
力拡散領域６の上に絶縁膜を介して設けた浮遊ゲート電
極14を設け、浮遊ゲート電極14に浮遊ゲート電極14の電
位をリセットするトランジスタ11および出力増幅器12を
接続する。
１の上にP+型素子分離領域２を設けて素子形成領域を区
画し、前記素子形成領域に選択的に設けたＮ型チャネル
領域３及びチャネル領域３の上部に配列して設けた転送
ゲート電極４を含んで構成した電荷転送レジスタ５を設
け、電荷転送レジスタ５に隣接して前記素子形成領域に
Ｎ型の出力拡散領域６および出力拡散領域６の電位をリ
セットするためのリセットトランジスタ10を設ける。出
力拡散領域６の上に絶縁膜を介して設けた浮遊ゲート電
極14を設け、浮遊ゲート電極14に浮遊ゲート電極14の電
位をリセットするトランジスタ11および出力増幅器12を
接続する。
上述した浮遊ゲート電極を備えた従来の電荷転送素子
は、電荷検出感度が低いという欠点がある。即ち、電荷
検出感度は、浮遊ゲート電極と出力拡散領域との間の容
量（以下Cs′と記す）を大きくし、浮遊ゲート電極と半
導体基板との間の容量（以後Cp′と記す）を小さくする
程向上する。Cs′の主体は浮遊ゲート電極直下の絶縁膜
による容量であり、Cs′の増大には限度がある。一方、
浮遊ゲート電極は、電荷検出の際には他のすべての端子
から電気的に絶縁されているが、絶縁膜のリーク電流等
を皆無にする事は不可能であるために電位変動をきた
す。この電位変動を補正するために浮遊ゲート電極に接
続したリセットトランジスタを設ける必要があるが、こ
のために、浮遊ゲートに接続されるリセットトランジス
タのソースと半導体基板との間の容量がCp′の増大をま
ねいて電荷検出感度の劣化につながっている。
は、電荷検出感度が低いという欠点がある。即ち、電荷
検出感度は、浮遊ゲート電極と出力拡散領域との間の容
量（以下Cs′と記す）を大きくし、浮遊ゲート電極と半
導体基板との間の容量（以後Cp′と記す）を小さくする
程向上する。Cs′の主体は浮遊ゲート電極直下の絶縁膜
による容量であり、Cs′の増大には限度がある。一方、
浮遊ゲート電極は、電荷検出の際には他のすべての端子
から電気的に絶縁されているが、絶縁膜のリーク電流等
を皆無にする事は不可能であるために電位変動をきた
す。この電位変動を補正するために浮遊ゲート電極に接
続したリセットトランジスタを設ける必要があるが、こ
のために、浮遊ゲートに接続されるリセットトランジス
タのソースと半導体基板との間の容量がCp′の増大をま
ねいて電荷検出感度の劣化につながっている。
本発明の目的は、電荷検出感度の高い出力構造をもつ電
荷転送素子およびその駆動方法を提供する事にある。
荷転送素子およびその駆動方法を提供する事にある。
本発明の第１の電荷転送素子は、一導電型の半導体基板
の一主面に設けた逆導電型のチャネル領域とこのチャネ
ル領域上に配列した電荷転送ゲート群とを有する電荷転
送レジスタを備えた電荷転送素子において、前記電荷転
送レジスタに隣接して設けた逆導電型の出力拡散領域
と、この出力拡散領域の表面にショットキー接触する出
力電極と、前記半導体基板上に設けて前記出力拡散領域
の電位をリセットするためのリセットトランジスタとを
有している。
の一主面に設けた逆導電型のチャネル領域とこのチャネ
ル領域上に配列した電荷転送ゲート群とを有する電荷転
送レジスタを備えた電荷転送素子において、前記電荷転
送レジスタに隣接して設けた逆導電型の出力拡散領域
と、この出力拡散領域の表面にショットキー接触する出
力電極と、前記半導体基板上に設けて前記出力拡散領域
の電位をリセットするためのリセットトランジスタとを
有している。
本発明の第２の電荷転送素子は、一導電型の半導体基板
の一主面に設けたチャネル領域とこのチャネル領域上に
配列された電荷転送ゲート群とを有する電荷転送レジス
タを備えた電荷転送素子において、前記電荷転送レジス
タに隣接して設けた逆導電型の出力拡散領域と、この出
力拡散領域の表面にショットキー接触する出力電極と、
この出力電極上に絶縁膜を介して設けたバイアスゲート
電極と、前記半導体基板上に設けて前記出力拡散領域の
電位をリセットするリセットトランジスタとを有してい
る。
の一主面に設けたチャネル領域とこのチャネル領域上に
配列された電荷転送ゲート群とを有する電荷転送レジス
タを備えた電荷転送素子において、前記電荷転送レジス
タに隣接して設けた逆導電型の出力拡散領域と、この出
力拡散領域の表面にショットキー接触する出力電極と、
この出力電極上に絶縁膜を介して設けたバイアスゲート
電極と、前記半導体基板上に設けて前記出力拡散領域の
電位をリセットするリセットトランジスタとを有してい
る。
本発明の電荷転送素子の駆動方法は、一導電型の半導体
基板の一主面に設けた逆導電型のチャネル領域とこのチ
ャネル領域上に配列した電荷転送ゲート群を有する電荷
転送レジスタを備えた電荷転送素子において、前記電荷
転送レジスタに隣接して設けた逆導電型の出力拡散領域
と、この出力拡散領域にショットキー接触する出力電極
と、この出力電極上に絶縁膜を介して設けたバイアスゲ
ート電極と、前記出力拡散領域の電位をリセットするた
めのリセットトランジスタとを有する電荷転送素子の前
記バイアスゲートにパルス電圧を印加して信号電荷と反
対導電型の担体を前記出力電極に注入する手段と、前記
リセットトランジスタを導通状態として信号電荷と同一
導電型の担体を前記出力拡散領域を介して前記出力電極
に注入する手段とを有して前記出力電極の電位をリセッ
トする。
基板の一主面に設けた逆導電型のチャネル領域とこのチ
ャネル領域上に配列した電荷転送ゲート群を有する電荷
転送レジスタを備えた電荷転送素子において、前記電荷
転送レジスタに隣接して設けた逆導電型の出力拡散領域
と、この出力拡散領域にショットキー接触する出力電極
と、この出力電極上に絶縁膜を介して設けたバイアスゲ
ート電極と、前記出力拡散領域の電位をリセットするた
めのリセットトランジスタとを有する電荷転送素子の前
記バイアスゲートにパルス電圧を印加して信号電荷と反
対導電型の担体を前記出力電極に注入する手段と、前記
リセットトランジスタを導通状態として信号電荷と同一
導電型の担体を前記出力拡散領域を介して前記出力電極
に注入する手段とを有して前記出力電極の電位をリセッ
トする。
本発明の電位転送素子は、出力電極が従来の浮遊ゲート
電極を備えた従来の電荷転送素子の浮遊ゲート電極と同
様の機能を持つ。ただし、出力電極は出力拡散層とショ
ットキー接触しており、出力電極と出力拡散領域との間
の容量Csは、従来の浮遊ゲート電極と出力拡散領域との
間の容量Cs′よりも大きくする事が可能であり、電荷検
出感度を向上することができる。
電極を備えた従来の電荷転送素子の浮遊ゲート電極と同
様の機能を持つ。ただし、出力電極は出力拡散層とショ
ットキー接触しており、出力電極と出力拡散領域との間
の容量Csは、従来の浮遊ゲート電極と出力拡散領域との
間の容量Cs′よりも大きくする事が可能であり、電荷検
出感度を向上することができる。
本発明の第１の電荷転送素子は、簡潔な構造で上述した
作用を実現できる。
作用を実現できる。
本発明の第２の電荷転送素子は、バイアスゲート電極を
付加することにより、出力拡散領域および出力電極の電
位を制御することができるため、出力電極に接続するリ
セットトランジスタを必要としない。出力電極と半導体
基板との間の容量Cpは、バイアスゲート電極の付加に伴
う出力電極とバイアスゲート電極との間の容量の寄与よ
りも、リセットトランジスタの排除に伴う容量の減少の
効果が大きくできるため、減少させる事が可能である。
したがって、さらに電荷転出感度を向上することができ
る。
付加することにより、出力拡散領域および出力電極の電
位を制御することができるため、出力電極に接続するリ
セットトランジスタを必要としない。出力電極と半導体
基板との間の容量Cpは、バイアスゲート電極の付加に伴
う出力電極とバイアスゲート電極との間の容量の寄与よ
りも、リセットトランジスタの排除に伴う容量の減少の
効果が大きくできるため、減少させる事が可能である。
したがって、さらに電荷転出感度を向上することができ
る。
本発明の電荷転送素子の駆動方法は、バイアスゲート電
極および出力電極に接続されたリセットトランジスタを
用いて、出力電極に電子及び正孔を注入することによ
り、出力電極の電位をリセットすることを可能にする。
極および出力電極に接続されたリセットトランジスタを
用いて、出力電極に電子及び正孔を注入することによ
り、出力電極の電位をリセットすることを可能にする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の第１の電荷転送素子の
一実施例を説明するための半導体チップの平面模式図お
よびＸ−Ｘ′線断面模式図である。
一実施例を説明するための半導体チップの平面模式図お
よびＸ−Ｘ′線断面模式図である。
第１図（ａ），（ｂ）に示すように、Ｐ型半導体基板１
の一主面にP+型素子分離領域２を設けて素子形成領域を
区画し、前記素子形成領域に選択的に設けたＮ型のチャ
ネル領域３とチャネル領域３の上部に配列して設けた転
送ゲート４を含んで構成した電荷転送レジスタ５を形成
する。電荷転送レジスタ５に隣接する前記素子形成領域
にＮ型の出力拡散領域６を設け、出力拡散領域６の表面
にショットキー接触を有する出力電極７を設ける。出力
拡散領域６と出力拡散領域６に隣接して設けたゲート電
極８およびN+型領域９によりリセットトランジスタ10を
構成する。
の一主面にP+型素子分離領域２を設けて素子形成領域を
区画し、前記素子形成領域に選択的に設けたＮ型のチャ
ネル領域３とチャネル領域３の上部に配列して設けた転
送ゲート４を含んで構成した電荷転送レジスタ５を形成
する。電荷転送レジスタ５に隣接する前記素子形成領域
にＮ型の出力拡散領域６を設け、出力拡散領域６の表面
にショットキー接触を有する出力電極７を設ける。出力
拡散領域６と出力拡散領域６に隣接して設けたゲート電
極８およびN+型領域９によりリセットトランジスタ10を
構成する。
第２図は本発明の第１の電荷転送素子の出力電極7,出力
拡散領域6,P型半導体基板１で構成する出力検出部のエ
ネルギーバンド図である。
拡散領域6,P型半導体基板１で構成する出力検出部のエ
ネルギーバンド図である。
第２図に示すように、Ｎ型出力拡散領域６中に信号電荷
の存在しない場合、電位は曲線Ａに示す状態となってお
り、ある量の信号電荷が出力拡散領域６に蓄積されると
電位は曲線Ｂに示す状態となる。すなわち、信号電荷の
蓄積に伴ってＮ型出力拡散領域６の電位、ひいては出力
拡散領域６と容量結合している出力電極７の電位が小さ
くなり、この電位変動が出力増幅器12を介して外部に出
力される。このとき、出力電極７と出力拡散領域６との
容量Csは、Ｃで示す接触部のショットキー障壁のために
生じる出力拡散領域６中の空乏層の容量であり、従来の
電荷転送素子の浮遊ゲート電極と出力拡散領域間の容量
より数倍大きくすることができ、この効果により電荷検
出感度は数倍改善される。
の存在しない場合、電位は曲線Ａに示す状態となってお
り、ある量の信号電荷が出力拡散領域６に蓄積されると
電位は曲線Ｂに示す状態となる。すなわち、信号電荷の
蓄積に伴ってＮ型出力拡散領域６の電位、ひいては出力
拡散領域６と容量結合している出力電極７の電位が小さ
くなり、この電位変動が出力増幅器12を介して外部に出
力される。このとき、出力電極７と出力拡散領域６との
容量Csは、Ｃで示す接触部のショットキー障壁のために
生じる出力拡散領域６中の空乏層の容量であり、従来の
電荷転送素子の浮遊ゲート電極と出力拡散領域間の容量
より数倍大きくすることができ、この効果により電荷検
出感度は数倍改善される。
第３図（ａ），（ｂ）は本発明の第２の電荷転送素子の
一実施例を説明するための半導体チップの平面模式図お
よびＹ−Ｙ′線断図模式図である。
一実施例を説明するための半導体チップの平面模式図お
よびＹ−Ｙ′線断図模式図である。
第３図（ａ），（ｂ）に示すように、第１の実施例と同
様にして設けた出力拡散領域６の表面に設けた出力電極
７の上に絶縁膜を介してバイアスゲート電極13を設けた
以外は第１の実施例と同じ構成を有するものであり、詳
細な説明は省略する。本実施例においては、バイアスゲ
ート電極13に印加する電圧により、Ｎ型出力拡散領域６
のチャネル電位を制御する事が可能となる利点をもつ。
この効果により、出力電極７のリーク電流等による電位
変動を、バイアスゲート電流13に印加する電圧値を可変
することにより補正できるため、出力電極７にリセット
トランジスタを付加する必要がない。このため出力電極
とＰ型半導体基板１との容量を低減することができ、電
荷検出感度は本発明の第１の電荷転送素子よりもさらに
向上するという効果がある。
様にして設けた出力拡散領域６の表面に設けた出力電極
７の上に絶縁膜を介してバイアスゲート電極13を設けた
以外は第１の実施例と同じ構成を有するものであり、詳
細な説明は省略する。本実施例においては、バイアスゲ
ート電極13に印加する電圧により、Ｎ型出力拡散領域６
のチャネル電位を制御する事が可能となる利点をもつ。
この効果により、出力電極７のリーク電流等による電位
変動を、バイアスゲート電流13に印加する電圧値を可変
することにより補正できるため、出力電極７にリセット
トランジスタを付加する必要がない。このため出力電極
とＰ型半導体基板１との容量を低減することができ、電
荷検出感度は本発明の第１の電荷転送素子よりもさらに
向上するという効果がある。
第４図は本発明の第２の電荷転送素子を駆動するために
印加する電圧波形を示す図である。
印加する電圧波形を示す図である。
第４図に示すように、バイアスゲート電極13に印加され
る電圧波形Ｄとリセットトランジスタ10のゲート電極８
に印加される電圧波形Ｅをそれぞれ示す。本実施例にお
いては、時刻T1〜T2の期間にバイアスゲート電極13に負
電圧が印加され、時刻T3からT4までの期間にリセットト
ランジスタ10のゲート電極８に正の高電圧が印加され
る。ここで、Ｐ型半導体基板１を電圧の基準すなわち接
地電位としている。
る電圧波形Ｄとリセットトランジスタ10のゲート電極８
に印加される電圧波形Ｅをそれぞれ示す。本実施例にお
いては、時刻T1〜T2の期間にバイアスゲート電極13に負
電圧が印加され、時刻T3からT4までの期間にリセットト
ランジスタ10のゲート電極８に正の高電圧が印加され
る。ここで、Ｐ型半導体基板１を電圧の基準すなわち接
地電位としている。
第５図（ａ）は本発明の第２の電荷転送素子の時刻T1〜
T2の期間にP+型素子分離領域２、Ｎ型出力拡散領域６−
絶縁膜間界面、Ｎ型出力拡散領域−出力電極間界面に沿
って構成される出力検出部のエネルギーバンド図であ
る。
T2の期間にP+型素子分離領域２、Ｎ型出力拡散領域６−
絶縁膜間界面、Ｎ型出力拡散領域−出力電極間界面に沿
って構成される出力検出部のエネルギーバンド図であ
る。
第５図（ａ）に示すように、時刻T1〜T2の期間では、Ｎ
型出力拡散領域６の表面に素子分離領域２より正孔が注
入され、この正孔はすみやかに出力電極７に流入する。
型出力拡散領域６の表面に素子分離領域２より正孔が注
入され、この正孔はすみやかに出力電極７に流入する。
第５図（ｂ）は本発明の第２の電荷転送素子の時刻T3〜
T4の期間に出力電極７、Ｎ型出力拡散領域６、Ｐ型半導
体基板１に沿って構成される出力検出部のエネルギーバ
ンド図である。
T4の期間に出力電極７、Ｎ型出力拡散領域６、Ｐ型半導
体基板１に沿って構成される出力検出部のエネルギーバ
ンド図である。
第５図（ｂ）に示すように、時刻T3〜T4の期間では、リ
セットトランジスタ10が導通状態となり、出力拡散領域
６の電位がリセットトランジスタ８のドレインであるN+
型領域９の電圧、すなわちリセットドレイン電圧に保た
れ、整流特性をもつ出力電極７とＮ型出力拡散領域６と
の接触が順バイアス状態となるため、電子が出力電極７
に注入する。以上述べた２つの手段により出力電極７に
正孔および電子を注入することができるために、出力電
極７の電位を、所望の電位にリセットすることが可能と
なる。このため、本発明の第２の電荷転送素子の実施例
で述べたように、バイアスゲート電極13に印加する電圧
値を可変することにより出力電極７の電位変動を補正す
るという複雑な手段を排除できるという利点がある。
セットトランジスタ10が導通状態となり、出力拡散領域
６の電位がリセットトランジスタ８のドレインであるN+
型領域９の電圧、すなわちリセットドレイン電圧に保た
れ、整流特性をもつ出力電極７とＮ型出力拡散領域６と
の接触が順バイアス状態となるため、電子が出力電極７
に注入する。以上述べた２つの手段により出力電極７に
正孔および電子を注入することができるために、出力電
極７の電位を、所望の電位にリセットすることが可能と
なる。このため、本発明の第２の電荷転送素子の実施例
で述べたように、バイアスゲート電極13に印加する電圧
値を可変することにより出力電極７の電位変動を補正す
るという複雑な手段を排除できるという利点がある。
以上説明したように本発明は、高い電荷検出感度をも
ち、かつ非破壊的に電荷検出のできる出力構造を具備し
た電荷転送素子が実現できるという効果を有する。ま
た、出力電極上に絶縁膜を介してバイアスゲート電極を
設けることにより、出力電極に接続するリセットトラン
ジスタを付加することなく出力電極の電位をリセットす
る事が可能となるという効果を有する。
ち、かつ非破壊的に電荷検出のできる出力構造を具備し
た電荷転送素子が実現できるという効果を有する。ま
た、出力電極上に絶縁膜を介してバイアスゲート電極を
設けることにより、出力電極に接続するリセットトラン
ジスタを付加することなく出力電極の電位をリセットす
る事が可能となるという効果を有する。
第１図（ａ），（ｂ）は本発明の第１の電荷転送素子の
一実施例を説明するための半導体チップの平面模式図お
よびＸ−Ｘ′線断面模式図、第２図は本発明の第１の電
荷転送素子の出力検出部のエネルギーバンド図、第３図
（ａ），（ｂ）は本発明の第２の電荷転送素子の一実施
例を説明するための半導体チップの平面模式図およびＹ
−Ｙ′線断面模式図、第４図は本発明の第２の電荷転送
素子を駆動するために印加する電圧波形を示す図、第５
図（ａ），（ｂ）は本発明の第２の電荷転送素子の出力
検出部のエネルギーバンド図、第６図（ａ），（ｂ）は
従来の電荷転送素子を説明するための半導体チップの平
面模式図及びＺ−Ｚ′線断面模式図である。 １……Ｐ型半導体基板、２……P+型素子分離領域、３…
…Ｎ型チャネル領域、４……転送ゲート電極、５……電
荷転送レジスタ、６……出力拡散領域、７……出力電
極、８……ゲート電極、９……N+型領域、10,11……リ
セットトランジスタ、12……出力増幅器、13……バイア
スゲート電極、14……浮遊ゲート電極。
一実施例を説明するための半導体チップの平面模式図お
よびＸ−Ｘ′線断面模式図、第２図は本発明の第１の電
荷転送素子の出力検出部のエネルギーバンド図、第３図
（ａ），（ｂ）は本発明の第２の電荷転送素子の一実施
例を説明するための半導体チップの平面模式図およびＹ
−Ｙ′線断面模式図、第４図は本発明の第２の電荷転送
素子を駆動するために印加する電圧波形を示す図、第５
図（ａ），（ｂ）は本発明の第２の電荷転送素子の出力
検出部のエネルギーバンド図、第６図（ａ），（ｂ）は
従来の電荷転送素子を説明するための半導体チップの平
面模式図及びＺ−Ｚ′線断面模式図である。 １……Ｐ型半導体基板、２……P+型素子分離領域、３…
…Ｎ型チャネル領域、４……転送ゲート電極、５……電
荷転送レジスタ、６……出力拡散領域、７……出力電
極、８……ゲート電極、９……N+型領域、10,11……リ
セットトランジスタ、12……出力増幅器、13……バイア
スゲート電極、14……浮遊ゲート電極。
Claims (3)
- 【請求項１】一導電型の半導体基板の一主面に設けた逆
導電型のチャネル領域と、このチャネル領域上に配列し
た電荷転送ゲート電極とを有する電荷転送レジスタを備
えた電荷転送素子において、前記電荷転送レジスタに隣
接して設けた逆導電型の出力拡散領域と、この出力拡散
領域の表面にショットキー接触する出力電極と、前記半
導体基板上に設けて前記出力拡散領域の電位をリセット
するためのリセットトランジスタとを有することを特徴
とする電荷転送素子。 - 【請求項２】一導電型の半導体基板の一主面に設けたチ
ャネル領域とこのチャネル領域上に配列された電荷転送
ゲート電極とを有する電荷転送レジスタを備えた電荷転
送素子において、前記電荷転送レジスタに隣接して設け
た逆導電型の出力拡散領域と、この出力拡散領域の表面
にショットキー接触する出力電極と、この出力電極上に
絶縁膜を介して設けたバイアスゲート電極と、前記半導
体基板上に設けて前記出力拡散領域の電位をリセットす
るためのリセットトランジスタとを有することを特徴と
する電荷転送素子。 - 【請求項３】一導電型の半導体基板の一主面に設けた逆
導電型のチャネル領域とこのチャネル領域上に配列した
電荷転送ゲート電極とを有する電荷転送レジスタを備え
た電荷転送素子において、前記電荷転送レジスタに隣接
して設けた逆導電型の出力拡散領域と、この出力拡散領
域にショットキー接触する出力電極と、この出力電極上
に絶縁膜を介して設けたバイアスゲート電極と、前記出
力拡散領域の電位をリセットするためのリセットトラン
ジスタとを有する電荷転送素子の前記バイアスゲートに
バルス電圧を印加して信号電荷と反対導電型の担体を前
記出力電極に注入する手段と、前記リセットトランジス
タを導通状態として信号電荷と同一導電型の担体を前記
出力拡散領域を介して前記出力電極に注入する手段とを
有して前記出力電極の電位をリセットすることを特徴と
する電荷転送素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6649988A JPH07118536B2 (ja) | 1988-03-18 | 1988-03-18 | 電荷転送素子およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6649988A JPH07118536B2 (ja) | 1988-03-18 | 1988-03-18 | 電荷転送素子およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238169A JPH01238169A (ja) | 1989-09-22 |
| JPH07118536B2 true JPH07118536B2 (ja) | 1995-12-18 |
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ID=13317572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6649988A Expired - Fee Related JPH07118536B2 (ja) | 1988-03-18 | 1988-03-18 | 電荷転送素子およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118536B2 (ja) |
-
1988
- 1988-03-18 JP JP6649988A patent/JPH07118536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01238169A (ja) | 1989-09-22 |
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