JPH01238172A - Ｍｏｓ型半導体素子の製造方法 - Google Patents

Ｍｏｓ型半導体素子の製造方法

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JPH01238172A
JPH01238172A JP63065423A JP6542388A JPH01238172A JP H01238172 A JPH01238172 A JP H01238172A JP 63065423 A JP63065423 A JP 63065423A JP 6542388 A JP6542388 A JP 6542388A JP H01238172 A JPH01238172 A JP H01238172A
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Tatsuhiko Fujihira
龍彦 藤平
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第一導電形のドレイン領域の表面部に第二導
電形のベース層を有し、ベース層にはドレイン領域との
間にチャネル形成領域をはさむ高不純物濃度の第一導電
形のソース層およびそのソース層のドレイン領域より遠
い側に高不純物濃度のベース層を有し、チャネル形成領
域上にはゲート絶縁膜を介してゲート電極とソース層お
よび高不純物濃度に接触するソース電極とを備えた電力
用ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ
などのＭＯＳ型半導体素子の製造方法にかんする。
〔従来の技術〕
ＭＯＳ型半導体素子には、単一キャリアのみを利用する
電力用ＭＯＳ　Ｆ　ＥＴと、電子と正孔の２種のキャリ
アによる電導度変調を利用する絶縁ゲート型バイポーラ
トランジスタ　（Ｉ　Ｇ　Ｂ　Ｔ）（Ｉ　ＧＴあるいは
Ｃ０ＭＦＥＴとも呼ばれる）がある。
第２図は従来の電力用ＭＯＳ　Ｆ　ＥＴの断面構造を示
すもので通常衣に示すような工程で製造される。先ず、
ｎｏ　ドレイン層２とｎ−高抵抗層１からなる半導体基
板のｎ−層１の表面にｐ゛拡散層３を形成する０次いで
同じく高抵抗Ｎ１の表面にゲート絶縁膜４１を介してゲ
ート電極５を形成した後フォトリングラフィによってゲ
ート電極５に窓開けを行う、この窓開けしたゲート電極
５をマスクとしてＰ形ベース層６の拡散を行い、その９
層６の中にフォトリソグラフィと拡散によってｐ“低抵
抗層７を形成する。このあと、ゲート電極５を再びマス
クの一部として用いてｎ９形ソ一ス層８を形成し、表面
を絶縁膜４２で覆い接続のための窓開けを行ってソース
電極１１を、またｎ゛層２接触させてドレイン電極１２
を形成する。このようにして製造される半導体素子は、
ゲート電極５にソース電極１１に対して正の電圧を印加
するとゲート絶縁膜４１直下のｐ形ベース層６の表面に
チャネル９が形成され、ソース層８から電子がチャネル
９を通って高抵抗層１と低抵抗層２からなるドレイン層
へと注入されることによって導通状態となり、またゲー
ト電極５をソース電極１１と同電位または負にバイアス
することによって阻止状態となるいわゆるスイッチング
素子としてのはたらきを持つ。
第３図は従来のＩ　ＧＢＴを示し、ｐ４　ドレイン層１
０とｎ３バッファ層２およびｎ−高抵抗層１からなる半
導体基板を用いて電力用ＭＯ５ＦＥＴと同様の工程を通
して製造することができる。ＩＧＢＴが電力用ＭＯＳ　
Ｆ　ＥＴと異なる点は、ドレイン層１０がｐ′″層であ
るために、ソース層８からチャネル９＋ｎ−眉１．ｎ０
バッファ層２を通ってｐ′″層ｌＯに電子が注入される
とこれに呼応してｐ゛ドレイン層１０から０４バッファ
層２を通ってｎ−ｌ１１に正孔が注入され、ｎ−層１が
電導度変調を起こして低抵抗となる点である。
〔発明が解決しようとする課題〕
第２図に示したＭＯＳＦＥＴを、インバータ等で見られ
るような誘導性負荷の状態でターンオフさせたときに、
しばしば素子破壊が生じる。この破壊の原因を第４図を
用いて説明する。ＭＯＳＦＥＴが誘導性負荷でターンオ
フするとき、ＰＮ接合２１の両側に急速に空乏層２２が
形成される。このときにはき出されるキャリアの一部が
正孔電流２３となってｎ０ソ一ス層８の下のｐ形ベース
層６を流れる。９層６の表面はソース電極１１によって
ｎゝソース層８と短絡されているために、ｎ０形ソ一ス
層８とベースＮ６の間にはホール電流２３とベース抵抗
Ｒｈの積からなる電位差が生じてしまう。
この電位差がベース・ソース間のビルトイン電圧を超え
るとソース層８からの電子の注入をもたらし、ｎ４ソ一
ス層８．　ｐベース層６．ｎ−層１からなる寄生トラン
ジスタがオン状態となり素子破壊に至る。ｐ゛拡散層３
を形成する目的の一つは上記寄生トランジスタのオンに
よる素子破壊を防ぐためであり、これによってｎゝソー
ス層８の下を流れるホール電流２３を小さくするためで
ある。
モしてｐ４低抵抗層７を形成する目的は、まさに上記寄
生トランジスタのオンによる素子破壊を防ぐことにああ
り、前記ベース抵抗Ｒ１を小さくすることによって寄生
トランジスタのオンを防ごうとしている訳である。しか
しながら、これらの対策によっても誘導性負荷における
電力用ＭＯＳＦＥＴのターンオフ能力は十分なものとは
なっていない、ｒＧＢＴの場合も電力用ＭＯＳＦＥＴと
同様誘導性負荷でのターンオフ時にｎ゛ソース層８ｐ形
ベース層６．ｎ−層１からなる寄生トランジスタのオン
による素子破壊が生ずるが、さらにやっかいな点は、通
常のオン状態でも第４図に示したｎ゛ソース層８下を流
れるホール電流２３が存在することである。このために
Ｉ　ＧＢＴは誘導性負荷でないターンオフ時やオン状態
においてさえも寄生トランジスタのオンによる破壊の生
ずる場合がある。ＩＧＢＴの場合にも電力用ＭＯＳＦＥ
Ｔと同様ｐ゛拡散層３やｐ゛低抵抗層７の形成によって
寄生トランジスタのオンを防ごうという努力はなされて
いるがまだ十分なものとはいえない状況にある。
本発明の課題は、寄生トランジスタをより確実に防止し
てより大きなターンオフ能力を有するＭＯ８型半導体素
子の低コストの製造方法を提供することにある。
〔課題を解決するための手段〕
上記の課題の解決のために、本発明は、第一導電形のド
レイン領域の表面部に第二導電形のべ−ス層を有し、ベ
ース層にはドレイン領域との間にチャネル形成領域をは
さむ高不純物濃度の第一導電形のソース層およびそのソ
ース層のドレイン領域より遠い側に高不純物濃度のベー
ス層傾城を有し、チャネル形成領域上にはゲート絶縁膜
を介してゲート電極とソース層および前記高不純物濃度
のベース層領域に接触するソース電極とを備えたＭＯＳ
型半導体素子の製造に際し、高不純物濃度のベース層領
域およびソース層の形成をそれぞれゲート電極をマスク
としての不純物の導入によって順次行うものとする。
〔作用〕
高不純物濃度の第二導電形のベース層領域および第一導
電形のソース層の形成をゲート電極をマスクとしてセル
フアライメント法により行うことにより、低抵抗ベース
層領域の端をソース層のチャネル側の端に精度よく近付
けることが可能となり、寄生トランジスタのベース抵抗
が非常に小さくなってオンしにくくなる。
〔実施例〕
第１図ｔａ＋〜（ｄｉは本発明の一実施例の工程を示し
、第２．第３図と共通の部分には同一の符号が付されて
いる。先ず、ｐ形ベース層６の拡散時に厚い酸化層４０
を成長させておく、そして、例えばほう素イオン７１の
注入を適当なエネルギで行う　（図４Ｌ次いでアニール
によりｐ゛層７形成し、また酸化層４０を等方的にエツ
チングして薄くする　（図ｂ）。
このあと、フォトリソグラフィによってレジストマスク
１３を形成し、例えばひ素イオン８１の注入を適当なエ
ネルギで行い　（図Ｃ）％　レジストマスク１３を剥離
した後アニールしてｎ゛ソース層８形成する　（図ｄ）
、これらの工程によれば、ｐ０低抵抗層７の端とｎ４ソ
一ス層８のチャネル側の端との距離Ｌｂを従来の製造方
法に比べて１０分の１以下にすることができベース抵抗
が大幅に小さくなり寄生トランジスタが非常にオンしに
くくなるとともに、従来のｐ゛低抵抗層の形成に用いら
れていたフォトリソグラフィの工程が削減できるので、
高性能低コストの素子の提供が可能となる。
第５図ｔａ＋〜（ｄｌは別の実施例を示すもので、やは
りｎチャネルのＭＯＳ型半導体素子の例である。
この場合は、厚め、のゲート電極５を形成しておき、フ
ォトリソグラフィによってゲート電極の窓開けを行いｐ
形ベース層６の拡散を行った後、例えばほう素イオン７
１の注入を適当なエネルギで行う（図ａ）ｅつづいてア
ニールによりベース層６の中にｐ゛層７形成し、またゲ
ート電極を等方的にエツチングして薄くするとともにｐ
′″低抵抗層との重なりが少なくなる方向にエツチング
させる（図ｂ）。次にフォトリソグラフィによってレジ
ストマスク１３を形成し、例えばひ素イオン８１の注入
を適当なエネルギで行う　（図Ｃ）。このあと、レジス
トマスク１３を剥離した後アニールしてｎ４ソ一ス層８
を形成する　（図ｄ）、これらの工程によったものも前
述のものと同じ＜ｐ’低抵抗層７の端とｎ１ソース１１
８のチャネル側の端との距離り、を従来の製造方法に比
べて１０分の１以下にすることができるのでベース抵抗
が大幅に小さくなって寄生トランジスタが非常にオンし
にくくなるとともに、従来のｐ′低抵抗層の形成に用い
られていたフォトリソグラフィの工程が削減できるので
、高性能低コストの素子の提供が可能となる。
以上の実施例ではｎチャネルの素子だけに関して述べた
わけであるがこれがｐチャネルの素子にも応用できるこ
と、また電力用ＭＯＳＦＥＴやＩＧＢＴ以外のＭＯＳ型
半導体素子にも応用できることはいうまでもない。
〔発明の効果〕
本発明によれば、ＭＯＳ型半導体素子の第二導電形のベ
ース層中に設けられるソース電極と接触する部分に設け
られる第二導電形の高不純物濃度層および第一導電形の
ソース層をゲート電極をマスクとしてのセルフアライメ
ント法による不純物導入によって順次行うことにより、
高不純物濃度層をソース層の端部に近接した位置まで精
度よく延ばすことができ、ソース層、ベース層、ドレイ
ン領域からなる寄生トランジスタのベース抵抗が非常に
小さくなってオンしにくくなり、素子破壊のおそれがな
くなるのでＭＯＳ型半導体素子の電流遮断能力が向上す
る。それと共にセルファライメント法の採用によりフォ
トリソグラフィ工程が一つ節減されるので、高性能低価
格素子の製造が可能になる。
【図面の簡単な説明】
第１図（ａｌ〜＋ｄ）は、本発明の一実施例の製造工程
の一部を順次示す断面図、第２図は従来の電力用ＭＯＳ
ＦＥＴの要部断面図、第３図は従来のＩＧＢＴの要部断
面図、第４図は従来のＭＯＳ型半導体素子の問題点を示
す断面図、第５図（ａｌ〜ｆｄ）は本発明の異なる実施
例の製造工程を順次示す断面図である。 １：ｎ−ドレイン領域、５：ゲート電極、６：ｐ形ベー
ス層、７；ｐ′″低抵抗層、８：ソース層、１１：ソー
ス電極、１２ニドレイン電極、１３；レジストマスク、
４０二酸化層、４１：ゲート絶縁膜、７１：第１図 を極 第２図 第３図 第４図 第５図 手続補正書（自発） 昭和６３年４１心゛６日

Claims (1)

    【特許請求の範囲】
  1. １）第一導電形のドレイン領域の表面部に第二導電形の
    ベース層を有し、該ベース層にはドレイン領域との間に
    チャネル形成領域をはさむ高不純物濃度の第一導電形の
    ソース層および該ソース層のドレイン領域より遠い側に
    高不純物濃度のベース層領域を有し、前記チャネル形成
    領域上にはゲート絶縁膜を介してゲート電極と前記ソー
    ス層および前記高不純物濃度のベース層領域に接触する
    ソース電極とを備えたＭＯＳ型半導体素子の製造に際し
    、高不純物濃度のベース層領域およびソース層の形成を
    それぞれゲート電極をマスクとしての不純物の導入によ
    って順次行うことを特徴とするＭＯＳ型半導体素子の製
    造方法。
JP63065423A 1988-03-18 1988-03-18 Ｍｏｓ型半導体素子の製造方法 Pending JPH01238172A (ja)

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EP0333447A1 (en) 1989-09-20
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