JPH02275675A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH02275675A JPH02275675A JP1318471A JP31847189A JPH02275675A JP H02275675 A JPH02275675 A JP H02275675A JP 1318471 A JP1318471 A JP 1318471A JP 31847189 A JP31847189 A JP 31847189A JP H02275675 A JPH02275675 A JP H02275675A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電形の第一領域の表面部に複数の第二
導電形の第二領域が縦横配置され、その第二頭域の表面
部に外周との間にチャネル形成領域を残して環状の第一
導電形の第三領域が形成され、そのチャネル形成領域の
表面上から第一領域の露出面上にかけて絶縁膜を介して
ゲート膜が設けられ、第三領域およびそれに取囲まれた
第二領域の表面に一つの主電極が接触する、例えば電力
用たて型ＭＯＳ Ｆ ＥＴあるいは絶縁ゲート型バイポ
ーラトランジスタ （以下ｉ ＧＢＴと記す）のような
ＭＯＳ型半導体装置に関する。
導電形の第二領域が縦横配置され、その第二頭域の表面
部に外周との間にチャネル形成領域を残して環状の第一
導電形の第三領域が形成され、そのチャネル形成領域の
表面上から第一領域の露出面上にかけて絶縁膜を介して
ゲート膜が設けられ、第三領域およびそれに取囲まれた
第二領域の表面に一つの主電極が接触する、例えば電力
用たて型ＭＯＳ Ｆ ＥＴあるいは絶縁ゲート型バイポ
ーラトランジスタ （以下ｉ ＧＢＴと記す）のような
ＭＯＳ型半導体装置に関する。
Ｃ従来の技術〕
第２図＋ａ１． （ｂ）、 ｔｃ＋は電力用たて型ＭＯ
Ｓ Ｆ ＥＴあるいは１ＧＢＴのＭＯＳ構造部の四つの
セルを示し、平面図（ａｌのＣ−Ｃ線断面図の山）に示
すように、Ｎ−層１の表面部に設けられる一つのセルは
、Ｐ−チャネル層２とＰ゛低抵抗層３からなる２層と、
その表面部に設けられるＮ゛ソース層４、Ｎ４ソ一ス層
４とＮ−Ｊｉｌの間にはさまれたチャネル層２の上にゲ
ート酸化膜５を介して設けられる多結晶シリコンゲート
膜６と、多結晶シリコンゲート膜６を覆うＰＳＧ膜７と
からなる。ＰＳＧ膜７に明けられたコンタクトホール８
で図示しないソース電極がＰ″層３およびソー゛１−４
に接触している、この構造では図（ａｌのＤ−Ｄ線断面
図である図ｔｃ＋に示すようにＭＯＳセルのない部分で
は酸化膜５の上を多結晶シリコン膜６とＰｓＧ膜７が一
面に覆っており、従ってこれらの膜が各セルを取囲んで
いる。
Ｓ Ｆ ＥＴあるいは１ＧＢＴのＭＯＳ構造部の四つの
セルを示し、平面図（ａｌのＣ−Ｃ線断面図の山）に示
すように、Ｎ−層１の表面部に設けられる一つのセルは
、Ｐ−チャネル層２とＰ゛低抵抗層３からなる２層と、
その表面部に設けられるＮ゛ソース層４、Ｎ４ソ一ス層
４とＮ−Ｊｉｌの間にはさまれたチャネル層２の上にゲ
ート酸化膜５を介して設けられる多結晶シリコンゲート
膜６と、多結晶シリコンゲート膜６を覆うＰＳＧ膜７と
からなる。ＰＳＧ膜７に明けられたコンタクトホール８
で図示しないソース電極がＰ″層３およびソー゛１−４
に接触している、この構造では図（ａｌのＤ−Ｄ線断面
図である図ｔｃ＋に示すようにＭＯＳセルのない部分で
は酸化膜５の上を多結晶シリコン膜６とＰｓＧ膜７が一
面に覆っており、従ってこれらの膜が各セルを取囲んで
いる。
上記のようなＭＯＳ構造をもつ半導体装置のゲート膜６
の下にあって２３層３およびＰ−層２を取囲むＮ−Ｊｉ
の面積は、縦横配置のセルの間の部分よりも四つのセル
の中間にある面積が大きい。
の下にあって２３層３およびＰ−層２を取囲むＮ−Ｊｉ
の面積は、縦横配置のセルの間の部分よりも四つのセル
の中間にある面積が大きい。
従って、２層２．３とＮｌ！！Ｊｌとの間に印加される
逆電圧が耐量をこえてブレークオーバするとき、その大
きい面積の部分からの、他の小さい面積の部分からに比
して大きな過剰電流がチャネル層に流れ込み、Ｎ゛ソー
ス層４Ｐ−チャネル層２゜Ｎ−１１１１からなる寄生ト
ランジスタが動作し、破壊を起こすという問題があった
。
逆電圧が耐量をこえてブレークオーバするとき、その大
きい面積の部分からの、他の小さい面積の部分からに比
して大きな過剰電流がチャネル層に流れ込み、Ｎ゛ソー
ス層４Ｐ−チャネル層２゜Ｎ−１１１１からなる寄生ト
ランジスタが動作し、破壊を起こすという問題があった
。
この問題をｉ ＧＢＴに関してさらにくわしく述べる。
第３図は従来のｉ ＧＢＴの一部断面図である。このＩ
ＧＢＴでは、Ｎ−層１の下にＮ゛バフフ１層９介して
Ｐｏ ドレインＱＩＯが設けられ、そのドレイン層１０
に接触するドレイン１１極１１とコンタクトホール８で
Ｐ”１３およびソース層４に接触するソース電極１２が
主電極として対向している。このｉ ＧＢＴの導通状態
において、点線で示すように電子はソースＮ４からチャ
ネル層２を通ってＮ−層１とＮ“層９からＰｏ ドレイ
ン層１０へ注入され、これに呼応してドレイン層１０か
らＮ。
ＧＢＴでは、Ｎ−層１の下にＮ゛バフフ１層９介して
Ｐｏ ドレインＱＩＯが設けられ、そのドレイン層１０
に接触するドレイン１１極１１とコンタクトホール８で
Ｐ”１３およびソース層４に接触するソース電極１２が
主電極として対向している。このｉ ＧＢＴの導通状態
において、点線で示すように電子はソースＮ４からチャ
ネル層２を通ってＮ−層１とＮ“層９からＰｏ ドレイ
ン層１０へ注入され、これに呼応してドレイン層１０か
らＮ。
層９を通ってＮ−層１に正孔が実線で示すように注入さ
れ、その結果Ｎ−層ｌが伝導度変調をおこして低抵抗に
なる。正孔はＮ゛ソース１４下側に沿って２層２内を流
れる。２層２は比較的低抵抗であるため、正孔の過剰な
流れによりソース層４の下部に位置するＡ点の電位が上
昇し、この値がＰＮ接合の接合電位を越えると、Ｐ［２
とＮ゛１１４の間のＰＮ接合が順バイアスされ、前記の
ように寄生ＮＰＮ）ランジスタがオンしてラフチアツブ
現象をおこし、素子の破壊に至ることがある。
れ、その結果Ｎ−層ｌが伝導度変調をおこして低抵抗に
なる。正孔はＮ゛ソース１４下側に沿って２層２内を流
れる。２層２は比較的低抵抗であるため、正孔の過剰な
流れによりソース層４の下部に位置するＡ点の電位が上
昇し、この値がＰＮ接合の接合電位を越えると、Ｐ［２
とＮ゛１１４の間のＰＮ接合が順バイアスされ、前記の
ように寄生ＮＰＮ）ランジスタがオンしてラフチアツブ
現象をおこし、素子の破壊に至ることがある。
本発明の目的は、上述の問題を解決し、セル間に介在す
る面積の不均一によるブレークオーバ時の過剰電流によ
る破壊を防止したＭＯＳ型半導体装置を提供することに
ある。
る面積の不均一によるブレークオーバ時の過剰電流によ
る破壊を防止したＭＯＳ型半導体装置を提供することに
ある。
上述の目的を達成するために、本発明は、第一導電形の
第一領域の表面部に複数の第二導電形の第二領域が縦横
配置され、その第二領域の表面部に外周との間にチャネ
ル形成領域を残して環状の第一導電形の第三領域が形成
され、前記チャネル形成領域の表面上から第一領域の露
出面にかけて絶縁膜を介してゲート膜が設けられ、第三
領域およびそれに取囲まれた第二領域の表面に主電極の
一つが接触するＭＯＳ型半導体装置において、四つの第
二領域に囲まれる第一領域の表面部の中央に第二導電形
の第四領域を備えたものとする。
第一領域の表面部に複数の第二導電形の第二領域が縦横
配置され、その第二領域の表面部に外周との間にチャネ
ル形成領域を残して環状の第一導電形の第三領域が形成
され、前記チャネル形成領域の表面上から第一領域の露
出面にかけて絶縁膜を介してゲート膜が設けられ、第三
領域およびそれに取囲まれた第二領域の表面に主電極の
一つが接触するＭＯＳ型半導体装置において、四つの第
二領域に囲まれる第一領域の表面部の中央に第二導電形
の第四領域を備えたものとする。
四つの第二１１域に囲まれた領域の中央に形成される第
二ｉ１形の第四領域を一方の主電極を接続すれば、第四
領域の多数キャリアが第一領域から流れ込み、その分、
第一領域から第二領域に流れ込む電流が減少する。また
、主電極が接続されない場合も第四領域が第二領域に流
れ込む電流の通路を狭くするため、第二領域に流れ込む
電流が減少する。四つの第二領域それぞれ形成されるＭ
Ｏ８構造に囲まれた領域は、隣接する二つの第二領域に
それぞれ形成されるＭＯＳ構造にはさまれた領域より面
積が大きく、耐量をこえる逆電圧が加わったとき、この
部分からチャネル層に特に過剰な電流が流れ込むのを、
これにより防止することができ、各ＭＯＳセルのチャネ
ル層には周囲から均一に逆電流が流れ込むようになる。
二ｉ１形の第四領域を一方の主電極を接続すれば、第四
領域の多数キャリアが第一領域から流れ込み、その分、
第一領域から第二領域に流れ込む電流が減少する。また
、主電極が接続されない場合も第四領域が第二領域に流
れ込む電流の通路を狭くするため、第二領域に流れ込む
電流が減少する。四つの第二領域それぞれ形成されるＭ
Ｏ８構造に囲まれた領域は、隣接する二つの第二領域に
それぞれ形成されるＭＯＳ構造にはさまれた領域より面
積が大きく、耐量をこえる逆電圧が加わったとき、この
部分からチャネル層に特に過剰な電流が流れ込むのを、
これにより防止することができ、各ＭＯＳセルのチャネ
ル層には周囲から均一に逆電流が流れ込むようになる。
これによって過剰電流の流れ込みによる寄生トランジス
タの動作が起こりにくくなる。
タの動作が起こりにくくなる。
第１図ｆａｔ、 （ｂｌ、 ［Ｃ）は本発明の一実施例
を示し、図（ａｌは平面図１図（ｂｌは（ａｌのＡ−Ａ
線断面図、図（Ｃ）は（ａｌのＢ−Ｂ線断面図であり、
第２図と共通の部分には同一の符号が付されている。第
１図（ａｌおよびｔｅｌかられかるように、四つのセル
の中央部にｐ゛層３同時拡散で形成されるＰ＋層３１が
存在する。
を示し、図（ａｌは平面図１図（ｂｌは（ａｌのＡ−Ａ
線断面図、図（Ｃ）は（ａｌのＢ−Ｂ線断面図であり、
第２図と共通の部分には同一の符号が付されている。第
１図（ａｌおよびｔｅｌかられかるように、四つのセル
の中央部にｐ゛層３同時拡散で形成されるＰ＋層３１が
存在する。
この２０層にはソース層は形成されておらず、従ってＦ
ＥＴとしては動作しないでＮ−１’ｌｌとによりダイオ
ードを形成する。そして、図示しないソース電極とはＰ
′″層３１の上にＰＳＧ膜７に明けられたコンタクトホ
ール８１を介して接続される。従って、ソース電極によ
りＮ−１１１と２層２．３の間に印加される逆電圧はこ
のＮ°層１と２層３１の間にもかかり、その逆電圧が高
くなってブレークオーバするときは、広いＮ−層１の中
央に存在するこのダイオードにブレークオーバ電流が流
れ込み、各セルに流れ込むのを防止する。
ＥＴとしては動作しないでＮ−１’ｌｌとによりダイオ
ードを形成する。そして、図示しないソース電極とはＰ
′″層３１の上にＰＳＧ膜７に明けられたコンタクトホ
ール８１を介して接続される。従って、ソース電極によ
りＮ−１１１と２層２．３の間に印加される逆電圧はこ
のＮ°層１と２層３１の間にもかかり、その逆電圧が高
くなってブレークオーバするときは、広いＮ−層１の中
央に存在するこのダイオードにブレークオーバ電流が流
れ込み、各セルに流れ込むのを防止する。
第４図は本発明の実施例のｉ ＧＢＴを斜視図で示し、
第３図と共通の部分には同一の符号が付されている０図
においてソース電極１２はＳｉＮ膜などからなる表面保
護膜１３で覆われており、表面保護膜の凹部２１〜２６
の直下にソース電極１２の接触するコンタクトホール８
あるいは８１が存在する。ゲート膜６は凹部２１と２２
．２１と２３．２２と２４．２３と２４のそれぞれの中
間の下に設けられている。凹部２５゜２６の下ではソー
ス電極１２は２４層３１に接触している。このｉ ＧＢ
Ｔでは、ランチアップ耐量がこれまでの３０Ａから３５
〜４０Ａに向上した。
第３図と共通の部分には同一の符号が付されている０図
においてソース電極１２はＳｉＮ膜などからなる表面保
護膜１３で覆われており、表面保護膜の凹部２１〜２６
の直下にソース電極１２の接触するコンタクトホール８
あるいは８１が存在する。ゲート膜６は凹部２１と２２
．２１と２３．２２と２４．２３と２４のそれぞれの中
間の下に設けられている。凹部２５゜２６の下ではソー
ス電極１２は２４層３１に接触している。このｉ ＧＢ
Ｔでは、ランチアップ耐量がこれまでの３０Ａから３５
〜４０Ａに向上した。
第５図は本発明の他の実施例のｉ ＧＢＴを示し、ｌ
ＧＢＴの基板面の平面図で、鎖線で囲んだ領域が四つの
ＭＯＳ構造を有する一つのユニットをあられす０図示し
ないソース電極はコンタクトホール８でＰ゛層３よびそ
れを取り囲むＮ゛層４接触し、第１図、第４図における
と同様、四つのコンタクトホール８の中心に位宜するコ
ンタクトホール８１で２０層３１に接触している。Ｎ°
層５の外側をチャネル層２のチャネル形成領域が取り囲
んでいる。チャネル層２の外側のゲート酸化膜の下にＮ
−層１が露出している。領界を点線６１であられし、領
域を斜線を引いて示したゲート膜６がコンタクトホール
８，８１を取り囲む絶縁膜の上に設けられている。この
ゲート膜には、それを覆う表面保護膜のコンタクトホー
ル８２でゲート配線が接触している。
ＧＢＴの基板面の平面図で、鎖線で囲んだ領域が四つの
ＭＯＳ構造を有する一つのユニットをあられす０図示し
ないソース電極はコンタクトホール８でＰ゛層３よびそ
れを取り囲むＮ゛層４接触し、第１図、第４図における
と同様、四つのコンタクトホール８の中心に位宜するコ
ンタクトホール８１で２０層３１に接触している。Ｎ°
層５の外側をチャネル層２のチャネル形成領域が取り囲
んでいる。チャネル層２の外側のゲート酸化膜の下にＮ
−層１が露出している。領界を点線６１であられし、領
域を斜線を引いて示したゲート膜６がコンタクトホール
８，８１を取り囲む絶縁膜の上に設けられている。この
ゲート膜には、それを覆う表面保護膜のコンタクトホー
ル８２でゲート配線が接触している。
第６図は本発明のさらに別の実施例のＩ Ｃ，ＢＴを示
し、第５図と異なることは、ゲート配線との接続のため
のコンタクトホール８２直下において絶縁＃７の下のＮ
−層１にＰ゛拡散層３２がＰ°層３１と同時に形成され
ている。このＰ”７１３２はソース電極に接続されない
ので、正孔の引き抜きには役立たないが、Ｎ−層１の面
積を小さくして、チャネル１ｉ２に流れ込む正札の通路
を狭くし、その結果、チャネル層に入る正孔が制限され
、ランチアップが起こりにくくなる。このように配置す
ることにより、Ｐ゛拡散層３２を形成してもゲート膜の
面積は減少せず、各ユニットごとにゲート膜６に対する
コンタクトホール８２を設けることができ、ゲート抵抗
を下げることが可能になる。
し、第５図と異なることは、ゲート配線との接続のため
のコンタクトホール８２直下において絶縁＃７の下のＮ
−層１にＰ゛拡散層３２がＰ°層３１と同時に形成され
ている。このＰ”７１３２はソース電極に接続されない
ので、正孔の引き抜きには役立たないが、Ｎ−層１の面
積を小さくして、チャネル１ｉ２に流れ込む正札の通路
を狭くし、その結果、チャネル層に入る正孔が制限され
、ランチアップが起こりにくくなる。このように配置す
ることにより、Ｐ゛拡散層３２を形成してもゲート膜の
面積は減少せず、各ユニットごとにゲート膜６に対する
コンタクトホール８２を設けることができ、ゲート抵抗
を下げることが可能になる。
第７図は、ソース電極１２の接触面積を大きくすること
なく、すなわちＭＯＳ構造間の間隔を広げることなく、
Ｐ°層３１の面積を大きくする実施例を示す。この場合
は、Ｐ°層３１を点線で示したゲート膜６の縁部６１か
らゲート膜６の下へ入り込ませて形成している。このよ
うにＰ゛層３１をゲート膜６の下へ入り込ませることに
より、正孔がＰ−層２を遣ってソース電極に流れに＜＜
シている。
なく、すなわちＭＯＳ構造間の間隔を広げることなく、
Ｐ°層３１の面積を大きくする実施例を示す。この場合
は、Ｐ°層３１を点線で示したゲート膜６の縁部６１か
らゲート膜６の下へ入り込ませて形成している。このよ
うにＰ゛層３１をゲート膜６の下へ入り込ませることに
より、正孔がＰ−層２を遣ってソース電極に流れに＜＜
シている。
また、正孔電流の集中するＰ−層２の角部、にＰ゛層３
１の一辺を対向させることにより、正孔がＰｏ［３１に
流れ込みやすくしている。これにより、ランチアンプ耐
量をさらに向上させることができる。
１の一辺を対向させることにより、正孔がＰｏ［３１に
流れ込みやすくしている。これにより、ランチアンプ耐
量をさらに向上させることができる。
Ｐ０拡散層３１．３２により正孔電流のみでなく、電子
電流も抑えられるが、Ｐ°層３１．３２を適度の大きさ
に形成することにより、電子電流の抑制効果を適度に洲
整でき、動作電流に影響を与えずラッチアップ耐量の向
上を図ることができる。
電流も抑えられるが、Ｐ°層３１．３２を適度の大きさ
に形成することにより、電子電流の抑制効果を適度に洲
整でき、動作電流に影響を与えずラッチアップ耐量の向
上を図ることができる。
各実施例のｉ ＧＢＴにおいて、Ｎ゛層９Ｎ−層１はド
レイン層１０の上にエピタキシャル法により順次形成さ
れた。そしてＮ−層１の表面部にＰ゛層３形成したのち
、表面にゲート酸化膜５を介して多結晶シリコン層を堆
積し、窓開けしてゲートＷｓ６を形成した。このゲート
膜６をマスクにしてＰ型チャネル層２の拡散を行った。
レイン層１０の上にエピタキシャル法により順次形成さ
れた。そしてＮ−層１の表面部にＰ゛層３形成したのち
、表面にゲート酸化膜５を介して多結晶シリコン層を堆
積し、窓開けしてゲートＷｓ６を形成した。このゲート
膜６をマスクにしてＰ型チャネル層２の拡散を行った。
このあと、ゲート膜６を再びマスクの一部として用いて
、Ｎ０ソ一ス層４を形成し、表面を絶縁膜７で１い、接
続のための六開けを行ってソース電極１２を接触させ、
またＰ＋層１０にドレイン電極１１を接触させた。
、Ｎ０ソ一ス層４を形成し、表面を絶縁膜７で１い、接
続のための六開けを行ってソース電極１２を接触させ、
またＰ＋層１０にドレイン電極１１を接触させた。
本発明により設けられるＰ゛層３１．３２は、抵抗が低
ければ低いほど望ましい、従って、上記工程の２１層３
．Ｐ層２の形成のための拡散のたびに、２０層３１．３
２の個所にドーピングすれば、低抵抗のＰ°層が得られ
る。
ければ低いほど望ましい、従って、上記工程の２１層３
．Ｐ層２の形成のための拡散のたびに、２０層３１．３
２の個所にドーピングすれば、低抵抗のＰ°層が得られ
る。
なお、以上の実施例はすべてＮチャネルＩＧＢＴである
が、導電形を入れ換えることによりＰチャネルｉ ＧＢ
Ｔにおいても実施することができることはいうまでもな
い。
が、導電形を入れ換えることによりＰチャネルｉ ＧＢ
Ｔにおいても実施することができることはいうまでもな
い。
本発明によれば、それぞれ主電極をとり囲むＭＯ８構造
の設けられるチャネル層の中間にあって、ゲート膜の延
長部に覆われる広い面積にチャネル層と同導電形の領域
を設けることにより、その領域を主電極と接続してチャ
ネルを流れるキャリアと逆のキャリアを主電極に引き抜
くか、逆のキャリアの通路を狭くして流れにくくするこ
とにより、逆のキャリアからなる過剰電流の流れ込みに
より寄生トランジスタが動作して破壊が起こるのを防止
し、逆方向電流耐量の高いＭＯＳ型半導体装置を得るこ
とができた。
の設けられるチャネル層の中間にあって、ゲート膜の延
長部に覆われる広い面積にチャネル層と同導電形の領域
を設けることにより、その領域を主電極と接続してチャ
ネルを流れるキャリアと逆のキャリアを主電極に引き抜
くか、逆のキャリアの通路を狭くして流れにくくするこ
とにより、逆のキャリアからなる過剰電流の流れ込みに
より寄生トランジスタが動作して破壊が起こるのを防止
し、逆方向電流耐量の高いＭＯＳ型半導体装置を得るこ
とができた。
第１図は本発明の一実施例のＭＯ５型半導体装置を示し
、（ａ）は平面図、山）は（ａｌのＡ−ＡｖＡに沿って
の断面図、（Ｃ１はｆａ）のＢ−Ｂ！ｌ！ｊｌに沿ッテ
ノ断面図、第２図は従来のＭＯＳ型半導体装置を示し、
（５）は平面図、山）はｔｌｌｌのＣ−Ｃ線に沿っての
断面図、ｆｃｌはｆａｌのＤ−Ｄ線に沿っての断面図、
第３図は従来のＩ ＧＢＴの部分断面図、第４図は本発
明の別の実施例のＩ ＧＢＴの部分斜視断面図、第５図
、第６図、第７図はそれぞれ本発明の異なる実施例の［
ＧＢＴ半導体基板の部分平面図である。 １−Ｎ−層、２：Ｐ−チャネル層、３．３１．３２：２
３層、４：Ｎ゛ソース層５：ゲート酸化膜、６：ゲート
膜、’ｌ：ＰｓＧ膜、８．８１．８２：１７タクトホー
ル、１０： ドレイン層、１１： ドレイン電極、１２
：ソース電極。 第１図 第２図 第４図 第５図
、（ａ）は平面図、山）は（ａｌのＡ−ＡｖＡに沿って
の断面図、（Ｃ１はｆａ）のＢ−Ｂ！ｌ！ｊｌに沿ッテ
ノ断面図、第２図は従来のＭＯＳ型半導体装置を示し、
（５）は平面図、山）はｔｌｌｌのＣ−Ｃ線に沿っての
断面図、ｆｃｌはｆａｌのＤ−Ｄ線に沿っての断面図、
第３図は従来のＩ ＧＢＴの部分断面図、第４図は本発
明の別の実施例のＩ ＧＢＴの部分斜視断面図、第５図
、第６図、第７図はそれぞれ本発明の異なる実施例の［
ＧＢＴ半導体基板の部分平面図である。 １−Ｎ−層、２：Ｐ−チャネル層、３．３１．３２：２
３層、４：Ｎ゛ソース層５：ゲート酸化膜、６：ゲート
膜、’ｌ：ＰｓＧ膜、８．８１．８２：１７タクトホー
ル、１０： ドレイン層、１１： ドレイン電極、１２
：ソース電極。 第１図 第２図 第４図 第５図
Claims (1)
- （１）第一導電形の第一領域の表面部に複数の第二導電
形の第二領域が縦横配置され、その第二領域の表面部に
外周との間にチャネル形成領域を残して環状の第一導電
形の第三領域が形成され、前記チャネル形成領域の表面
上から第一領域の露出面にかけて絶縁膜を介してゲート
膜が設けられ、第三領域およびそれに取囲まれた第二領
域の表面に主電極の一つが接触するものにおいて、四つ
の第二領域に囲まれる第一領域の表面部の中央に第二導
電形の第四領域を備えたことを特徴とするＭＯＳ型半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318471A JPH02275675A (ja) | 1988-12-29 | 1989-12-07 | Ｍｏｓ型半導体装置 |
| DE3942640A DE3942640C2 (de) | 1988-12-29 | 1989-12-22 | MOS-Halbleitervorrichtung |
| FR8917474A FR2641417A1 (fr) | 1988-12-29 | 1989-12-29 | Dispositif a semi-conducteur de type mos |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33282688 | 1988-12-29 | ||
| JP63-332826 | 1988-12-29 | ||
| JP1318471A JPH02275675A (ja) | 1988-12-29 | 1989-12-07 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275675A true JPH02275675A (ja) | 1990-11-09 |
Family
ID=26569380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318471A Pending JPH02275675A (ja) | 1988-12-29 | 1989-12-07 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH02275675A (ja) |
| DE (1) | DE3942640C2 (ja) |
| FR (1) | FR2641417A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010539728A (ja) * | 2007-09-18 | 2010-12-16 | クリー・インコーポレーテッド | 絶縁ゲートバイポーラ導電トランジスタ（ｉｂｃｔ）および関連する製作方法 |
| CN119730331A (zh) * | 2025-02-25 | 2025-03-28 | 山东大学 | 提升高频性能的碳化硅mosfet版图结构及制作方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2705173B1 (fr) * | 1993-05-10 | 1995-07-28 | Sgs Thomson Microelectronics | Composant limiteur de courant serie. |
| EP0865085A1 (en) * | 1997-03-11 | 1998-09-16 | STMicroelectronics S.r.l. | Insulated gate bipolar transistor with high dynamic ruggedness |
| US7728402B2 (en) | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8710510B2 (en) | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3224642A1 (de) * | 1982-07-01 | 1984-01-05 | Siemens AG, 1000 Berlin und 8000 München | Igfet mit injektorzone |
| US4779123A (en) * | 1985-12-13 | 1988-10-18 | Siliconix Incorporated | Insulated gate transistor array |
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-
1989
- 1989-12-07 JP JP1318471A patent/JPH02275675A/ja active Pending
- 1989-12-22 DE DE3942640A patent/DE3942640C2/de not_active Expired - Fee Related
- 1989-12-29 FR FR8917474A patent/FR2641417A1/fr active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2641417B1 (ja) | 1995-03-24 |
| FR2641417A1 (fr) | 1990-07-06 |
| DE3942640C2 (de) | 1997-05-15 |
| DE3942640A1 (de) | 1990-08-02 |
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