JPH01238224A - Ａ／ｄコンバータ内臓マイクロコンピュータ - Google Patents
Ａ／ｄコンバータ内臓マイクロコンピュータInfo
- Publication number
- JPH01238224A JPH01238224A JP63065119A JP6511988A JPH01238224A JP H01238224 A JPH01238224 A JP H01238224A JP 63065119 A JP63065119 A JP 63065119A JP 6511988 A JP6511988 A JP 6511988A JP H01238224 A JPH01238224 A JP H01238224A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- cpu
- terminal
- selector
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Power Sources (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄコンバータ内蔵マイクロコンピュータに
関する。
関する。
従来のＡ／Ｄコンバータ内蔵マイクロコンピュータは、
例えば第３図に示す如く、Ａ／Ｄコンバータ３−１に専
用のＡ／Ｄコンバータ部電源端子３−５とＡ／Ｄコンバ
ータ部グラグランド端子３を設け、基準電位端子３−４
に外部基準電位を与えて、アナログ入力端子３−６に入
力された外部アナログ電圧をＡ／Ｄ変換し、データ・制
御線３−３を介してＣＰＵ３−２にＡ／Ｄ変換されたデ
ータを転送して必要な処理を行なっていた。
例えば第３図に示す如く、Ａ／Ｄコンバータ３−１に専
用のＡ／Ｄコンバータ部電源端子３−５とＡ／Ｄコンバ
ータ部グラグランド端子３を設け、基準電位端子３−４
に外部基準電位を与えて、アナログ入力端子３−６に入
力された外部アナログ電圧をＡ／Ｄ変換し、データ・制
御線３−３を介してＣＰＵ３−２にＡ／Ｄ変換されたデ
ータを転送して必要な処理を行なっていた。
上述した従来のＡ／Ｄコンバータ内蔵マイクロコンピュ
ータは、アナログ入力がアナログ入力端子３−６に固定
的に接続されている為、外部のアナログ電圧しかＡ／Ｄ
変換することができないので、マイクロコンピュータの
ディジタル部の電源が異常に低下した場合にも、内蔵し
たＡ／Ｄコンバータで検出することはできず、誤動作を
生じることがあったり、誤動作を回避する対応策がとれ
ないという欠点があった。
ータは、アナログ入力がアナログ入力端子３−６に固定
的に接続されている為、外部のアナログ電圧しかＡ／Ｄ
変換することができないので、マイクロコンピュータの
ディジタル部の電源が異常に低下した場合にも、内蔵し
たＡ／Ｄコンバータで検出することはできず、誤動作を
生じることがあったり、誤動作を回避する対応策がとれ
ないという欠点があった。
本発明のＡ／Ｄコンバータ内蔵マイクロコンピュータは
、通常のＡ／Ｄ変換となる外部からのアナログ入力電圧
と、ＣＰＵを含む処理ブロックに供給されるデジタル電
源電圧とのうちの一つを前記ＣＰＵからの制御信号によ
って選択するセレクタを設け、 該セレクタが選択した電圧をＡ／Ｄ変換し、その結果を
前記ＣＰＵに供給するようにしたことを特徴とする。
、通常のＡ／Ｄ変換となる外部からのアナログ入力電圧
と、ＣＰＵを含む処理ブロックに供給されるデジタル電
源電圧とのうちの一つを前記ＣＰＵからの制御信号によ
って選択するセレクタを設け、 該セレクタが選択した電圧をＡ／Ｄ変換し、その結果を
前記ＣＰＵに供給するようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である１チツプマイクロ
コンピユータのブロックを示し、Ａ／Ｄコンバータ１−
１．セレクタ１−２．ＣＰＵｌ−３、基準電位端子１−
７．Ａ／Ｄコンバータ部電源端子１−８．Ａ／Ｄコンバ
ータ部グラグランド端子１．アナログ入力端子１−１０
．デジタル部電源端子１−１１およびデジタル部グラン
ド端子１−１２から成る。なお、１−４はデータ・制御
線、１−５はセレクタ制御線、１−６はセレクタ出力で
ある。
コンピユータのブロックを示し、Ａ／Ｄコンバータ１−
１．セレクタ１−２．ＣＰＵｌ−３、基準電位端子１−
７．Ａ／Ｄコンバータ部電源端子１−８．Ａ／Ｄコンバ
ータ部グラグランド端子１．アナログ入力端子１−１０
．デジタル部電源端子１−１１およびデジタル部グラン
ド端子１−１２から成る。なお、１−４はデータ・制御
線、１−５はセレクタ制御線、１−６はセレクタ出力で
ある。
外部のアナログ電圧を処理する場合は、ＣＰＵ１−３よ
りセレクタ制御線１−５により、セレクタ１−２にてア
ナログ入力端子１−１０をセレクタ出力１−６に接続す
る。Ａ／Ｄコンバータ１−１は、Ａ／Ｄ変換の比較対象
となる基準電位端子１−７上の基準電圧により、アナロ
グ入力端子１−１０上の電圧をＡ／Ｄ変換し、変換結果
をデータ・制御線１−４よりＣＰＵｌ−３に転送する。
りセレクタ制御線１−５により、セレクタ１−２にてア
ナログ入力端子１−１０をセレクタ出力１−６に接続す
る。Ａ／Ｄコンバータ１−１は、Ａ／Ｄ変換の比較対象
となる基準電位端子１−７上の基準電圧により、アナロ
グ入力端子１−１０上の電圧をＡ／Ｄ変換し、変換結果
をデータ・制御線１−４よりＣＰＵｌ−３に転送する。
ＣＰＵｌ−３はこれに対して必要な処理を行なう。
内部のデジタル部の電源電圧をＡ／Ｄ変換する場合は、
ＣＰＵｌ−３よりセレクタ制御線１−５により、セレク
タ１−２にてデジタル部電源端子１−１１をセレクタ出
力１−６に接続する。Ａ／Ｄコンバータ１−１は、基準
電位端子１−７上の基準電圧によりＡ／Ｄ変換し、変換
結果をデータ・制御線１−４よりＣＰＵｌ−３に転送す
る。
ＣＰＵｌ−３よりセレクタ制御線１−５により、セレク
タ１−２にてデジタル部電源端子１−１１をセレクタ出
力１−６に接続する。Ａ／Ｄコンバータ１−１は、基準
電位端子１−７上の基準電圧によりＡ／Ｄ変換し、変換
結果をデータ・制御線１−４よりＣＰＵｌ−３に転送す
る。
ＣＰＵｌ−３は、デジタル部電源端子１−１１上の電圧
が低下している場合は、例えば必要データをレジスタに
退避させＨＡＬＴモードに入る等の必要な処理を行なう
。
が低下している場合は、例えば必要データをレジスタに
退避させＨＡＬＴモードに入る等の必要な処理を行なう
。
第２図は本発明の第２の実施例のプロ・７りを示し、Ａ
／Ｄコンバータ２−１．セレクタ２−２゜ＣＰＵ２−３
．２つの周辺回路ブロック２−４゜２−５．基準電源端
子２−９．Ａ／Ｄ／Ｄコンバータ源端子２−１０．Ａ／
Ｄコンバータ部グラグランド端子２１．アナログ入力端
子２−１２．２つのデジタル部電源端子２−１３．２−
１４およびデジタル部グランド端子２−１５から成る。
／Ｄコンバータ２−１．セレクタ２−２゜ＣＰＵ２−３
．２つの周辺回路ブロック２−４゜２−５．基準電源端
子２−９．Ａ／Ｄ／Ｄコンバータ源端子２−１０．Ａ／
Ｄコンバータ部グラグランド端子２１．アナログ入力端
子２−１２．２つのデジタル部電源端子２−１３．２−
１４およびデジタル部グランド端子２−１５から成る。
２−６はデータ・制御線、２−７はセレクタ制御線、２
−８はセレクタ出力線である。
−８はセレクタ出力線である。
ＣＰＵ２−３および周辺回路ブロック２−４゜２−５の
電源電圧は、セレクタ２−２に接続され、セレクタ２−
２は、これらの電源電圧とアナログ入力端子２−１２上
の電圧とのうちの一つをセレクタ制御線２−７により選
択してセレクタ出力２−８に接続できるようになってい
る。
電源電圧は、セレクタ２−２に接続され、セレクタ２−
２は、これらの電源電圧とアナログ入力端子２−１２上
の電圧とのうちの一つをセレクタ制御線２−７により選
択してセレクタ出力２−８に接続できるようになってい
る。
以上説明したように本発明は、１チ・ンプのマイクロコ
ンピュータに内蔵するＡ／Ｄコンノペータの前段にセレ
クタを設け、外部アナログ電圧に加えて、内部デジタル
部の電源も選択してＡ／Ｄ変換できるようにしたことに
より、デジタル部の電圧降下を検出することが可能とな
り、動作不能となる以前の電圧降下発生時点でＣＰＵが
必要な対応策がとることができたり、またはデジタル部
の電圧降下があったか否かをレジスタに記憶しておき、
誤動作が発生した場合の原因究明に役立てる等の効果が
ある。
ンピュータに内蔵するＡ／Ｄコンノペータの前段にセレ
クタを設け、外部アナログ電圧に加えて、内部デジタル
部の電源も選択してＡ／Ｄ変換できるようにしたことに
より、デジタル部の電圧降下を検出することが可能とな
り、動作不能となる以前の電圧降下発生時点でＣＰＵが
必要な対応策がとることができたり、またはデジタル部
の電圧降下があったか否かをレジスタに記憶しておき、
誤動作が発生した場合の原因究明に役立てる等の効果が
ある。
第１図、第２図は本発明のそれぞれ第１．第２の実施例
のブロック図であり、第３図は従来例のブロック図であ
る。 １−１．２−１．３−１・・・Ａ／Ｄコンノ〈−夕、１
−２．２−２・・・セレクタ、１−３．２−３．３−２
・・・ＣＰＵ、２−４．２−５・・・周辺回路プロ・ン
り、１−４．２−６．３−３・・・データ・制御線、１
−５．２−７・・・セレクタ制御線、１−６．２−８・
・・セレクタ出力、１−７．２−９．３−４・・・基準
電位端子、１−８．２−１０．３−５・・・Ａ／Ｄコン
バータ部電源端子、１−９．２−１１．３−７・・・Ａ
／Ｄコンバータ部グラグランド端子−１０，２−１２，
３−６・・・アナログ入力端子、１−１１．３−８・・
・デジタル部電源端子、２−１３゜２−１４・・・デジ
タル部電源端子、１−１２．２−１５．３−９・・・デ
ジタル部グランド端子。
のブロック図であり、第３図は従来例のブロック図であ
る。 １−１．２−１．３−１・・・Ａ／Ｄコンノ〈−夕、１
−２．２−２・・・セレクタ、１−３．２−３．３−２
・・・ＣＰＵ、２−４．２−５・・・周辺回路プロ・ン
り、１−４．２−６．３−３・・・データ・制御線、１
−５．２−７・・・セレクタ制御線、１−６．２−８・
・・セレクタ出力、１−７．２−９．３−４・・・基準
電位端子、１−８．２−１０．３−５・・・Ａ／Ｄコン
バータ部電源端子、１−９．２−１１．３−７・・・Ａ
／Ｄコンバータ部グラグランド端子−１０，２−１２，
３−６・・・アナログ入力端子、１−１１．３−８・・
・デジタル部電源端子、２−１３゜２−１４・・・デジ
タル部電源端子、１−１２．２−１５．３−９・・・デ
ジタル部グランド端子。
Claims (1)
- 【特許請求の範囲】 通常のＡ／Ｄ変換となる外部からのアナログ入力電圧と
、ＣＰＵを含む処理ブロックに供給されるデジタル電源
電圧とのうちの一つを前記ＣＰＵからの制御信号によっ
て選択するセレクタを設け、 該セレクタが選択した電圧をＡ／Ｄ変換し、その結果を
前記ＣＰＵに供給するようにしたことを特徴とするＡ／
Ｄコンバータ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065119A JPH0681047B2 (ja) | 1988-03-17 | 1988-03-17 | Ａ／ｄコンバータ内臓マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065119A JPH0681047B2 (ja) | 1988-03-17 | 1988-03-17 | Ａ／ｄコンバータ内臓マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238224A true JPH01238224A (ja) | 1989-09-22 |
| JPH0681047B2 JPH0681047B2 (ja) | 1994-10-12 |
Family
ID=13277677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065119A Expired - Fee Related JPH0681047B2 (ja) | 1988-03-17 | 1988-03-17 | Ａ／ｄコンバータ内臓マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681047B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182743A (ja) * | 2008-01-31 | 2009-08-13 | Oki Semiconductor Co Ltd | アナログ／デジタル変換方法及びこれを用いた半導体装置 |
-
1988
- 1988-03-17 JP JP63065119A patent/JPH0681047B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182743A (ja) * | 2008-01-31 | 2009-08-13 | Oki Semiconductor Co Ltd | アナログ／デジタル変換方法及びこれを用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681047B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10319407B2 (en) | Signal conversion device, processing device, communication system, and signal conversion method | |
| JPH01238224A (ja) | Ａ／ｄコンバータ内臓マイクロコンピュータ | |
| CN113644897A (zh) | 多通道旋磁滤波器用控制驱动芯片架构 | |
| CN218728679U (zh) | 一种伺服控制集成芯片 | |
| US5179668A (en) | Signal processor | |
| CN118611651A (zh) | 开关电路芯片、电路系统及电子设备 | |
| JPS62160852A (ja) | 信号絶縁回路 | |
| CN113708488B (zh) | 继电保护系统硬件架构 | |
| JPH04157372A (ja) | ウインド型電圧比較回路 | |
| JP2661364B2 (ja) | テスト回路方式 | |
| JP3288114B2 (ja) | マイクロコンピュータ | |
| JPS63173361A (ja) | 集積回路 | |
| KR20030033339A (ko) | 다중 신호 인식 장치 및 그 방법 | |
| JPS6342484A (ja) | 集積回路装置 | |
| JPH1189220A (ja) | タイマ・ラッチ回路 | |
| JP3368349B2 (ja) | 制御機器 | |
| JPS6068167A (ja) | ア−ク溶接用直流電源装置 | |
| CN112600581A (zh) | 一种供电切换方法、装置和存储介质 | |
| JPH01307838A (ja) | マイクロコンピュータのエミュレータ | |
| JPS5847727B2 (ja) | 障害時における電源ユニツト交換回路 | |
| JPS59160776A (ja) | 半導体集積回路 | |
| JPH03206514A (ja) | パワー・オン・クリア回路 | |
| JPS58122107U (ja) | プラント制御装置異常診断装置 | |
| JPS5580155A (en) | Analogue output interface | |
| JPH07106963A (ja) | アナログ・デジタル混在回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |