JPH1189220A

JPH1189220A - タイマ・ラッチ回路

Info

Publication number: JPH1189220A
Application number: JP23919797A
Authority: JP
Inventors: Masayuki Yamadaya; 政幸山田谷
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】電源用ＩＣの小型化および低消費電力化を図る
ことができるタイマ・ラッチ回路を提供する。【解決手段】電圧生成回路（通常、チャネルと称す）が
２個ある場合に相当したタイマ・ラッチ回路で、誤差増
幅器の出力端子ＦＢ１，ＦＢ２と接続する第１検出回路
であるバッファ回路２、インバータ回路４および電圧生
成回路の制御端子ＣＴＲＬ１，ＣＴＲＬ２と接続する第
２検出回路であるバッファ回路１、インバータ回路３と
それに接続される論理回路９とからなるタイマ・ラッチ
入力回路８と、カウンタ回路５と、タイマ・ラッチ出力
回路７とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スイッチング電
源装置において、電源用ＩＣで駆動される電圧生成回路
の短絡保護回路として用いられるタイマ・ラッチ回路に
関する。

【０００２】

【従来の技術】タイマ・ラッチ回路はスイッチング電源
の電圧生成回路と接続される負荷が短絡した場合に、電
圧生成回路を構成する主回路部品（コイル、ＭＯＳＦＥ
ＴやＩＧＢＴなどの半導体素子）が短絡電流で破壊する
のを防止するために、ある短絡異常動作の後で電圧生成
回路の動作を完全に停止させる機能を有する短絡保護回
路のことである。

【０００３】図４はスイッチング電源の要部回路図であ
る。スイッチング電源は電圧生成回路５０と電源用ＩＣ
３０などで構成され、電源用ＩＣ３０内には電圧生成回
路５０を保護するタイマ・ラッチ回路２０も集積されて
いる。また電源用ＩＣ３０の主構成要素は誤差増幅器３
１、ＰＷＭコンパレータ３２および駆動回路３３などで
ある。電圧生成回路５０が複数個設けられる場合には、
誤差増幅器３１やＰＷＭコンパレータ３２などもそれに
相当した数だけ設けられる。ただし、タイマ・ラッチ回
路２０は一つでよい。

【０００４】駆動回路３３の信号で電圧生成回路５０の
ＭＯＳＦＥＴ５１がオン・オフしてコイル５２にエネル
ギが蓄積される。そのエネルギーはダイオード５３を介
してコンデンサ５４へ放出され、コンデンサ５４から直
流の出力電圧Ｖout が図示されていない負荷へ供給され
る。この出力電圧を抵抗５５、５６で分圧し、その分圧
された電圧が誤差増幅器３１やＰＷＭコンパレータ３２
などにフィードバックされ、所定の出力電圧Ｖout を出
力すべく制御している。もし、負荷が短絡した場合に
は、電圧生成回路の出力電圧は低下し、これを受けて誤
差増幅器３１の出力電圧は誤差増幅器に供給される電源
電圧Ｖccまで跳ね上がり、これを短絡異常動作の開始時
点としてタイマ・ラッチ回路２０が検出して、この短絡
異常動作が予め定めた時間継続した後で、電圧生成回路
２０の動作を停止する。

【０００５】図５は従来のタイマ・ラッチ回路の回路図
である。図４に示したタイマ・ラッチ回路２０の詳細図
である。このタイマ・ラッチ回路２０は、電圧生成回路
５０の制御端子ＣＴＲＬ１（図４のＣＴＲＬのこと）と
誤差増幅器３１の出力端子ＦＢ１（図４のＦＢのこと）
にそれぞれ接続される入力側のコンパレータ６１、６２
と、出力側のコンパレータ７１および外付けコンデンサ
７２と、これらに接続される接続端子７４と、電流源７
３などで構成される。尚、点線で囲まれた部分（Ａ部）
は電圧生成回路の個数に相当した個数が必要となる。

【０００６】図６に図４の差動増幅器の出力電圧波形を
示す。出力電圧波形は正常動作では所定の電圧幅、周波
数の波形を示すが、短絡異常動作が発生すると、その出
力電圧波形は差動増幅器３１の電源電圧ＶccまたはＧＮ
Ｄに固定され、短絡異常動作監視状態に入る。図示され
ないが、この状態が所定の時間継続すると負荷が短絡状
態になったと判断して、ＭＯＳＦＥＴ５１の動作を停止
させ、電圧生成回路５０からは出力電圧Ｖout が負荷に
供給されないようにする。

【０００７】つぎに図４、図６を用いてさらに全体回路
の説明する。電圧発生回路５０を駆動する電源用ＩＣ３
０において、短絡保護回路であるタイマ・ラッチ回路２
０の入力信号には、一般に誤差増幅器３１の出力電圧が
用いられる。定常状態では、この出力電圧はある周波数
で、振幅がある一定幅（誤差増幅器の電源電圧の高電位
（Ｖcc）レベルよりは低いレベルで、且つ、ＧＮＤレベ
ルよりは高いレベルの範囲で振幅が一定であること）に
保たれているが、短絡などの異常状態では、この出力電
圧は定常状態での領域を超え、誤差増幅器３１の電源電
圧の高電位（Ｖcc）レベルまたはＧＮＤレベルとなる。
そこでこの特性を利用し、誤差増幅器３１の出力電圧の
レベルを所定の時間監視することにより短絡などの異常
状態を判定することができる。

【０００８】従来の方法では、異常状態と判定される電
圧を基準電圧Ｂとしたコンパレータ６２を用いて、誤差
増幅器３１の出力電圧レベルを監視していた。このコン
パレータ６２により異常状態と判断されると、一定時間
その異常状態が継続した後で、電圧生成回路５０の動作
を停止させる。この異常状態を検出して、電圧生成回路
５０の動作を停止させるまでの時間は、従来は外付けさ
れたコンデンサ７２の充電時間を用いて決めていた。

【０００９】

【発明が解決しようとする課題】このように、従来回路
では、誤差増幅器の出力電圧レベルの検出にコンパレー
タを用い、また異常状態を検出して、電圧生成回路を停
止させるまでの時間、つまり異常状態の継続を判断する
ための時間の決定には外付けのコンデンサを用い、さら
にコンパレータおよび外付けコンデンサと接続する接続
端子が必要とされていた。そのために、電源用ＩＣの回
路規模、素子面積（チップ面積のこと）および消費電力
がそれぞれ増大する。

【００１０】さらに、スイッチングレギュレータなどの
スイッチング電源において、複数個の電圧生成回路（通
常チャネルと呼ばれている）を同時に動作させる場合が
あり、そのときはシーケンス制御を行い、複数個の回路
のうち１つまたは複数の任意の電圧生成回路を意図的に
その出力を停止させる場合がある。このように意図的に
その出力を停止させた場合、停止中の電圧生成回路の出
力電圧が低下し、これが丁度短絡異常動作と同じ状態と
なるため、タイマ・ラッチ回路が動作して、全電圧生成
回路を停止させてしまう不具合が生じる。それを回避す
るために、図７で示すような、ＣＴＲＬ信号の電圧レベ
ルを検出するコンパレータ８１と基準電圧８２およびＦ
Ｂ信号を外部で強制的に接地するＭＯＳＦＥＴ８３で構
成される追加回路８０が余分に必要とされ、電源用ＩＣ
９０の回路規模が一層大きく、複雑になり、消費電流が
さらに増大する。

【００１１】この発明の目的は、前記の課題を解決し
て、電源用ＩＣの小型化および低消費電力化を図ること
ができるタイマ・ラッチ回路を提供することにある。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
めに、電圧生成回路を保護するタイマ・ラッチ回路にお
いて、前記電圧生成回路の短絡異常動作期間を決めるた
めのカウンタ回路を有する構成とする。このカウンタ回
路から出力される方形波電圧を、電圧生成回路の短絡異
常動作時に、一定の直流電圧に変換する変換回路を有す
る構成とするとよい。

【００１３】前記のタイマ・ラッチ回路が、複数個の誤
差増幅器と接続され、且つ、該誤差増幅器の出力電圧レ
ベルを判定する第１検出回路を有するとよい。この第１
検出回路を構成するＭＯＳＦＥＴのゲートと誤差増幅器
の出力とが接続されるとよい。前記のタイマ・ラッチ回
路が、複数個の電圧生成回路とそれぞれに対応する制御
端子を介して接続され、且つ、該制御端子の電圧を検出
する第２検出回路を有する構成とするとよい。

【００１４】この第２検出回路を構成するＭＯＳＦＥＴ
のゲートと制御端子とが接続されるとよい。前記のよう
に、短絡異常状態を検出してから動作を停止させるまで
の一定時間（検出時間という）の設定に、カウンタ回路
を用いて、電源用ＩＣの内部の発振器より発生するクロ
ック信号をカウントして、検出時間を設定することで、
タイマ・ラッチ回路の外付けコンデンサを省略できる。

【００１５】またカウンタ回路から出力される方形波電
圧を、電圧生成回路の短絡異常動作時に、一定の直流電
圧に変換する変換回路を設けることで、短絡異常が発生
した場合、一定期間この短絡異常を継続した後、電圧生
成回路を停止させ、その後はタイマ・ラッチ出力回路へ
の入力信号が解除（リセット）されるまで、電圧生成回
路の動作は停止状態を維持されるようにできる。

【００１６】またタイマ・ラッチ回路の入力信号として
用いられる誤差増幅器の出力電圧を検出する回路とし
て、ＭＯＳＦＥＴのしきい値電圧を用いた電圧レベルを
判定する回路を第１検出回路としてタイマ・ラッチ回路
に設ける。そうすると、短絡異常状態では誤差増幅器の
出力電圧は電源の電圧の高電位レベルまたはＧＮＤレベ
ルまで振り切れるために、電源電圧の高電位レベルまた
はＧＮＤレベルに対して、それぞれこの高電位レベルよ
り下側またはＧＮＤレベルより上側の適当な電位レベル
に第１検出回路の基準電圧を設けておけば、短絡異常状
態を検知できる。この基準電圧として、ＭＯＳＦＥＴの
しきい値が利用できる。すなわち、誤差増幅器の出力
を、電源の高電位側ではｐチャネルＭＯＳＦＥＴのゲー
トに、ＧＮＤ側ではｎチャネルＭＯＳＦＥＴのゲートに
入力することで、ＭＯＳＦＥＴのゲート・ソース間しき
い値（約０．５Ｖ）を基準電圧として利用できる。

【００１７】また複数の電圧生成回路を駆動する場合
に、特定電圧生成回路が意図的に停止状態にあるとき、
タイマ・ラッチ回路が動作することを防ぐために、電圧
生成回路に接続する制御端子の電圧レベルを検知する第
２検出回路をタイマ・ラッチ入力回路に追加し、この第
２検出回路に電圧生成回路が意図的に停止状態にあるこ
とを検知させ、その第２検出回路の出力を追加前のタイ
マ・ラッチ入力回路の入力することにより、タイマ・ラ
ッチ回路が動作することを防止し、タイマ・ラッチ回路
の異常状態検出機能を無効化する。またこの第２検出回
路をＭＯＳＦＥＴで構成することで回路の占有面積を小
さくできる。

【００１８】

【発明の実施の形態】図１はこの発明の一実施例のタイ
マ・ラッチ回路の要部回路図である。これは、誤差増幅
器の出力端子ＦＢ（ＦＢ端子）からの出力信号および電
圧生成回路の制御端子ＣＴＲＬ（ＣＴＲＬ端子）からの
出力信号をタイマ・ラッチ回路の入力信号とし、検出時
間をカウンタ回路で決めるタイマ・ラッチ回路の概要図
である。このタイマ・ラッチ回路の入出力信号は図４で
示した従来の全体回路のタイマ・ラッチ回路２０の入出
力信号と同じである。またこのタイマ・ラッチ回路は従
来技術で説明した図４の電源用ＩＣ２０内に作り込まれ
る。図１では、電圧生成回路（通常、チャネルと称す）
が２個ある場合に相当したタイマ・ラッチ回路を示し
た。誤差増幅器の出力端子ＦＢ１，ＦＢ２と接続する第
１検出回路であるバッファ回路２、インバータ回路４お
よび電圧生成回路の制御端子ＣＴＲＬ１，ＣＴＲＬ２と
接続する第２検出回路であるバッファ回路１、インバー
タ回路３とそれに接続される論理回路９とからなるタイ
マ・ラッチ入力回路８と、カウンタ回路５と、タイマ・
ラッチ出力回路７とからタイマ・ラッチ回路は構成され
る。尚、タイマ・ラッチ出力回路７は請求項２の変換回
路のことでＭＯＳＦＥＴを用いた論理回路で構成され
る。

【００１９】第１の電圧生成回路の制御端子ＣＴＲＬ１
の電圧レベルを、第１の電圧生成回路の出力が停止され
た時はＬレベル（Ｌ）とし、また第１の誤差増幅器の出
力端子ＦＢ１の電圧レベルを、第１の電圧生成回路が短
絡異常動作状態の時はＨレベル（Ｈ）とする。また第２
の電圧生成回路の制御端子ＣＴＲＬ２の電圧レベルを第
２電圧生成回路の出力が停止された時はＨレベル、また
第２の誤差増幅器の出力端子ＦＢ２の電圧レベルを、第
２の電圧生成回路が短絡異常動作状態の時はＬレベルと
仮定する。この短絡異常動作状態の検出は従来と同様に
図４の差動増幅器３１の出力電圧が電源電圧Ｖccに跳ね
上がることで行う。またＣＴＲＬから出力される信号を
ＣＴＲＬ信号、ＦＢから出力される信号をＦＢ信号とす
る。

【００２０】ＦＢ信号から短絡異常状態と判定された場
合、電源用ＩＣ内部の発振器からの信号（ＰＵＬＳＥ）
によりＴ−フリップフロップ６で構成されるカウンタ回
路５の動作が開始される。一方、短絡異常状態が回避さ
れるとカウンタ回路５はリセット（Ｒ入力）されるが、
短絡異常状態が継続され最終段のカウンタのＴ−フリッ
プフロップ６ｂが動作すると、タイマ・ラッチ出力回路
７から電圧生成回路の動作を停止させるタイマ・ラッチ
出力信号（図では単に出力と記されている）が送出さ
れ、電圧生成回路は停止状態に入る。つまり、カウンタ
回路５の動作が開始された時点（異常検出時点で初段Ｔ
フリップフロップが動作開始した時点）から、カウンタ
回路５の最終段Ｔ−フリップフロップが動作してタイマ
・ラッチ出力信号が送出開始時点まで間、短絡異常状態
が続き、タイマ・ラッチ出信号が送出されると、カウン
タ回路５が外部からリセットされるまで電圧生成回路の
動作は停止する。この場合、ＦＢ端子（ＦＢ１、２）お
よびＣＴＲＬ端子（ＣＴＲＬ１、２）の電圧を検出する
のは、タイマ・ラッチ入力回路８を構成するバッファ回
路１、２やインバータ回路３、４である。また、制御端
子ＣＴＲＬ１に接続されるバッファ回路１および制御端
子ＣＴＲＬ２に接続されるインバータ回路３は削除して
も、タイマ・ラッチ回路は動作するが、安定に動作させ
るためには、バッファ回路１およびインバータ回路３は
あった方がよい。尚、前記のカウンタ回路５を設けるこ
とで、図４の従来回路のコンデンサ５４は削除すること
ができる。

【００２１】図２は図１のタイマ・ラッチ入力回路を構
成するバッファ回路およびインバータ回路の具体的な図
である。これらの回路はＭＯＳＦＥＴのゲート入力を用
いたバッファ回路またはインバータ回路で、それぞれ２
種類あり、同図（ａ）、（ｂ）はバッファ回路で、同図
（ｃ）、（ｄ）はインバータ回路である。電源電圧Ｖcc
の場合のバッファ回路のしきい値Ｖthは同図（ａ）では
約０．５Ｖ、同図（ｂ）では約Ｖcc−０．５Ｖとなり、
インバータ回路のしきい値Ｖthは同図（ｃ）では約０．
５Ｖ、同図（ｄ）では約Ｖcc−０．５Ｖとなる。入力の
ＭＯＳＦＥＴは電源の高電位側に接続される場合はｐチ
ャネルＭＯＳＦＥＴ、ＧＮＤ側に接続される場合はｎチ
ャネルＭＯＳＦＥＴである。これらの回路動作は、同図
（ａ）では入力がＬレベルつまりゲート電圧が約０．５
Ｖ以下では入力側のｎチャネルＭＯＳＦＥＴがオフ状態
となり、出力側のＣＭＯＳインバータのｎチャネルＭＯ
ＳＦＥＴもオン状態となり、出力はＬレベル、つまりＧ
ＮＤとなる。反対に、入力がＨレベル、つまりゲート電
圧が約０．５Ｖ以上では入力側のｎチャネルＭＯＳＦＥ
Ｔがオン状態となり、出力側のＣＭＯＳインバータのｐ
チャネルＭＯＳＦＥＴもオン状態となり、出力はＨレベ
ル、つまりＶccとなる。同図（ｂ）では入力がＨレベ
ル、つまり約Ｖcc−０．５Ｖ以上（ゲート電圧としては
約０．５Ｖ以下）のとき、入力側のｐチャネルＭＯＳＦ
ＥＴがオフ状態となり、出力側のＣＭＯＳインバータの
ｐチャネルＭＯＳＦＥＴもオン状態となり、出力はＨレ
ベル、つまりＶccとなる。反対に、入力がＬレベル、つ
まり約Ｖcc−０．５Ｖ以下（ゲート電圧ととしては約
０．５Ｖ以上）のとき、入力側のｐチャネルＭＯＳＦＥ
Ｔがオン状態となり、出力側のＣＭＯＳインバータのｎ
チャネルＭＯＳＦＥＴがオン状態となり、出力もＬレベ
ル、つまりＧＮＤとなる。従って、バッファ回路では入
力がＨ（またはＬ）レベルのとき、出力もＨ（または
Ｌ）レベルとなる。

【００２２】一方、同図（ｃ）では、入力がＬレベル、
つまり約Ｖcc−０．５Ｖ以下のとき、ｐチャネルＭＯＳ
ＦＥＴがオン状態となり、出力はＨレベル、つまりＶcc
となる。反対に、入力がＨレベル、つまりＶcc−０．５
Ｖ以上のとき、ｐチャネルＭＯＳＦＥＴはオフ状態とな
り、出力はＬレベル、つまりＧＮＤとなる。同図（ｄ）
では、入力がＬレベル、つまり約０．５Ｖ以下のとき、
ｎチャネルＭＯＳＦＥＴがオフ状態となり、出力はＨレ
ベル、つまりＶccとなる。反対に、入力がＨレベル、つ
まり約０．５Ｖ以上のとき、ｎチャネルＭＯＳＦＥＴは
オン状態となり、出力はＬレベル、つまりＧＮＤとな
る。従って、インバータ回路では入力がＨ（またはＬ）
レベルのとき、出力はＬ（またはＨ）レベルとなる。

【００２３】これらのバッファ回路やインバータ回路に
流れる電流は高抵抗やＣＭＯＳインバータ回路など高イ
ンピーダンス回路を用いているため、１μＡ程度と極め
て小さくできる。尚、前記の高抵抗は、ＭＯＳＦＥＴを
抵抗として使用したものや高インピーダンスの電流源を
使用しても構わない。表１はタイマ・ラッチ出力回路の
真理値表である。

【００２４】

【表１】

【００２５】また図３はタイマ・ラッチ回路の主要部の
動作波形示す図である。表１は入力がＡ，Ｂの２つで、
出力は一つである図１のタイマ・ラッチ出力回路に相当
した真理値表を示し、図３はカウンタ回路の初段Ｔ−フ
リップフロップ（Ｔ−ＦＦ）と最終段Ｔ−ＦＦおよびタ
イマ・ラッチ出力の各波形を概略的に示している。表１
と図３でタイマ・ラッチ回路の動作を簡単に説明する。
以下の説明でＡ入力、Ｂ入力は図１のタイマ・ラッチ出
力回路７のＡ、Ｂに相当し、出力はタイマ・ラッチ出力
で図１のイマ・ラッチ出力回路７の出力に相当する。

【００２６】Ａ入力はタイマ・ラッチ入力回路８から入
力され、Ｂ入力はカウンタ回路５から入力される。正常
動作（順番の１）では、Ａ入力、Ｂ入力ともＨレベル
（Ｈ）であり、出力はＨレベル（Ｈ）である。つぎに短
絡異常動作開始時点（順番２）では、Ａ入力はＬレベル
（Ｌ）、Ｂ入力はＨレベル（Ｈ）であり、出力はＨレベ
ル（Ｈ）で短絡異常動作が続く。つぎにカウンタ回路の
最終段のＴ−フリップフロップからの信号がタイマ・ラ
ッチ回路に入力されると（順番３）、Ａ入力、Ｂ入力と
もＬレベルとなり、出力もＬレベル（タイマ・ラッチ出
力がＬレベル）となり、電圧生成回路の動作は停止され
る。つぎにリセット信号がカウンタ回路５に入力される
まで（順番４）、Ａ入力はＬレベルで、Ｂ入力がＨレベ
ルであっても、出力はＬレベルとなり、電圧生成回路の
動作は停止状態を維持される。つぎにリセット信号がカ
ウンタ回路に入力されると、順番１の状態に戻り、電圧
生成回路は正常動作に戻る。尚、順番２の状態で短絡異
常動作が回避されると、出力はＨレベルにあり、またタ
イマ・ラッチ回路が出力信号（Ｌレベル）を送出してい
ないため、電圧生成回路は正常動作に自動的に復帰す
る。さらに、一つの電圧生成回路を意図的に停止した場
合には、タイマ・ラッチ回路からその電圧生成回路に出
力される出力信号をＨレベルの状態（出力信号の送出が
停止した状態）に維持することで、他の電圧生成回路を
正常に動作させることができる。このＨレベルの状態を
維持させることは、余分な追加回路（図７の８０）なし
に図１のタイマラッチ入力回路８のロジックを変更する
ことで可能である。

【００２７】前記のように、コンパレータからＭＯＳＦ
ＥＴのしきい値を利用したインバータ回路やバッファ回
路に置き換えることで、素子数で約半分以下、素子面積
では約１０％以下へ削減された。また消費電流も約６０
μＡから約１μＡへ低減され、動作周波数の上限も数百
ｋＨｚまで改善された。さらに起動シーケンス制御への
誤動作対策が施され、その回路もしきい値を持つインバ
ータ回路またはバッファ回路を用いるため、小規模で且
つ簡略化された回路で済み、素子面積の増大を抑えるこ
とができる。

【００２８】またこれらのバッファ出力はデジタル信号
であるためノイズの影響が受けづらくなり、電源用ＩＣ
のレイアウト上の自由度を増すことができる。異常検出
時間のタイマにカウンタを利用したことから、従来回路
で必要とされた外付けコンデンサ用の接続端子が不要と
なり電源用ＩＣのピン数の削減を図ることができる。

【００２９】

【発明の効果】この発明によれば、従来のコンパレータ
から、ＭＯＳＦＥＴのしきい値を利用したインバータ回
路やバッファ回路に置き換えることで、素子面積や消費
電流を大幅に低減できる。さらに、起動シーケンス制御
への誤動作対策を施こすことができる。また前記のバッ
ファ回路からの出力信号はデジタル信号であるためノイ
ズの影響を受けづらくなり、駆動用ＩＣのレイアウトの
自由度を増大することができる。また短絡異常の検出時
間のタイマをコンデンサからカウンタに代えることで、
従来必要とした外付けコンデンサとコンパレータとに接
続する接続端子が不要となり一層の素子面積の低減を図
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例のタイマ・ラッチ回路の要
部回路図

【図２】図１のタイマ・ラッチ入力回路を構成するバッ
ファ回路およびインバータ回路の具体的な図

【図３】タイマ・ラッチ回路の主要部の動作波形を示す
図

【図４】スイッチング電源の要部回路図

【図５】従来のタイマ・ラッチ回路の回路図

【図６】図４の差動増幅器の出力電圧波形図

【図７】余分な回路が接続された電源用ＩＣの回路図

【符号の説明】

１バッファ回路２バッファ回路３インバータ回路４インバータ回路５カウンタ回路６Ｔ−フリップフロップ６ａ初段Ｔ−フリップフロップ６ｂ最終段Ｔ−フリップフロップ７タイマ・ラッチ出力回路８タイマ・ラッチ入力回路９論理回路２０タイマ・ラッチ回路３０電源用ＩＣ３１誤差増幅器３２ＰＷＭコンバータ３３駆動回路３４基準電圧５０電圧生成回路５１ＭＯＳＦＥＴ５２コイル５３ダイオード５４コンデンサ５５抵抗５６抵抗６１コンパレータ６２コンパレータ７０電源（高電位側）７１コンパレータ７２コンデンサ７３電流源７４接続端子８０追加回路８１コンパレータ８２基準電圧８３ＭＯＳＦＥＴ９０電源用ＩＣ

Claims

【特許請求の範囲】

【請求項１】電圧生成回路を保護するタイマ・ラッチ回
路において、前記電圧生成回路の短絡異常動作期間を決
めるためのカウンタ回路を有することを特徴とするタイ
マ・ラッチ回路。
【請求項２】カウンタ回路から出力される方形波電圧
を、電圧生成回路の短絡異常動作時に、一定の直流電圧
に変換する変換回路を有することを特徴とする請求項１
記載のタイマ・ラッチ回路。
【請求項３】タイマ・ラッチ回路が、複数個の誤差増幅
器と接続され、且つ、該誤差増幅器の出力電圧レベルを
判定する第１検出回路を有することを特徴とする請求項
１または２記載のタイマ・ラッチ回路。
【請求項４】第１検出回路を構成するＭＯＳＦＥＴのゲ
ートと誤差増幅器の出力とが接続されることを特徴とす
る請求項３記載のタイマ・ラッチ回路。
【請求項５】タイマ・ラッチ回路が、複数個の電圧生成
回路とそれぞれに対応する制御端子を介して接続され、
且つ、該制御端子の電圧を検出する第２検出回路を有す
ることを特徴とする請求項３または４記載のタイマ・ラ
ッチ回路。
【請求項６】第２検出回路を構成するＭＯＳＦＥＴのゲ
ートと制御端子とが接続されることを特徴とする請求項
５記載のタイマ・ラッチ回路。