JPH01238310A - クロックドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ　産業上の利用分野 本発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ　Ｃｏ
ｕｐｌｅｄＤ＠ｖｉｃｅ）等の容量性の負荷を駆動する
ためのクロックドライバ回路に関し、特に、コンプリメ
ンタリエミッタフォロワ回路を縦続接続してなるクロッ
クドライバ回路の改良に関する。

Ｂ　発明の概要 本発明は、コンプリメンタリエミッタフォロワ回路を縦
続接続してなるクロックドライバ回路において、各段の
コンプリメンタリエミッタフォロワ回路の出力端と接地
との間にスイッチング素子を設け、各段のコンプリメン
タリエミッタフォロワ回路における遅延時間に対応する
遅延時間を入力クロックパルスに与えた遅延クロックパ
ルスにて上記スイッチング素子を駆動することによって
、大容量負荷を高速駆動できるようにしたものである。

Ｃ従来の技術 従来より、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ　Ｃｏ
ｕｐｌｅｄＤｅｖｉｃｅ）等の容量性負荷を駆動するク
ロックドライバ回路としては、例えば、第２図に示すよ
うに、相補型のバイポーラトランジスタすなわちＮＰＮ
トランジスタ（Ｑ−＋ム））とＰＮＰ　トランジスタ（
Ｑ。

（１））の各ベースを共通入力端とするとともに各エミ
ッタを共通出力端としたコンプリメンタリエミッタフォ
ロワ回路を多（１−３）段縦続接続し、その初段にＮＰ
Ｎ）ランジスタ（Ｑ、）による入力回路を設けた構成の
ものや、０ＭＯ３）ランジスクによるインバータ回路を
多段縦続接続した構成のものが一般に用いられている。

Ｄ　発明が解決しようとする課題 ところで、上述のバイポーラトランジスタによるクロッ
クドライバ回路では、各段のＮＰＮ）ランジスタ（Ｑ、
、（ム））およびＰＮＰ）ランジスタ（Ｑ。

。、）がｖＦのために完全にスイッチ・オンあるいはス
イッチ・オフの状態にならず、ＣＯＤ等の容量性負荷（
ＣＬ）を高速駆動することができないという問題点があ
る。

また、０ＭＯ３）ランジスタによるクロックドライバ回
路は、コンプリメンタリ方式で容易に回路を構成するこ
とができるのであるが、大容量負荷を駆動する場合に、
インパーク回路の縦続接続段数を増加させる必要があり
、面積が大きくなってしまうという問題点がある。

毎こて、本発明は、上述の如き従来の問題点に鑑み、バ
イポーラトランジスタによるコンプリメンタリ回路にて
大容量負荷を高速駆動することができるようにした新規
な構成のクロックドライバ回路を提供することを目的と
するものである。

Ｅ　　５Ｂを解決するための手段 本発明は、上述の目的を達成するために、縦続接続され
たコンプリメンタリエミッタフォロワ回路と、各段のコ
ンプリメンタリエミッタフォロワ回路における遅延時間
に対応する遅延時間を入力クロックパルスに与える遅延
回路と、各段のコンプリメンタリエミッタフォロワ回路
の出力端と接地との間に接続され、上記遅延回路にて遅
延時間の与えられた遅延・クロックパルスにて駆動され
るスイッチング素子とを備えて成ることを特徴としてい
る。

Ｆ　作用 本発明に係るクロックドライバ回路では、各段のコンプ
リメンタリエミッタフォロワ回路の出力端と接地との間
に接続したスイッチング素子を上記各段における遅延時
間に対応する遅延時間を入力クロックパルスに与えた遅
延クロックパルスにて駆動することにより、上記各段の
コンプリメンタリエミッタフォロワ回路を構成するバイ
ポーラトランジスタのベースを強制的に接地電位にさせ
る。

Ｇ　実施例 以下、本発明の一実施例について、図面に従い詳細に説
明する。

第１図の回路図に示す実施例は、相補型のバイポーラト
ランジスタすなわちＮＰＮ）ランジスタ（ＱＮ（ム））
とＰＮＰ　）ランジスタ（ＱＰ（鳳））の各ベースを共
通入力端とするとともに各エミッタを共通出力端とした
コンプリメンタリエミッタフォロワ回路を多（１−４）
段縦続接続してなるクロックドライバ回路に本発明を適
用したものである。

この実施例において、初段のコンプリメンタリエミッタ
フォロワ回路を構成しているＮＰＮ　）ランジスタ（Ｑ
ｌｌ（１））とＰＮＰ　）ランジスタ（ＱＰ（、））は
、その各ベースが共通入力端として第１の入力トランジ
スタ（ＱＮ−）のコレクタに接続されているとともに抵
抗（Ｒ１）を介して電源入力端子に接続されている。

上記第１の入力トランジスタ（ＱＮ−）は、そのベース
が第１の遅延回路（ＤＬ＋）を介してクロック入力端子
（１）に接続され、また、そのエミッタが接地されてい
る。

上記第１の遅延回路（ＤＬ、）は、抵抗（Ｒ＋）とコン
デンサ（Ｃ９）にてて、なる遅延時間を上記入力端子（
１）に供給される入力・クロックパルスに与えるように
構成されている。

次段のコンプリメンタリエミッタフォロワ回路を構成し
ているＮＰＮトランジスタ（Ｑｍｎ＋）とＰＮＰトラン
ジスタ（ＱＰ（１））は、その各ベースが共通入力端と
して上記初段のコンプリメンタリエミッタフォロワ回路
の出力端すなわち上記ＮＰＮ　トランジスタ（Ｑ□ｌ）
）とＰＮＰ　）ランジスタ（ＱＰ（１））の各ベースに
共通接続されており、さらに、第２の入力トランジスタ
（ＱｓＪのコレクタに接続されているとともに抵抗（Ｒ
５）を介して上記電源入力端子に接続されている。

上記第２の入力トランジスタ（ＱＮｂ）は、そのベース
が第２の遅延回路（ＤＬＲ）を介して上記クロック入力
端子（１）に接続され、また、そのエミッタが接地され
ている。

上記第２の遅延回路（ＤＬＲ）は、抵抗（Ｒ８）とコン
デンサ（Ｃ＊）にてτ８なる遅延時間を上記入力端子（
１）に供給される入力クロックパルスに与えるように構
成されている。

さらに、次の段のコンプリメンタリエミッタフォロワ回
路を構成しているＮＰＮ　）ランジスタ（Ｑｏ、））と
ＰＮＰ　）ランジスタ（ＱＦＩ。）は、その各ベースが
共通入力端として前段のコンプリメンタリエミッタフォ
ロワ回路の出力端すなわち上記ＮＰＮ）ランジスタ（Ｑ
　Ｎ　ｔ。）とＰＮＰ　）ランジスタ（ＱＰ（１））の
各ベースに共通接続されており、さらに、第３の入力ト
ランジスタ（Ｑ、ｃ）のコレクタに接続されているとと
もに抵抗（Ｒ１）を介して上記電源入力端子に接続され
ている。上記第３の入力トランジスタ（ＱＭ−）は、そ
のベースが上記第２の遅延回路（ＤＬＲ）を介して上記
クロック入力端子（１）に接続され、また、そのエミッ
タが接地されている。

最終段のコンプリメンタリエミッタフォロワ回路を構成
しているＮＰＮ　）ランジスタ（ＱＮ（ｏ）とＰＮＰト
ランジスタ（ＱＰ（４１）は、その各ベースが共通入力
端として前段のコンプリメンタリエミッタフォロワ回路
の出力端すなわち上記ＮＰＮ）ランジスタ（ＱＮ（３）
）とＰＮＰ）ランジスタ（ＱＰ（−１）の各ベースに共
通接続されており、さらに、第４の入力トランジスタ（
Ｑ、、）のコレクタに接続されているとともに抵抗（Ｒ
４）を介して上記電源入力端子に接続されている。さら
に、上記ＮＰＮ）ランジスタ（ＱＮ＋４＞）とＰＮＰ　
トランジスタ（Ｑ□４））は、その各エミッタが共通出
力端としてクロック出力端子（２）を介してＣＯＤ等の
容量性負荷（Ｃｔ）に接続されているとともにスイッチ
ングトランジスタ（Ｑｍｄ）のコレクタに接続されてい
る。

上記第４の入力トランジスタ（ＱＮ、）およびスイッチ
ングトランジスタ（ＱＮ−）は、各ベースが第３の遅延
回路（ＤＬ３）を介して上記クロック入力端子（１）に
接続され、また、各エミッタが接地されている。

上記第３の遅延回路（ＤＬりは、抵抗（Ｒ５）とコンデ
ンサ（Ｃ５）にてτ、なる遅延時間を上記入力端子（１
）に供給される入力クロックパルスに与えるように構成
されている。

ここで、上記第１ないし第３の遅延回路（ＤＬ＋）。

（ＤＬＩ）、（ＤＬ３）の各遅延時間（τ、）、（τ麿
）、（τ、）は、各段のコンプリメンタリエミッタフォ
ロワ回路によるクロックパルスの遅延時間に対応させて
、τ霊く　τ雪＜ｒ、に設定される。

上述の如き構成のクロックドライブ回路では、入力クロ
ックパルスに各段のコンプリメンタリエミッタフォロワ
回路によるクロックパルスの遅延時間に対応した各遅延
時間（τ、）、（τ、）、（τ、）を与えた各遅延クロ
ックパルスにて、上記各入力トランジスタ（ＱＮ−）、
　＜Ｑ−）、　（Ｑ、ｌｃ）、　（ＱＮｍ）およびスイ
ッチングトランジスタ（Ｑ、、）をスイッチング駆動す
ることによって、上記入力端子（１）に供給される入力
クロックパルスがハイレベルのときに各段の入力端およ
び出力端を強制的に接地電位（正確にはＶｃｔ−ｃ”−
０〜０．Ｉ　Ｖ　）にさせて、各段のコンプリメンタリ
エミッタフォロワ回路を完全にスイッチ・オン、スイッ
チ・オフさせることができ、上記負荷（ＣＬ）の容量が
大きい場合でも、高速の入力クロックパルスに応答して
、５〜７■程度の大きな振幅の矩形パルスで上記負荷（
ＣＬ）を確実に高速駆動することができる。

Ｈ発明の効果 本発明に係るクロックドライバ回路では、各段のコンプ
リメンタリエミッタフォロワ回路の出力端と接地との間
に接続したスイッチング素子を上記各段における遅延時
間に対応する遅延時間を入力クロックパルスに与えた遅
延クロックパルスにて駆動することにより、上記各段の
コンブリメンタリエミックフォロワ回路を構成するバイ
ポーラトランジスタのベースを強制的に接地電位にさせ
るので、上記バイポーラトランジスタが完全にスイッチ
・オン、スイッチ・オフの状態になり、比較的に大きな
振幅の矩形パルスで大容量負荷を高速駆動することがで
きる。

【図面の簡単な説明】

第１図は本発明に係るクロックドライバ回路の構成を示
す回路図である。 第２図は従来のクロックドライバ回路の構成を示す回路
図である。 ＱＮ（１１〜ＱＮ（４１・・・ＮＰＮ　）ランジスタＱ
Ｐ（１）〜Ｑｐ＜ａ＞・・・ＰＮＰ　）ランジスタＣｔ
、　　・・・・・・・・容量性負荷ＤＬ、〜ＤＬ、　　
・・・遅延回路

Claims (1)

1. 【特許請求の範囲】 縦続接続されたコンプリメンタリエミッタフォロワ回路
   と、 各段のコンプリメンタリエミッタフォロワ回路における
   遅延時間に対応する遅延時間を入力クロックパルスに与
   える遅延回路と、 各段のコンプリメンタリエミッタフォロワ回路の出力端
   と接地との間に接続され、上記遅延回路にて遅延時間の
   与えられた遅延クロックパルスにて駆動されるスイッチ
   ング素子とを備えて成ることを特徴とするクロックドラ
   イバ回路。