JPH0123880B2 - - Google Patents
Info
- Publication number
- JPH0123880B2 JPH0123880B2 JP55182147A JP18214780A JPH0123880B2 JP H0123880 B2 JPH0123880 B2 JP H0123880B2 JP 55182147 A JP55182147 A JP 55182147A JP 18214780 A JP18214780 A JP 18214780A JP H0123880 B2 JPH0123880 B2 JP H0123880B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- electrode
- storage section
- potential
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は電荷転送回路に関し、特にアナログ信
号量を、電荷転送原理に基づいて量子化する電荷
結合形量子化回路に用いて好適な技術に関するも
のである。 従来アナログ信号量を量子化する回路として
は、アナログ信号量を電荷量として取り扱い、そ
の電荷量を所望の単位量に分割し、量子化を行う
ものが良く用いられている。これは、電荷量とし
て取り扱うことにより、電圧性雑音の混入を防
ぎ、Ｓ／Ｎ比（信号雑音比）の高い、しかも高速
の処理回路が得られるためである。第１図ａに従
来の電荷転送形量子化回路の断面構造図を示す。
１はｐ形半導体板、２は埋込みチヤネルを形成す
る低濃度n-形不純物層、３は転送チヤネルに非
対称電位を形成し、２相駆動を可能ならしめるた
めのp-形不純物層、４はMOS（Ｍetal Ｏxide
Ｓemiconductor）形電荷蓄積電極、５は電荷注
入用障壁電極、６は電荷入力転送用電極で同電極
下に形成されたポテンシヤルを押し上げることに
より電荷注入用障壁電極５の下に形成されている
障壁ポテンシヤルを越えて、電荷が蓄積電極下の
ポテンシヤル井戸に入力される。７は電荷蓄積井
戸に蓄えられたアナログ信号電荷を、単位量に分
割し、転送レジスタへ汲み出すための分割電極、
８は７から量子化された信号電荷束を受け取り、
紙面に向つて左側へ転送するための転送電極、１
５は絶縁膜を各々示す。即ち、電荷入力電極５，
６下のチヤネルから蓄積電極４下のチヤネル注入
されたアナログ信号電荷は、非対称ポテンシヤル
を有する分割電極７に高電圧を印加することによ
りそのチヤネルを満たし、低電圧の印加により前
記非対称ポテンシヤルの差に応じた単位電荷量に
分割され汲み出される。この様子は第１図ｂ〜ｆ
に示したポテンシヤル分布図で具体的に示されて
いる。破線１０は分割電極下のチヤネルポテンシ
ヤル分布を示し、１１はアナログ信号電荷、１２
は分割された量子化信号電荷束を各々示す。第１
図ｇは、印加パルスのタイミング図であり、パル
スφ*は分割電極７、パルスφ1は転送電極８に加
える電圧パルスを示し、パルスφ2は転送電極８
左方に隣接しており同一構造の２相駆動電極に印
加する逆位相の電圧パルスを示す。 第１図のｂ〜ｆは各々第１図ｇのｔ＝t1，t2，
t3，t4，t5に対応する時間に形成された各電極下
のポテンシヤル分布を示す図である。第１図ｇに
従がい信号の量子動作を繰り返すことにより量子
化された時系列信号が、順次紙面左方向へ転送さ
れることになる。これらの量子化信号列は、必要
に応じた処理の後又は、直接、周知の電荷−電圧
変換回路を経て出力される。 以上説明したように、従来例においてアナログ
信号の量子化が可能となるが、取り扱う信号量が
大きくなるか又は、高速性が要求された場合次の
ような欠点を有する。即ち、大きな信号電荷量を
量子化する場合、電荷蓄積部の電荷蓄積量はそれ
に応じて大きくしなければならない。具体的には
蓄積電極４の面積を大きくして蓄積領域を拡大す
ることになる。これに伴つて量子化分割電極７に
対して蓄積電極４の最も遠方の領域迄の距離が増
加する。従来例においては、蓄積電極４には一定
の電圧が印加されているため、蓄積領域はほゞ一
定のポテンシヤルに保たれ、従つて分割電極７下
へ流れ込む信号電荷は、主に拡散電流として移動
する。即ち、前記分割電極７へ至る距離の約２乗
に比例して移動時間が増加し、蓄積領域内の電荷
量が小さくなると、致命的に移動速度は減少、高
速かつ高精度の量子化は不可能になつてしまう。 本発明は上記点に鑑みなされたもので、第１導
電形半導体基板上に絶縁膜を介して配設された少
なくとも１個の導電性電極と、前記第１導電形半
導体基板表面に選択的に形成された電荷蓄積部
と、この電荷蓄積部へ信号電荷を注入する電荷入
力部と、前記注入された信号電荷を所定の単位電
荷束に分割し時系列量子化信号電荷束列に変換す
る電荷分割部と、前記電荷蓄積部に注入された信
号電荷が前記電荷入力部から前記電荷分割部へ向
かつて常時移動するようにチヤネル電位を形成す
るバイアス手段とを具備したことによつて、大き
な信号電荷量に対しても、高速でしかも高性能な
電荷結合形量子化回路を提供することを目的とす
るものである。 以下、図面を参照して本発明を、実施例に基づ
き詳細に説明する。 第２図は本発明の第１の実施例の平面構成図を
示す。入力障壁電極１６は従来例における電荷注
入用電極５に相当し、続いて各々異つた電圧が印
加される電荷蓄積電極群１７〜２３及び量子化を
行う分割電極２４，２５が形成されており、転送
パルスφ1が転送電極２６，２７、転送パルスφ2
が転送電極２８，２９に各々印加される。この場
合２相転送電極を示す。３０は電源３１の電圧を
分割するための分割抵抗で、この場合、同一チツ
プ内に形成された基板と反対導電形のイオン注入
層を抵抗素子としている。本発明の第１の実施例
においては２層ポリシリコンを用いた複数の重ね
合わせ電極（この場合７電極）の各々に、分割抵
抗３０により抵抗分割された異なる電圧を印加
し、１７，１８，１９，２０，２１，２２，２３
の順に低電圧から徐々に上昇した電圧が印加さ
れ、対向する蓄積領域のチヤネルに階段状のポテ
ンシヤルを形成し、従来例と同様に入力障壁電極
を通して、蓄積領域に注入されたアナログ信号電
荷は、前記階段状ポテンシヤル中を移動しポテン
シヤルの最も低い蓄積電極２３下のチヤネルから
蓄積が行われる。次に第３図ａに第２図のＸ−
X′切断断面構造図を示し動作原理を説明する。
尚、第２図と同一箇所は同一符号を付して説明す
る。３４は本実施例ではｐ形半導体基板、３５は
ｎ形埋込みチヤネル層３６はCCD（Ｃharge Ｃ
oupled Ｄevice）を２相駆動するのに必要なポ
テンシヤルの方向性を与えるためのp-形低濃度
不純物層、３２，３３は量子化された電荷を２９
から受けて紙面の左方へ転送するための転送電極
を示す。第１の実施例では信号電荷の蓄積、量子
化、転送は全て埋込みチヤネル３５内で行われ
る。第３図ｂ〜ｇは第３図ａの各領域に対応する
チヤネルポテンシヤル分布図で、本発明の動作原
理を説明するためのものである。第３図ｂはアナ
ログ信号電荷束が蓄積領域に入力された状態を示
し、３９は信号電荷を示し、３７は信号電荷が存
在しない時の階段状に分布した蓄積領域のポテン
シヤル分布、３８は分割電極下のポテンシヤル、
４０は転送電極２６，２７下のポテンシヤルを
各々示す。第３図ｈは分割電極２４，２５に加え
るパルスφ*、転送電極２６，２７，３２に加え
る転送パルスφ1、同じく転送電極２８，２９，
３３に加える転送パルスφ2のタイミング図であ
り、図の時間t1のに形成されるポテンシヤル分布
図が第３図ｂに相当する。即ち第３図ｂにおいて
アナログ信号電荷３９は全て蓄積領域に保持され
ている。次に時間t2に至つて分割電極に高電圧が
印加され、第３図ｃに示すように分割電極下のポ
テンシヤルが下降し、信号電荷は分割電極２４，
２５下迄流れ込む。ｔ＝t3はφ*が再び低電圧へ下
降する過渡状態であり第３図ｄに示すように分割
電極２４と２５の電位差に相当する電荷束４１を
残して、ポテンシヤルの上昇と共に再び蓄積領域
へ逆流を起こす。この時分割電極２５下に残され
た電荷束４１が量子化された単位電荷となる。ｔ
＝t4では量子化された第１番目の電荷束が２相駆
動の電荷転送レジスタへ移され、転送を開始す
る。同様の動作をくり返して量子化が行われ、量
子化動作が進むに従つて蓄積領域に保持される信
号電荷は減少してゆく。本発明においては蓄積領
域内のポテンシヤル分布３７が階段状に形成され
ているため、電荷の減少に伴つて、その重心が分
割電極２４，２５側へ移動してゆく。たとえば最
後の量子化電荷は分割電極２４と隣接した蓄積電
極２３の下にだけ局在し、従つて、ｆに示すよう
に分割電極下のポテンシヤルが下降すると瞬時に
分割電極下へ移動し、高速の量子化が可能にな
る。これが本発明の大きな特徴である。第３図ｇ
は最後（ｎ番目）の量子化単位荷束であり、４３
は（ｎ−１）番目の量子化電荷束を示す。このよ
うにして、アナログ信号電荷量が減少しても、安
定した高速の量子化回路が実現できる。 ここで埋論上は蓄積領域の全電荷が量子化され
るのであるが、実際には転送効率（転送効率は
100％にはならない）等の理由で必ずしも全ての
電荷は量子化されず、微量の電荷が蓄積領域に残
留する場合がある。しかしながら、一般にそのよ
うな残留電荷の量は量子化された信号電荷の量に
比べて非常に小さなものであり、実質上は全ての
電荷が量子化されている。従つて、本願において
は、量子化後に蓄積領域に若干の残留電荷が存在
する場合も、全信号電荷が量子化されたと表現す
ることとする。 なお、高速性をより効果的に行うために、本発
明の第１の実施例においては、第２図に破線で示
した蓄積領域（チヤネル領域）４４が図のように
分割電極２４，２５方向へ向つて細められており
実効的なチヤネル長をできるだけ小さくしてお
り、蓄積電極２１〜２３下の信号電荷密度が増し
より高速性が増す。 また、第２図に示すように蓄積電極１７〜２３
のそれぞれは分割電極２４，２５方向への長さが
短くなつており、この事によつて前述同様、分割
電極２４，２５方向へ向かつて蓄積電極下の信号
電荷密度が増し、より安定した高速動作が可能で
ある。 次に本発明の第２の実施例を図面を参照して詳
細に説明する。 第４図ａに本発明の第２の実施例の断面構造図
を示す。尚、以下第２図及び第３図と同一箇所に
は同一符号を付して説明する。半導体基板３４に
絶縁膜を介して蓄積電極４５〜５１が設けられて
おり、埋込みチヤネル層３５が蓄積電極４５，４
６，４７の下に存在しない、ところが、第１の実
施例と異なり、この領域が表面チヤネルとなつて
いる。即ち、第２の実施例においては、蓄積領域
のチヤネルポテンシヤルを階段状に形成するにあ
たり、同一電極電圧に対して埋込みチヤネルと表
面チヤネルでは形成されるポテンシヤルが異な
り、前者がより深いという現象を利用している。
このことにより、各蓄積電極へ印加すべき電圧の
数を減少させることができ、回路の小形化が可能
になる。５３は分岐の減少した分割抵抗素子の等
価回路である。このようにして第４図ｂに示す第
１の実施例と同等なポテンシヤル分布を実現する
ことができる。５５は電荷がないときのポテンシ
ヤル分布、５４はアナログ信号電荷束を各々示
す。 第５図は本発明の第３の実施例の断面構造図で
あり、６１〜６７は蓄積電極であり、この場合偶
数番目の電極下のｎ形埋込みチヤネル内に低濃度
p-形不純物がイオン注入されており、蓄積電極
６２と６３，６４と６５，６６と６７に同一電圧
が印加されても、階段状ポテンシヤルが形成され
る。つまり、２相CCD構造と同一構造が形成さ
れ、従つて、実効電極数は1/2になる。５６，５
７，５８が前記p-形不純物注入領域である。従
つて、分割抵抗素子５９は非常に小さくなり、チ
ツプ上での配線も単純にすることができより微細
技術に適している。なお、本発明を実施するに当
つては、以上の構造の他にも種々考えられる。即
ち、蓄積領域のチヤネルポテンシヤルを階段状に
形成できる手段であれば良い。又、実施例では、
全て信号電荷として電子を考えて説明したが、当
然のことながら正孔であつても良いし、転送手段
は、CCD、BBD（Ｂucket Ｂrigade Ｄevice）
等種々考えられる。又、量子化された時系列出力
は周知の手段で時系列電圧信号として外部に取り
出しても良いが、カウンター回路と組合せて、２
進、８進、16進等のデイジタル出力として取り出
すことも出来る。 尚、上記実施例においては蓄積チヤネルポテン
シヤルを階段状に形成したが、量子化されるべき
アナログ信号電荷を保持し蓄積するための蓄積領
域のチヤネルポテンシヤルを信号電荷入力部から
分割部に向かつて下降する傾斜を有するように形
成することも可能である。この場合の第４の実施
例の断面構造図を第６図ａ、第７図、第８図ａに
示し、ポテンシヤル分布図を第６図ｂ、第８図ｂ
に示す。 また、チヤネルポテンシヤルを上記実施例を組
合わせることにより階段・傾斜状にすることも可
能である。 以上のように、本発明によれば、電荷蓄積部の
蓄積信号電荷が、電荷入力部から電荷分割部に近
接した領域へ向う方向に常時移動するようにチヤ
ネル電位が形成されているため、大きな信号電荷
量に対しても高速かつ高性能な電荷結合形量子化
回路を提供できる。
号量を、電荷転送原理に基づいて量子化する電荷
結合形量子化回路に用いて好適な技術に関するも
のである。 従来アナログ信号量を量子化する回路として
は、アナログ信号量を電荷量として取り扱い、そ
の電荷量を所望の単位量に分割し、量子化を行う
ものが良く用いられている。これは、電荷量とし
て取り扱うことにより、電圧性雑音の混入を防
ぎ、Ｓ／Ｎ比（信号雑音比）の高い、しかも高速
の処理回路が得られるためである。第１図ａに従
来の電荷転送形量子化回路の断面構造図を示す。
１はｐ形半導体板、２は埋込みチヤネルを形成す
る低濃度n-形不純物層、３は転送チヤネルに非
対称電位を形成し、２相駆動を可能ならしめるた
めのp-形不純物層、４はMOS（Ｍetal Ｏxide
Ｓemiconductor）形電荷蓄積電極、５は電荷注
入用障壁電極、６は電荷入力転送用電極で同電極
下に形成されたポテンシヤルを押し上げることに
より電荷注入用障壁電極５の下に形成されている
障壁ポテンシヤルを越えて、電荷が蓄積電極下の
ポテンシヤル井戸に入力される。７は電荷蓄積井
戸に蓄えられたアナログ信号電荷を、単位量に分
割し、転送レジスタへ汲み出すための分割電極、
８は７から量子化された信号電荷束を受け取り、
紙面に向つて左側へ転送するための転送電極、１
５は絶縁膜を各々示す。即ち、電荷入力電極５，
６下のチヤネルから蓄積電極４下のチヤネル注入
されたアナログ信号電荷は、非対称ポテンシヤル
を有する分割電極７に高電圧を印加することによ
りそのチヤネルを満たし、低電圧の印加により前
記非対称ポテンシヤルの差に応じた単位電荷量に
分割され汲み出される。この様子は第１図ｂ〜ｆ
に示したポテンシヤル分布図で具体的に示されて
いる。破線１０は分割電極下のチヤネルポテンシ
ヤル分布を示し、１１はアナログ信号電荷、１２
は分割された量子化信号電荷束を各々示す。第１
図ｇは、印加パルスのタイミング図であり、パル
スφ*は分割電極７、パルスφ1は転送電極８に加
える電圧パルスを示し、パルスφ2は転送電極８
左方に隣接しており同一構造の２相駆動電極に印
加する逆位相の電圧パルスを示す。 第１図のｂ〜ｆは各々第１図ｇのｔ＝t1，t2，
t3，t4，t5に対応する時間に形成された各電極下
のポテンシヤル分布を示す図である。第１図ｇに
従がい信号の量子動作を繰り返すことにより量子
化された時系列信号が、順次紙面左方向へ転送さ
れることになる。これらの量子化信号列は、必要
に応じた処理の後又は、直接、周知の電荷−電圧
変換回路を経て出力される。 以上説明したように、従来例においてアナログ
信号の量子化が可能となるが、取り扱う信号量が
大きくなるか又は、高速性が要求された場合次の
ような欠点を有する。即ち、大きな信号電荷量を
量子化する場合、電荷蓄積部の電荷蓄積量はそれ
に応じて大きくしなければならない。具体的には
蓄積電極４の面積を大きくして蓄積領域を拡大す
ることになる。これに伴つて量子化分割電極７に
対して蓄積電極４の最も遠方の領域迄の距離が増
加する。従来例においては、蓄積電極４には一定
の電圧が印加されているため、蓄積領域はほゞ一
定のポテンシヤルに保たれ、従つて分割電極７下
へ流れ込む信号電荷は、主に拡散電流として移動
する。即ち、前記分割電極７へ至る距離の約２乗
に比例して移動時間が増加し、蓄積領域内の電荷
量が小さくなると、致命的に移動速度は減少、高
速かつ高精度の量子化は不可能になつてしまう。 本発明は上記点に鑑みなされたもので、第１導
電形半導体基板上に絶縁膜を介して配設された少
なくとも１個の導電性電極と、前記第１導電形半
導体基板表面に選択的に形成された電荷蓄積部
と、この電荷蓄積部へ信号電荷を注入する電荷入
力部と、前記注入された信号電荷を所定の単位電
荷束に分割し時系列量子化信号電荷束列に変換す
る電荷分割部と、前記電荷蓄積部に注入された信
号電荷が前記電荷入力部から前記電荷分割部へ向
かつて常時移動するようにチヤネル電位を形成す
るバイアス手段とを具備したことによつて、大き
な信号電荷量に対しても、高速でしかも高性能な
電荷結合形量子化回路を提供することを目的とす
るものである。 以下、図面を参照して本発明を、実施例に基づ
き詳細に説明する。 第２図は本発明の第１の実施例の平面構成図を
示す。入力障壁電極１６は従来例における電荷注
入用電極５に相当し、続いて各々異つた電圧が印
加される電荷蓄積電極群１７〜２３及び量子化を
行う分割電極２４，２５が形成されており、転送
パルスφ1が転送電極２６，２７、転送パルスφ2
が転送電極２８，２９に各々印加される。この場
合２相転送電極を示す。３０は電源３１の電圧を
分割するための分割抵抗で、この場合、同一チツ
プ内に形成された基板と反対導電形のイオン注入
層を抵抗素子としている。本発明の第１の実施例
においては２層ポリシリコンを用いた複数の重ね
合わせ電極（この場合７電極）の各々に、分割抵
抗３０により抵抗分割された異なる電圧を印加
し、１７，１８，１９，２０，２１，２２，２３
の順に低電圧から徐々に上昇した電圧が印加さ
れ、対向する蓄積領域のチヤネルに階段状のポテ
ンシヤルを形成し、従来例と同様に入力障壁電極
を通して、蓄積領域に注入されたアナログ信号電
荷は、前記階段状ポテンシヤル中を移動しポテン
シヤルの最も低い蓄積電極２３下のチヤネルから
蓄積が行われる。次に第３図ａに第２図のＸ−
X′切断断面構造図を示し動作原理を説明する。
尚、第２図と同一箇所は同一符号を付して説明す
る。３４は本実施例ではｐ形半導体基板、３５は
ｎ形埋込みチヤネル層３６はCCD（Ｃharge Ｃ
oupled Ｄevice）を２相駆動するのに必要なポ
テンシヤルの方向性を与えるためのp-形低濃度
不純物層、３２，３３は量子化された電荷を２９
から受けて紙面の左方へ転送するための転送電極
を示す。第１の実施例では信号電荷の蓄積、量子
化、転送は全て埋込みチヤネル３５内で行われ
る。第３図ｂ〜ｇは第３図ａの各領域に対応する
チヤネルポテンシヤル分布図で、本発明の動作原
理を説明するためのものである。第３図ｂはアナ
ログ信号電荷束が蓄積領域に入力された状態を示
し、３９は信号電荷を示し、３７は信号電荷が存
在しない時の階段状に分布した蓄積領域のポテン
シヤル分布、３８は分割電極下のポテンシヤル、
４０は転送電極２６，２７下のポテンシヤルを
各々示す。第３図ｈは分割電極２４，２５に加え
るパルスφ*、転送電極２６，２７，３２に加え
る転送パルスφ1、同じく転送電極２８，２９，
３３に加える転送パルスφ2のタイミング図であ
り、図の時間t1のに形成されるポテンシヤル分布
図が第３図ｂに相当する。即ち第３図ｂにおいて
アナログ信号電荷３９は全て蓄積領域に保持され
ている。次に時間t2に至つて分割電極に高電圧が
印加され、第３図ｃに示すように分割電極下のポ
テンシヤルが下降し、信号電荷は分割電極２４，
２５下迄流れ込む。ｔ＝t3はφ*が再び低電圧へ下
降する過渡状態であり第３図ｄに示すように分割
電極２４と２５の電位差に相当する電荷束４１を
残して、ポテンシヤルの上昇と共に再び蓄積領域
へ逆流を起こす。この時分割電極２５下に残され
た電荷束４１が量子化された単位電荷となる。ｔ
＝t4では量子化された第１番目の電荷束が２相駆
動の電荷転送レジスタへ移され、転送を開始す
る。同様の動作をくり返して量子化が行われ、量
子化動作が進むに従つて蓄積領域に保持される信
号電荷は減少してゆく。本発明においては蓄積領
域内のポテンシヤル分布３７が階段状に形成され
ているため、電荷の減少に伴つて、その重心が分
割電極２４，２５側へ移動してゆく。たとえば最
後の量子化電荷は分割電極２４と隣接した蓄積電
極２３の下にだけ局在し、従つて、ｆに示すよう
に分割電極下のポテンシヤルが下降すると瞬時に
分割電極下へ移動し、高速の量子化が可能にな
る。これが本発明の大きな特徴である。第３図ｇ
は最後（ｎ番目）の量子化単位荷束であり、４３
は（ｎ−１）番目の量子化電荷束を示す。このよ
うにして、アナログ信号電荷量が減少しても、安
定した高速の量子化回路が実現できる。 ここで埋論上は蓄積領域の全電荷が量子化され
るのであるが、実際には転送効率（転送効率は
100％にはならない）等の理由で必ずしも全ての
電荷は量子化されず、微量の電荷が蓄積領域に残
留する場合がある。しかしながら、一般にそのよ
うな残留電荷の量は量子化された信号電荷の量に
比べて非常に小さなものであり、実質上は全ての
電荷が量子化されている。従つて、本願において
は、量子化後に蓄積領域に若干の残留電荷が存在
する場合も、全信号電荷が量子化されたと表現す
ることとする。 なお、高速性をより効果的に行うために、本発
明の第１の実施例においては、第２図に破線で示
した蓄積領域（チヤネル領域）４４が図のように
分割電極２４，２５方向へ向つて細められており
実効的なチヤネル長をできるだけ小さくしてお
り、蓄積電極２１〜２３下の信号電荷密度が増し
より高速性が増す。 また、第２図に示すように蓄積電極１７〜２３
のそれぞれは分割電極２４，２５方向への長さが
短くなつており、この事によつて前述同様、分割
電極２４，２５方向へ向かつて蓄積電極下の信号
電荷密度が増し、より安定した高速動作が可能で
ある。 次に本発明の第２の実施例を図面を参照して詳
細に説明する。 第４図ａに本発明の第２の実施例の断面構造図
を示す。尚、以下第２図及び第３図と同一箇所に
は同一符号を付して説明する。半導体基板３４に
絶縁膜を介して蓄積電極４５〜５１が設けられて
おり、埋込みチヤネル層３５が蓄積電極４５，４
６，４７の下に存在しない、ところが、第１の実
施例と異なり、この領域が表面チヤネルとなつて
いる。即ち、第２の実施例においては、蓄積領域
のチヤネルポテンシヤルを階段状に形成するにあ
たり、同一電極電圧に対して埋込みチヤネルと表
面チヤネルでは形成されるポテンシヤルが異な
り、前者がより深いという現象を利用している。
このことにより、各蓄積電極へ印加すべき電圧の
数を減少させることができ、回路の小形化が可能
になる。５３は分岐の減少した分割抵抗素子の等
価回路である。このようにして第４図ｂに示す第
１の実施例と同等なポテンシヤル分布を実現する
ことができる。５５は電荷がないときのポテンシ
ヤル分布、５４はアナログ信号電荷束を各々示
す。 第５図は本発明の第３の実施例の断面構造図で
あり、６１〜６７は蓄積電極であり、この場合偶
数番目の電極下のｎ形埋込みチヤネル内に低濃度
p-形不純物がイオン注入されており、蓄積電極
６２と６３，６４と６５，６６と６７に同一電圧
が印加されても、階段状ポテンシヤルが形成され
る。つまり、２相CCD構造と同一構造が形成さ
れ、従つて、実効電極数は1/2になる。５６，５
７，５８が前記p-形不純物注入領域である。従
つて、分割抵抗素子５９は非常に小さくなり、チ
ツプ上での配線も単純にすることができより微細
技術に適している。なお、本発明を実施するに当
つては、以上の構造の他にも種々考えられる。即
ち、蓄積領域のチヤネルポテンシヤルを階段状に
形成できる手段であれば良い。又、実施例では、
全て信号電荷として電子を考えて説明したが、当
然のことながら正孔であつても良いし、転送手段
は、CCD、BBD（Ｂucket Ｂrigade Ｄevice）
等種々考えられる。又、量子化された時系列出力
は周知の手段で時系列電圧信号として外部に取り
出しても良いが、カウンター回路と組合せて、２
進、８進、16進等のデイジタル出力として取り出
すことも出来る。 尚、上記実施例においては蓄積チヤネルポテン
シヤルを階段状に形成したが、量子化されるべき
アナログ信号電荷を保持し蓄積するための蓄積領
域のチヤネルポテンシヤルを信号電荷入力部から
分割部に向かつて下降する傾斜を有するように形
成することも可能である。この場合の第４の実施
例の断面構造図を第６図ａ、第７図、第８図ａに
示し、ポテンシヤル分布図を第６図ｂ、第８図ｂ
に示す。 また、チヤネルポテンシヤルを上記実施例を組
合わせることにより階段・傾斜状にすることも可
能である。 以上のように、本発明によれば、電荷蓄積部の
蓄積信号電荷が、電荷入力部から電荷分割部に近
接した領域へ向う方向に常時移動するようにチヤ
ネル電位が形成されているため、大きな信号電荷
量に対しても高速かつ高性能な電荷結合形量子化
回路を提供できる。
第１図ａは、従来の電荷結合形量子化回路の断
面構造図、第１図ｂ〜ｆは、従来の電荷結合形量
子化回路の動作原理を説明するためのポテンシヤ
ル分布図、第１図ｇは第１図ａ〜ｆのポテンシヤ
ル分布を説明するためのタイミングパルスを示す
図、第２図は、本発明の第１の実施例を説明する
ための電荷結合形量子化回路の平面構造図、第３
図ａは、第２図のＸ−X′線で切断した断面構造
図、第３図ｂ〜ｇは本発明の第１の実施例の動作
原理を説明するためのポテンシヤル分布図、第３
図ｈは、本発明の第１の実施例におけるタイミン
グ、パルスを示す図、第４図ａは本発明の第２の
実施例を示す断面構造図、第４図ｂは第４図ａの
ポテンシヤル分布図、第５図は本発明の第３の実
施例を示す断面構造図、第６図ａ、第７図、第８
図ａは本発明の第４の実施例を示す断面構造図、
第６図ｂ、第８図ｂは第６図ａ、第７図、第８図
ａのポテンシヤル分布図である。図において、 １６……入力障壁電極、１７〜２３……電荷蓄
積電極、２４，２５……分割電極、２６〜２９，
３２，３３……転送電極、３４……ｐ形半導体基
板、３５……ｎ形埋込みチヤネル層、３６……
p-形低濃度不純物層、３７……蓄積部のチヤネ
ルポテンシヤル、３８……分割電極下のポテンシ
ヤル、３９……アナログ信号電荷束、４０……信
号電極下のポテンシヤル、４１……量子化単位電
荷束。
面構造図、第１図ｂ〜ｆは、従来の電荷結合形量
子化回路の動作原理を説明するためのポテンシヤ
ル分布図、第１図ｇは第１図ａ〜ｆのポテンシヤ
ル分布を説明するためのタイミングパルスを示す
図、第２図は、本発明の第１の実施例を説明する
ための電荷結合形量子化回路の平面構造図、第３
図ａは、第２図のＸ−X′線で切断した断面構造
図、第３図ｂ〜ｇは本発明の第１の実施例の動作
原理を説明するためのポテンシヤル分布図、第３
図ｈは、本発明の第１の実施例におけるタイミン
グ、パルスを示す図、第４図ａは本発明の第２の
実施例を示す断面構造図、第４図ｂは第４図ａの
ポテンシヤル分布図、第５図は本発明の第３の実
施例を示す断面構造図、第６図ａ、第７図、第８
図ａは本発明の第４の実施例を示す断面構造図、
第６図ｂ、第８図ｂは第６図ａ、第７図、第８図
ａのポテンシヤル分布図である。図において、 １６……入力障壁電極、１７〜２３……電荷蓄
積電極、２４，２５……分割電極、２６〜２９，
３２，３３……転送電極、３４……ｐ形半導体基
板、３５……ｎ形埋込みチヤネル層、３６……
p-形低濃度不純物層、３７……蓄積部のチヤネ
ルポテンシヤル、３８……分割電極下のポテンシ
ヤル、３９……アナログ信号電荷束、４０……信
号電極下のポテンシヤル、４１……量子化単位電
荷束。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の電荷蓄積部上に絶縁膜を介して
形成された第１及び第２の電極を含む電極列と、
前記第１の電極に隣接して設けられ前記電荷蓄積
部に蓄積された信号電荷を所定の単位電荷束に分
割し時系列量子化信号電荷束列に変換する電荷分
割部と、前記電極列に所定の電圧を印加して前記
電荷分割部に向かつて深くなるポテンシヤルを前
記電荷蓄積部に形成するバイアス手段とを具備
し、前記第１の電極に対応する電荷蓄積部の面積
が前記第２の電極に対応する電荷蓄積部の面積よ
りも小さく、前記電荷蓄積部に蓄積された全信号
電荷が量子化されることを特徴とする電荷結合形
量子化回路。 ２ 前記電荷蓄積部の幅が、前記電荷分割部に向
かつて短くなつていることを特徴とする特許請求
の範囲第１項記載の電荷結合形量子化回路。 ３ 前記第１の電極の電極列方向の長さが、前記
第２の電極の長さよりも短いことを特徴とする特
許請求の範囲第１項または第２項記載の電荷結合
形量子化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182147A JPS57105893A (en) | 1980-12-24 | 1980-12-24 | Charge coupling type quantizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182147A JPS57105893A (en) | 1980-12-24 | 1980-12-24 | Charge coupling type quantizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105893A JPS57105893A (en) | 1982-07-01 |
| JPH0123880B2 true JPH0123880B2 (ja) | 1989-05-09 |
Family
ID=16113174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182147A Granted JPS57105893A (en) | 1980-12-24 | 1980-12-24 | Charge coupling type quantizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57105893A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4231327B2 (ja) | 2003-04-23 | 2009-02-25 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2005116754A (ja) | 2003-10-07 | 2005-04-28 | Hamamatsu Photonics Kk | 半導体エネルギー線検出素子 |
| KR101108026B1 (ko) * | 2010-02-10 | 2012-01-25 | 이규태 | 갠트리 크레인 장치 |
| JP2025186762A (ja) * | 2024-06-12 | 2025-12-24 | 浜松ホトニクス株式会社 | 固体撮像装置、及び、電位設定方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327382A (en) * | 1976-08-26 | 1978-03-14 | Philips Nv | Photosensitive device and photosensitive element used therefor |
-
1980
- 1980-12-24 JP JP55182147A patent/JPS57105893A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105893A (en) | 1982-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4873561A (en) | High dynamic range charge-coupled device | |
| US4012759A (en) | Bulk channel charge transfer device | |
| US3969634A (en) | Bucket background subtraction circuit for charge-coupled devices | |
| GB2026769A (en) | Charge transfer image sensors | |
| US4807005A (en) | Semiconductor device | |
| CA1096969A (en) | Charge transfer device | |
| US3902186A (en) | Surface charge transistor devices | |
| IE54240B1 (en) | Charge-coupled device | |
| JPH0123880B2 (ja) | ||
| US5902995A (en) | CCD image sensor with overflow barrier for discharging excess electrons at high speed | |
| JPH04273449A (ja) | 電荷転送装置 | |
| GB2054961A (en) | Excess Charge Removal in Charge Transfer Devices | |
| JPH02211640A (ja) | 電荷転送装置 | |
| JP3259573B2 (ja) | 電荷転送装置及びその駆動方法 | |
| JPH0511472B2 (ja) | ||
| JPS5944790B2 (ja) | 電荷結合装置 | |
| JPS6249748B2 (ja) | ||
| CN100502025C (zh) | 图像传感器 | |
| JPS6337994B2 (ja) | ||
| US4169231A (en) | Buried channel to surface channel CCD charge transfer structure | |
| US4211937A (en) | Multi-channel charge coupled transfer device | |
| JPS60260154A (ja) | 電荷結合素子の駆動法 | |
| JPS6138624B2 (ja) | ||
| JPS5853861A (ja) | 電荷結合素子 | |
| JP3128338B2 (ja) | 電荷転送素子 |