JPS5853861A - 電荷結合素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電荷結合素子に関するものである。

この電荷結合素子は、共通半導体本体の表面に設けられ
、メモリセルのマトリックスｃ以下、並列セクションと
いう）を形成し、情報を入力する共通直列入力レジスタ
に入力端子で結合され、情報を読取る共通直列出力レジ
スタに出力端子で結合される並置並列レジスタのシステ
ムを具えるＳＰＳメモリの形態を有している。

ｓｐｓメモリは、特に刊行物”＝Ｏｈａｒｇｅ　Ｔｒａ
ｎｓｆｅｒＤｅＶｉＯｅｇ　’　、　Ｏ，Ｈ，８８ｑｕ
ｉｎおよびＭ、？、　’ｒｏｍｐｓｅｔｔ共著、　ムｏ
ａｄｅｍｉｏ　ＰｒｅｓＢ　ＩｎＯ、Ｎｅｗ　ＹＯｒｋ
　、　１９７Ｂ　。

の２４８〜２４９ページにより一般的に知られている。

アナｐグおよびデジタルの両方とすることのできる信号
は、比較的高速度で、ｌラインあた＃）、−、直列入力
レジスタに供給され、次に比較的低速度で並列セクショ
ンを経て転送され、最後に比較的高速度で直列出力レジ
スタを経て読取られる。

直列レジスタは、通常、２相、８相または４相００Ｄに
よって構成される、並列セクションは、また、２相、８
相または４相０（３Ｄラインによって構成することがで
きるが、多数の連続する満杯場所間に、その部質、空場
所が発生する多相システムで構成することもできる。

電荷結合素子では、半導体本体内に形成される空乏層内
に電荷の形で記憶される情報は、漏れ電流によって失な
われ得る。これら漏れ電流の結果、記憶場所は電荷キャ
リアで次第に満たされるので、デジタル情報の場合には
、田ングラン（ｌｏｎｇ　ｒｕｎ　１では′０”信号を
′１”信号と区別することができないか、あるいはほと
んど区別することができない。中間のり７レツシング動
作なしに信号を記憶することのできる期間と定義される
記憶時間（リテンション・タイム）は、漏れ電流の値に
よって決定されるだけでなく、信号が記憶されるＭＯ８
容量の寸法によっても決定される。これら寸法が小さく
なるにしたがって、ＭＯ８容量は一層急速に満たされ、
したがってリテンション・タイムは一層小さくなる。Ｌ
ＳＩ回路およびＶＬ８１回路の寸法が一層小さくなって
できるだけ大きな密度が得られるようになるので、漏れ
電流の影響を減少させることが一層重要となる。

本発明の目的の１つは、ｓｐｓメモリにおけるリテンシ
ョン・タイムを簡単に増大させることにある。本発明は
、特に、後述するように漏れ電流がメモリの縁部に沿っ
て最も大きく、この縁部に沿った寄与を軽減させること
によってかなりの改善を得ることができるという認識に
基づいている。

本発明電荷結合素子は、前記メモリを取囲む半導体本体
部分から前記メモリに流れる寄生電荷キャリアを排出す
るための３つの表面領域を、前記メモリの縁部に沿って
前記半導体本体内に形成し、前記表面領域を並列セクシ
ョンの縁部に沿い且つ並列セクションの両側に延在させ
、前記表面領域を、並列セクションのレジスタ間の距離
に多くともほぼ同じ値の、並列セクションの最外レジス
タからの距離に設けたことを特徴とするものである。

特に、漏れ電流を排出する手段をｓＰｓメモリを製造す
るのに必要な製造工程によって設けることができるので
、電荷結合素子の製造の際に余分の製造工程が不必要で
あるという利点を有する簡単な実施例では、前記表面領
域が、半導体本体内の並列セクションのレジスタに平行
に延在する追加のレジスタの部分を形成することを特徴
としている。

実験により、ｓｐｓマトリックスの縦側部上でのみ漏れ
電流を排出させることによって、２〜８倍の改善が得ら
れることが証明された。これは驚くべきことである。と
いうのは、長さに関して、縦側部と同じオーダの大きさ
であるｓＰｓマトリックスの端面にプロビジ曹ン（Ｐｒ
ｏｖｉｓｉｏｎ　）がなされていないからである。した
がって、本発明のこのＩ！様は重要である。その理由は
、低クロック周波数で動作する並列セクションのそばの
追加のレジスタに基づく電力消費の増加は、多くとも数
幡であるが、追加の排出レジスタを直列レジスタのそば
に設けなければならない場合に、直列レジスタの十分に
高いクロック周波数の結果、十分に大きくなる。

本発明が基づく認識を説明するためには、空乏領域内の
漏れ電流を、空乏領域自身における電荷キャリアの発生
を有する成分、および中性バルクからの拡散、電流と区
別する。一般に、最初に述べた成分は、低温（室温）で
大きい。温度が室温よりも大きい（たとえば６０℃−９
５’Ｃ）動作時に、拡散成分は、空乏領域での発生に等
しいかあるいはこれよりも大きくすることができ、した
がって電荷結合素子のリテンション・タイムを増大させ
るという要求と密接に関連して十分な興味がもたれるＯ 拡散電流は、普通、縦方向成分と横方向成分とを有して
いるＯ縦方向成分は、主に電流密度によって定められ、
各記憶場所に対するとほぼ同じ値を有している。水平（
すなわち横方向）成分は、フィールド酸化物の下側から
記憶場所に拡散する電荷キャリアの供給を有している。

マトリックスの中央にある記憶場所に対して、これら寄
与は互いにほぼ等しく、並列セクシ曹ンのレジスタを互
いに分離するフィールド酸化物路の横方向寸法により決
定される。並列セクションは互いに等しい距離で配置さ
れているので、マトリックスの中央にある記憶場所に対
するこれら漏れ電流寄与は、互いにほぼ同じになる。

メモリ・マトリックスは、縁部で、比較的大きなフィー
ルド酸化物によって取囲まれている。その結果、漏れ電
流排出手段が無い場合、横方向成分は、マド、リックス
の中央におけるよりも縁部における方がかなり高い。並
列セクションの側方にあるメモリに流れる拡散電流は、
最外レジスタに完全にまたは少くともほぼ完全に到達す
る。端面にあるメモリに流れる拡散電流は、大部分が直
列レジスタに到達する。並列セクシ璽ンの最外レジスタ
の１つを経て入力端子から出力端子に転送される信号、
たとえば論理″′Ｏ１１は、全期間中に（横方向）漏れ
電流によって再び満たされる。これに反して、中央レジ
スタを経て転送される信号は、直列レジスタ内の漏れ電
流によって妨害を受ける。期間の残りの部分で、前記漏
れ電流は他のライン間を妨害する。その結果、並列セク
ションの最外レジスタに沿って転送される信号は、並列
セクションの一層中央部分にあるレジスタを経て転送さ
れる他の信号よりも大きな漏れ電流を経験する。本発明
によれば、並列セクションの最外レジスタのそばであっ
て、かつ、最外レジスタから小さな距離に漏れ電流排出
手段を設けることによって、最外レジスタ内での全漏れ
電流を、中央レジスタにおけるとほぼ同じレベルにし、
かつ、リテンション・タイムのかなりの拡大を得ること
ができる。

追加のレジスタが、並列セクシ冒ンのレジスタの幅と同
じように大きい幅を有する場合には、重賛な改善を得る
ことができる。しかし、追加のレジスタの幅を、並列セ
クシ璽ンのレジスタの輻よりもたとえば数倍大きくする
のが好適である。

以下、本発明を実施例および図面に基づいて詳細に説明
する＠ 本発明を説明するために、Ｎ形の表面チャンネルを有す
るＳＰＳメモリの実施例について述べるが、本発明は、
反対導電形の素子およびまたは埋込チャンネル形の素子
においても同じ利点を有して用いることができることは
明らかである。

素子は、Ｐ形の半導体本体を具えている。この半導体本
体は、本実施例ではＰ形シリコンであるが、他の適当な
半導体材料たとえばＧａＡ３とすることもできる。図は
、ｓｐｓメモリマトリックスを具える本体１の部分のみ
を示している。発生器のような周辺電子素子が設けられ
ている半導体本体部分は簡単にするため図示していない
。第２図〜第鴫図から明らかなように、半導体本体は、
その厚さを通じてＰ形である。しかし、メモリが埋込チ
ャンネル形の電荷結合素子より成る場合には、既知のよ
うに半導体本体Ｎｏ表面２に比較的薄いＮ形表面層を設
けることもできる。半導体本体１のドーピング濃度は重
−ではなく、約Ｎｏ　　〜１０１６アク七ブタ原子／ｄ
とすることができる。

メモリ素子は、メモリ素子のいわゆる並列セクションを
形成する多数の並置並列００Ｄチヤンネル８を具えてい
る。第１図は、これらチャンネルのうちの７つを示すが
、実際にはチャンネルの数は多く、実際の構造では数百
とすることができる。

チャンネル８の入力端子を共通の直列入力レジスタ４に
結合し、チャンネル８の出力端子を共通の直列出力レジ
スタｂに結合する。入力レジスタ４および出力レジスタ
６は、それぞれ情報を人力しおよび読取りまたは出力す
る入力接点６および出力接点７（略図的に示す）を有し
ている。

００Ｄチヤンネル８〜５は、比較的厚いフィールド（ｆ
ｉｅｌｄ　）　醸化物８によって半導体本体内に形状が
定められている。この酸化物は、半導体本体の全表面を
ほとんど覆っており、少くとも図示の素子の部分ではＣ
ＯＤチャンネル８，４．５の領域に凹部を有している。

図示の部分を越えてフィールド酸化物８はトランジスタ
の能動領域の区域に開口（図示せず）をさらに有してい
る。本実施例では厚さをたとえばＯ，Ｓ〜１μ冨とする
ことのできる酸化物パターン８はシリコン本体の局部酸
化によって得られるが、他の既知の方法によっても得る
ことができる。寄生チャンネル形成を防止するために酸
化物パターン８の下側のドーピング濃度をチャンネル停
止区域９を設けることによって増大させる。チャンネル
を互いに分離する酸化物細条８の幅は約２μ層である。

チャンネル８自体の幅は、約５μ露である。

００Ｄチヤンネルδ〜６の区域では、半導体本体の表面
は比較的薄い絶縁層ｌＯたとえば０．０５〜０．０７μ
嘗の厚さを有する酸化シリコン層で覆われている。絶縁
層１０上に２層配線システムの形でクロック電極を形成
する。この電極は、多結晶シリコンの電極１１と電極１
１間に設けられたたとえばＡ！（あるいは必要ならば多
結晶）の電極１２とを具えている。電極１ｊｌは電極１
１と普通に重なり、電極１１の酸化によって形成するこ
とのできる中間酸化物層１８によって電極１１から絶縁
されている。

簡単にするために、第１図の平面図では電極１１、１　
ｇを重ねずに単に並置して示している。

直列入力レジスタ４および直列出力レジスタ５を２相０
０Ｄによって構成することができる。各００Ｄはそれぞ
れクロックライン１４．１５ｔｉ３，１：び１６．１フ
を有している。８和動作に必要な対称電位分布を得るた
めには、ムｌゲート１２の下側の区域１８内のドーピン
グ濃度をＰ−インプランテーションによって増大させる
。その結果、ゲ−）１ｇの下側に電位障壁が形成され、
ゲート１１および１２に電圧が供給されるとゲート１１
の下側に電位井戸が形成される。もちろん、２相動作に
必要な電位分布をＰ−インプランテーション以外の他の
既知の方法で得ることもできる。レジスタ４および５の
Ａ！ゲート１２をそれぞれ第１図に斜線で示す接点１９
の区域で連続する多結晶電極１１に接続する。さらに、
多結晶電極１１を斜線の接点２０の区域でそれぞれムｌ
クロックライン１４．１５および１６．１７に接続する
。

並列セクションでは、２相動作あるいは必要ならば３和
動作または福相動作に対してグループ化することもでき
る。しかし、本実施例では並列セクションをいわゆる多
相システム（またはりプル相）の形態で構成する。この
多相システムでは、多数の連続する満杯井戸に空井戸が
その都度発生し、空井戸はクロックパルス毎に１つの位
置だけ転送される。直列レジスタ会およびｂにおけると
同様に、Ａ！アゲ−１ｇを接点２１の区域で連続する多
結晶電極にそれぞれ接続する。他方、Ｐ形のインビラン
チージョン区域１８がムｌゲート１２の下側に形成され
る。それぞれのム！−多結晶組合せは、１つのステップ
を形成する。このステップでは多結晶ゲー）１１の下側
の領域は記憶場所として機能し、ムｌゲートの下側の領
域１８は電位障壁／転送領域として機能する。並列セク
ション内の多結晶ゲート１１を接点２ｊ＋を経てムｌ−
クロックライン２８〜２８に接続する。

第１図は、関連するクロックラインを有する６つの相の
１つのグループのみを示す。必要数の要素を得るために
は、パターンをその都度周期的に繰返し、第１の次のム
！−多結晶電極対を再びクロックライン２８に結合し、
次のムｌ−多結晶電極対をクロックライン２４に結合す
ること等は明らかである。さらに、必要な相の数は６つ
ではなく、実際の構造ではできるだけ多くの情報密度の
点から多くすることができ、たとえば１０個とすること
ができる。

第１１１Ｉ極対１１’、１２’をクロックライン２８〜
２８の１つに接続せず、別の導体２９に接続して直列レ
ジスタ４から並列セクション８への電荷゛パケットの転
送を駆動する。

この実施例は直列入力レジスタ鳴および直列出力レジス
タ５において、ｌ情報単位あたり２個のバーチカルレジ
スタ８を具えている。このことは、情報パケットの各ラ
インを２つの連続するステップでそれぞれ供給しおよび
読取らなければならないことを意味している。この２つ
のステップでは、たとえば第１ステツプにおいて偶数レ
ジスタ８に記憶される電荷パケットを入力レジスタ４に
初めに入力し、並列セクションに転送し、次に奇数を有
するレジスタに記憶される電荷パケットを入力レジスタ
４および並列セクションに入力する。同様に、読取り時
に初めに偶数レジスタ８のパケットを領域５に転送し、
次にパケットを奇数レジスタ８に転送する（飛越し）。

これに関連して、２つの指金くしを有する電極を並列チ
ャンネル８から直列出力レジスタ５への情報の転送に用
いることができる。この電極構造（簡単にするため第１
図には示しておらず、かつ本発明の一部を構成しない）
は、米国特許第８９６’７ｇ５４号明細書に開示されて
いる。

本発明によれば、素子は漏れ電流を排出させ、したがっ
てリテンシヨン・タイムを増大させるメモリの縁部に沿
った手段８０を具えている。この手段は、半導体本体内
に形成される表面領域を有している０この表面領域は並
列セクシ曹ンの縁部に沿ってほぼ延在し、並列セクショ
ンのチャンネル８間の距離に多くともほぼ等しい隣接並
置されたＣＯＤチャンネルからの距離に設けられている
。

００Ｄチャンネル間の距離が約２μ禦輻の埋込酸化物細
条８によって定められる実施例では、表面領域８０と並
置００Ｄチヤンネルとを約２μ嘗幅の埋込酸化物路８２
によって互いに分離する。

必要ならば、領域８０をＰ形すブストレートｌとＰ−Ｍ
接合を形成するＮ形表面領域によって形成することがで
きる。このＰ−Ｈ接合を逆バイアスすることによって、
領域８０付近にある電子をこれら電子がメモリの記憶場
所すなわちメモリセルに達する前に捕獲して排出する。

領域８０は、クロック電極ｘｘ、ｘｓの下側に設けられ
、およ・び少くとも自己整列プロセスにおいて、たとえ
ば直列入力レジスタ４と直列出力レジスタ６との入力ダ
イオードおよび出力ダイオードと同時に形成することが
できないので、領域８０を形成するためには別個のドー
ピング工程が必要となる。したがって領域８０には追加
の（ダミー）電荷結合素子の電荷転送チャンネルを並列
セクションのチャンネル８間に延在させて用いるのが好
適である。

これらのダミーチャンネルを残りの電荷転送レジスタと
同時に製造することができないので余分の製造工程が必
要となる。漏れ電流をダミーチャンネルによって捕獲し
、電荷パケットの形で出力端子８１に送り、電荷の形で
チャンネルδにおいて排出することができる。本実施例
ではチャンネル８０はそれぞれ関連する出力ダイオード
（図示せず）を有する別個の出力接点８１を具えている
。

この出力接点には、動作中逆電圧を供給することができ
る。しかし必要ならば、レジスタ８０をレジスタ８と同
様に直列出力レジスタ５に結合することもできる。この
場合、漏れ電流をレジスタ５および出力接点７を経て、
電荷パケットとして排出させることができる。しかし、
情報を含まない多数の信号が直列出力レジスタから取出
される情報を含む信号間に発生することは多くの場合望
ましくないので、チャンネル８０が本実施例のように別
個の出力端子８２を具えるのが望ましい。

良好な排出を得るためには、チャンネルδ０の幅をチャ
ンネル８の幅よりも大きくなるように選ぶ。チャンネル
８の幅に対する特定の値は一例として約５μ鳳であり、
他方、チャンネル８２に対して約２０μｌ１ＩＮ４０μ
禦の幅を選んだ。

第５図は、並列セクションに８ラインおよび１０位相シ
ステムの幅を有する前述した構造のＳＰＳメモリに動作
中供給されるクロック電圧ヲ示す。

接点（図示せず）を経て、　Ｌ５Ｖの直流電圧をサブス
トレート１に供給する。クロック電圧φｓ１．φＥｊｇ
、φＴＧ　ｌφＰ１．φＰｓ、φＰａ　、、、等はθ〜
６■間を変化する。φ８　およびφ８　はクロックライ
ン１４．１５と直列入力レジスタ４のそれぞれ１パ奇数
電極および偶数電極とに供給される電圧である。φ７゜
は転送電極１１’、１２’の供給ライン２９を経て供給
される電圧である。φＰ１．φ、Ｓ、φＰ″・・・は並
列セクションの電極に供給されるクロック電圧である。

＋１．指示電圧値で、５■の電圧が第２電極に供給され
ると第１ＩＫ極から次の第２電極に信号が転送される。

このとき第２電極が０■に復帰し、この電極の下側の電
荷はサブストレートでの電圧−２，５Ｖのために記憶さ
れたままである。その結果、電極の下側で関連する電位
分布を有する空乏領域は電極の電圧が０■で発生する。

第５図に示される瞬時で、情報パケットのラインは、パ
ルスφア　によって転送電極１１’、１ｇ’から並列セ
クションの第１段に転送される。同時に新しい情報が直
列入力レジスタ４に供給される。

瞬時ｔ工で、直列入力レジスタ４は満杯である。

このことは、奇数番号を有するすべての場所が占領され
ていることを意味する。この情報は一瞬時ｔ□のパルス
φＴ、によって電極１１’、１！１．’の下側に供給す
れ、直列入力レジスタのすべての偶数場所が占領される
瞬時ｔ、まで直列人力レジスタがあらためて満たされる
期間中、電極１１’、Ｉｇ’の下側に記憶されたままで
ある。瞬時ｔ、てこの情報は、転送ゲー）　１１’　、
　１ｇ’の下側の未だ満たされていｆｘイ場所にパルス
φア。によって移送される。この過程は”飛越しく　ｉ
ｎｔｅｒｌａｏｉｎｇ　）　”として示される。同時に
、転送電極１１’、１ｇ’に続く多相システム内の空行
が第１の次の電極対１１．１２（以降、第１１！Ｅ極対
と名付ける）の下側に存在する。−゛空行はまた、第１
電極対に接続された第１１．第２１．２１’電極対に存
在する。他の電極対（第２および第１０）の下側の行は
、満杯である。すなわち、情報で満たされている。

瞬時ｔ、で、電圧パルスφＰ”（＋５Ｖ）を並列セクシ
ョンの第１（および第１１．第２１等）［極対に供給す
る。その結果、転送電極１１’、１２’の下側の情報パ
ケットの行は第１［極対に転送される。同時に第１０．
第２０．＠８０等の電極対の下側の行は１つの場所だけ
移動し、このため空行は第１０．第２０．第８０等の電
極対の下側にある。

瞬時ｔ４で、電圧φア　を第ｉｏ、第ｇｏ、第８０電極
対に供給する。このため、第９．第１９゜第２９電極対
の下側の満杯行が１つの場所だけ移動する。このように
、空場所は上方に移動する。

多相システムにおいて周波数を適切に選択することによ
って、ｉｌｌ！１電極対の下側の行を転送電極１１’、
１ｇ’の下側の行が再び満杯となるときに空にすること
ができる。その結果、全プロセスを繰・り返すことがで
き、情報をメモリに行毎に書込むことができる。第５図
から直列レジスタ番および並列セクションのクロヅク周
波数ｆおよびｆ８に対してｆｐ−、ｒ、が成り立つこと
が明らかである。

ここにＮは並列ライン８の数である。

前述した種類の素子では、情報は半導体本体内に局部的
に形成される空乏領域内の電荷の有無によって特徴づけ
られる。前述したように、空乏領域内の前記電位井戸は
漏れ電流のために徐゛々に満たされる。本発明に関連し
た研究から４０°Ｃ以上の碩準動作湿度で、半導体本体
の電気的中性部分に発生する電荷キャリヤの拡散電流の
値は空乏領域自体に発生する漏れ電流に、等しいかまた
は漏れ電流よりも大きい。本発明に基づく効果を説明す
るために第６図は、８つの同じチャンネル８を有する素
子の略断面図に拡散電流の分布状態を示す。

表面２から大きな距離にある半導体本体１の背面上の大
部分に対して発生する拡散電流はほぼ下側表面から上側
表面に流れる。チャンネル８の下側で電流ラインはチャ
ンネル８内を直接に進んでいる。しかし、フィールド者
化物８の下側では、電流ライン８４は、電荷を集めるこ
とのできる最も近い場所の方に横方向に曲がる。並列セ
クションの中心にある非常に狭い酸化物細条８ｂの下側
の電荷キャリヤは矢印８５．８ｆｌで略図的に示すよう
に細条８の両側に存在するチャンネル８間に一様に分布
しなければならない。メモリの縁部に沿って電荷キャリ
ヤはすべて最も近い同一の記憶場所に移動する（矢印８
７）。前記寄与 （ｃｏｎｔｒｉｂｕｔｉｏｎ　）は大きな領域から与え
られ、すべての前記電荷は一方の側のみに流れ、漏れ電
流の周辺寄与はかなり大きい。第７図は、マトリックス
の縁部の２個のセル（ａおよび０）とマトリックスの中
央にある１個のセルｂに対し、漏れ電流密度の値を縁部
への距離の関数として示す。左側のセルａと右側のセル
Ｃとはそれぞれ大きな漏れ電流密度が生じるマトリック
の縁部に隣接している。セルｂの縁部で、およびセルａ
とｂの内側縁部での小さい電流ピークは、酸化物細条８
ｂの横方向寄与によって生じる。

メモリの端面（直列入力レジスタおよび直列出力レジス
タのそばの）での電流密度は並列セクションの縁部での
値に等しいか、あるいはほぼ同じ値である。しかし、並
列セクションの縁部を経ての寄与の影響は、メモリの端
面を経ての寄与の影響よりもかなり大きい。最後に述べ
た要素は、直列入力レジスタ４および直列出力レジスタ
５によって大部分が捕獲され、比較的高い直列クロック
周波数の結果、電荷パケットあたり集めら′れた漏れ電
流に小さな寄与を与える。並列セクションの縁部を経て
メモリに流れる漏れ電流は、並列セクションの最外レジ
スタによって主に捕獲される。

最外レジスタ８によって並列セクションを経て移送され
る信号は、並列セクションにおける全転送時間内に漏れ
電流によって再び満たされる。同時に、漏れ電流は書込
まれるべき他の行間の端面を経て分布するので、並列セ
クションでの転送中に漏れ電流の結果集められる電荷は
多い。

第８図は、漏れ電流排出レジスタ８０を用いずに、前述
の構造の実験的ＳＰＳメモリに入力された１２８ビツト
情報の出力信号を示す。偶数または奇数の並列レジスタ
を経て出力レジスタ５に転送された１２８ピツトは、第
８図に示す５個の１　ｕ情報を除いて、はとんど０　°
″情報構成された。温度は、９５℃であった。第８図か
ら並列セクションの縁部に沿って転送される信号は、よ
り内側に設けられているレジスタを経て転送される信号
よりも一層大きな漏れ電流を経験する。

１０４１７秒の遅延時間で、縁部での１１′と′θ″°
との間の差は、すでに不所望なほどに小さくなることが
確かめられた。レジスタの端面を経ての漏れ電流は、Ｓ
ＰＳ素子のすべての行間に１０ミリ秒の遅延時間内に分
布し、その結果はとんど影響を有さない。前述の実施例
のように、並列セクションのそばに追加のレジスタ８０
を設けることによって、並列セクションの最外レジスタ
における漏れ電流レベルを中央レジスタの漏れ電流レベ
ルと同一かまたはこれにほぼ同一に減少させることがで
きる。追加のレジスタの幅は、レジスタ８の幅の８〜５
倍を選ぶのが望ましい。その理由は、第８図から明らか
なように、この場合には全横方向拡散電流を受けること
ができるからである。

並列セクションの中央における漏れ電流は、約９５°Ｃ
の温度で１０１〜１０−７ム／　ｃｄであった。

このことは、１０ミリ秒の遅延時間後に記憶場所が約１
０％背景電荷（ｂａｃｋｇｒｏｕｎｄ　ｃｈａｒｇｅ　
）で満たされることを意味している。デジタル情報処理
のためには、このレベルは通常かなり低いものである。

しかし、ダミーチャンネル８０が無い場合、漏れ電流は
約５０％背景電荷を与える。この背景Ｗ１荷は、”１″
レベルと′０”レベルとの間の区別に対して非常に高い
。

ダミーチャンネル８０は、並列セクションのほぼそばに
ある。したがって、直列人力および直列出力レジスタ４
．５はダミーチャンネルを有さないので、全体の消費電
力はほとんど増大しない。

１個のセルあたりの電力消費は、ｆＣｖ　である。

ここにｆはクロック周波数、Ｃは容量、Ｖは電圧ストロ
ーク（５ｔｒｏｋｅ　）の値である。Ｎ個の並列レジス
タのメモリでは、ｆ−−ｆｓであるからＮ （ｆＢ−直列レジスタにおける周波数）、２６６個の列
を有しダミーチャンネルの幅が一定のメモリにおける消
費電力の全体の増加はせいぜい数％である。これとは反
対に直列レジスタ４．５のそばにダミーチャンネルを設
ける必要がある場合、直列レジスタの高クロック周波数
の結果による全電力消費は、はぼ２倍となる。

多くの場合において、メモリの端面で漏れ電流排出を与
える、たとえば周辺回路における術撃イ□オン化により
発生される寄生電荷を排出することが好適である。しか
し、この場合には直列レジスタから非常に短い距離（数
μ箇）で漏れ電流排出を与えることは必要ではない。第
１図は、クロック電極とそれらのソース（５ｏｕｒ５ｅ
　）接続部およびクロックライン１４．１５とによって
覆われる領域の外側にあるこのようなドレイン（ｄｒａ
ｉｎ　）８８を示す。ドレイン８８は、Ｎ形表面領域に
より簡単に構成することができる。このＮ形表面領域は
、サブストレートｌとＰ−Ｎ接合を形成し、・この接合
は接続部δ９によって逆７＜イアスすることができる。

領域８８をダミーチャンネル８０のそばに設けることが
でき、ｓｐｓ構造を取囲むリングとして構成する。

第９図は、最初の実施例において述べたＳＰＳ構造の変
形実施例の略平面図であるＯこの図は、直列入力レジス
タ会と、直列出力レジスタｂと、中間の埋込酸化物細条
８を有する数個の並列レジスタ８とを略図的に示す。並
列セクションの符号φ２　、φ１　、φＰＢ・・・等を
付されたクロック電極のうち数個を図示する。並列セク
ションの右側に＆ま・前の実施例のようにｇμ箇幅の酸
化物細条８２にヨッて最外レジスタ８から分離されタタ
ｆ−４ヤンネル８０を設ける。左側では、ダミーチャン
ネルを２つのサブチャンネル８０ａとｓｏｂとｃ分ける
。中間酸化物細条８２ａおよびｓｇｂの幅４ままた、２
μ嘗である。幅が並列セクションの右側のチャンネル８
０の幅に等しいダミーレジスタａＯａは、動作中に縁部
から発生する漏れ電流の大部分を受取る。この漏れ電流
は、出力接点８１ａを経て排出することができる。別個
の出力接点を有するダミーレジスタ８０ｂは、基本的に
レジスタ８と同じ漏れ電流を経験する。出力端子Ｊｌｌ
ｂから取出される信号を直列出力レジスタの出力端子７
で読取られる情報を含む信号の読取時に、基準（′０　
”レベル）として用いることができる。

もちろん、並列セクションの右側にあるダミーレジスタ
８０を、このように分けることもできる。

本発明は前述の実施例に限定されるものではなく、当業
者によれば本発明の範囲からはずれることなく多くの変
更が可能なことは明らかである。

たとえば、前述の実施例において導電形を逆にすること
ができる。本発明は、表面転送を有する００Ｄの外に、
バルク転送を有するＯＯＤ　（たとえばＢＯＯＤ）、お
よびパケット・プリゲーＦ形の電荷転送素子（ＢＢＤ　
）に好適に用いることができる。

均質なＰ形すブストレートの外に、より強力にドープさ
れた（Ｐ＋）サブストレート上に弱くドープされたＰ形
エピタキシャル層の形態の半導体本体を用いることがで
き、この半導体本体内では、サブストレート内での高ド
ーピングの結果、漏れ電流レベルはすでにかなり減少し
ている。

【図面の簡単な説明】

ｖｇ１図は、本発明Ｆ３ＰＢメモリの略平面図、第２図
は、第１図の１−１線断面図、 ＠８図は、第１図の厘−１線断面図１ 第４図は、８ｇ１図のＷ−Ｗ＠断面図、第５図は、動作
中に供給されるりｐツク電圧を示す図、 第６図は、ダイナミック・メモリセルにおける多数の漏
れ電流成分を示す図、 第７図は、種々のセルにおける漏れ電流の値をセルの縁
部への距離の関数として示す図、第Ｓ図は、従来のＳＰ
Ｓ構造における漏れ電流をセルから縁部への距離の関数
として示す図、＠９図は、第１実施例に示すＳＰＳ構造
の変形例の略平面図である。 １・・・半導体本体　　　　８・・・ＯＯＤチャンネル
４・・・直列入力レジスタ　６・・・直列出力レジスタ
６・・・入力接点　　　　　７・・・出力接点８・・・
フィールド酸化物　９・・・チャンネル停止区域１０…
絶縁層　　　　　１１，１ｇ・・・電極１８・・・中間
酸化物層ＩＬＩＩＳ、１６１１フ・・・クロックライン
ＩＢ・・・Ｐ形インプランテーシ菅ン区域２８〜１Ｂ・
・・ムｌ−クロックライン　８０・・・　漏れ電流排出
レジスタ。

Claims (1)

1. 【特許請求の範囲】 Ｌ　共通半導体本体の表面に設けられ、メモリ七ルのマ
   シリツクス（並列セクタ１ン）を形成し、情報を入力す
   る共通直列入力レジスタに入力端子で結合され、情報を
   読取る共通直列出力レジスタに出力端子で結合される並
   置並列レジスタのシステムを具える５ｐｓ−メモリの形
   態の電荷結合素子において、前記メモリを取囲む半導体
   本体部分から前記メモリに流れる寄生電荷キャリアを排
   出するための２つの表面領域を、前記メモリの縁部に沿
   って前記半導体本体内に形成し、前記表面領域を並列上
   クシロンの縁部に沿い且つ並列上クシＨンの両側に延在
   させ、前記表面領域を、並列セクションのレジスタ間の
   距離に多くともほぼ同じ値の、並列セクションの最外レ
   ジスタからの距離に設けたことを特徴とする電荷結合素
   子。 ｉ　特許請求の範囲第１項に記載の電荷結合素子におい
   て、前記表面領域が、半導体本体内の並列セクションの
   レジスタに平行に延在する追加のレジスタの部分を形成
   することを特徴とする電荷結合素子。 亀　特許請求の範囲第３項に記載の電荷結合素子におい
   て、前記追加のレジスタが、別個の電流接点を有するこ
   とな特徴とする電荷結合素子。 ４　特許請求の範囲第８項に記載の電荷結合素子におい
   て、前記追加のレジスタの幅を、並列セクションのレジ
   スタの幅よりも大きくしたことを特徴とする電荷結合素
   子。 １　特許請求の範囲第１項から１１！４項のいずれかに
   記載の電荷結合素子において、前記最外レジスタのうち
   少なくとも１個が、基準信号を取出す別個の出力端子を
   有することを特徴とする電荷結合素子。 ａ　特許請求の範囲第１項から１１５項のいずれかに記
   載の電荷結合素子において、手導体本体内に、漏れ電流
   を排出する他の表面領域を形成し、これら表面領域は、
   半導体本体内の前記直列レジスタのそばをこれに平行に
   延在し、前記最初の表面領域と並列セクションの前記最
   外レジスタとの間の距離よりも大きい一前記直列レジス
   タからの距離に設けたことを特徴とする電荷結合素子〇