JPH01239486A - 出力応答圧縮器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力応答圧縮器、特に集積回路の論理機能試験
が容易となり、かつ極めて複雑な集積回路でも試験可能
となる様に集積回路自体に組み込まれた出力応答圧縮器
に関する。

〔従来の技術〕

高度に集積１ヒされ、かつ複雑化した集積回路の論理機
能テストを容易にする１つの方法は、テスＩ・すべき集
積回路内部にテストパターン発生器及びテスト出力評価
部等のテスト機構を組み込んでしまうことである。この
様にすることにより、集積回路内部に埋め込まれて外部
端子から直接アクセスできず、テスＩ・することが困難
であった部分の回路も、容易に論理機能テストを行なう
ことができる。

ところで、テスト機構を集積回路に組み込む場合、膨大
な出力応答を逐一期待値と比較することは不可能なので
、出力応答を圧縮し、圧縮した出力応答を期待値と比較
するという方法が採られる。

この出力応答圧縮器はテスＩ・出力評価部の重要な部分
を占める論理回路ブロックであるが、１９７９年に開催
された国際テスト会議（ＩｎｔｅｒｎａｔｉｏｎａｌＴ
ｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ）の論文集３７ページ〜
４１ページに”ＢｔｌｌＬＴ−ＩＮ　ＬＯＧＩＣＢＬＯ
ＣＫ　０ＢＳＥＲＶＡＴＴＯＮ　ＴＥＣＩＩＮＴＱＵＥ
Ｓ′°と題して報告された論文中に示された多入力符号
解析器が、よく用いられる。

この多入力符号解析器は、線型帰還シフトレジスタの各
段に入力を入れられる様にしたもので、４ビツトの多入
力符号解析器の例の概略プロ・ツク図を示す。

第２図は、被テスト回路（図示せず）からの出力がり。

、Ｄｉ　、Ｄ２　、Ｄ３の４ビツトである場合を示して
おり、あるサイクルにおける被テスト回路の各出力り、
、Ｄ２．Ｄ３は排他的論理和回路（以下ＥＸＯＲゲート
と記す＞２６．２７．２８に入力され、フリップフロッ
プ２１，２２．２３の各出力との排他的論理和演算後、
フリップフロップ２２．２３．２４に入力される。また
被テスト回路の出力ＤｏはＥＸＯＲゲート２５に入力さ
れ、フリップフロップ２３と２４との排他的論理和演算
後、フリップフロ・・ｌプ２１に入力される。

そして、次のサイクルで被テスト回路の各出力り、、Ｄ
、、Ｄ２．Ｄ３も全く同様にしてフリップフロップ２１
，２２，２３．２４に各々入力され、以後同じ動作が繰
り返される。従って、被テスト回路からの出力が何パタ
ーンあっても、結果は４ビツトに圧縮されることになり
、期待値も４ビツトで良く、テストのために付加するハ
ードウェア量が少なくてすむ。

〔発明が解決しようとする課題〕

しかしながら、上述の出力応答圧縮器においては、被テ
スト回路からの出力り。、Ｄ、、Ｄ２゜Ｄ３全てを同時
に圧縮しているので、被テスト回路全体の良否の判定は
できても、もつと詳細な故障箇所に関する情報は全く得
られず、不良解析が出来ないという問題点を有する。

本発明の目的は、上記の従来技術の問題点を排除し、よ
り詳細な故障箇所に関する情報が得られる出力応答圧縮
器を提供することにある。

〔課題を解決するための手段〕

本発明の出力応答圧縮器は、複数の出力線からの出力応
答を同時に圧縮する多入力線型帰還シフトレジスタ型の
出力応答圧縮器において、前記複数の出力線のうちの１
つの出力線からの出力応答を選択的に前記多入力線型帰
還シフトレジスタの初段に入力する第１の選択手段と、
前記複数の出力線から前記任意の１つを除いた残りの出
力線からの出力応答のそれぞれを前記多入力線型帰還シ
フトレジスタの初段以外の各段に入力するか否かをｊ■
択する第２の選択手段とを設けたことを特徴とする。

〔作用〕

本発明は、上記構成を採用することにより従来技術にお
ける問題点を解消している。すなわち、従来技術は全出
力同時圧縮しかできないので、被テスト回路全体の良否
判定しか出来ないが、本発明は、被テスト回路の各出力
を１つずつ圧縮することも可能にすることで、より詳細
な故障箇所に関する情報が得られる。

〔実施例〕

以下、図面を参照しながら本発明の詳細な説明する。

第１図は、本発明の典型的な一実施例を示す構成図であ
る９ 本実施例は被テスト回路（図示省略）からの出力が４ビ
ツトで、これを圧縮する出力応答圧縮器の段数も同一で
ある場合を示しているが、本発明はこれに限定されるも
のではなく、出力応答圧縮器の段数が被テスト回路の出
力数よりも多くてもかまわないのは言うまでもない。

さて、第１図に示した出力応答圧縮器は、被テスト回路
からの出力り。、Ｄ、、Ｄ２．Ｄ３に対応する４つのフ
リップフロップ１．２，３．４と、各フリップフロップ
に対応する４つのＥＸＯＲゲート５，６．７．８と、そ
の出力がそれぞれＥＸＯＲ６，７，８の一方の入力とな
るＡＮＤゲート１０．１１．１２と、マルチプレクサ１
３とから成り、制御信号Ｃ２を切り換えることにより、
２種類の出力応答圧縮器として動作する。

１つは被テス■・回路からの全出力Ｄｏ〜Ｄ３を同時に
圧縮する従来と同様の出力応答圧縮器であり、もう１つ
は被テスト回路からの出力り。〜Ｄ３のうちの任意の１
つの出力のみを圧縮する出力応答圧縮器である。

制御信号Ｃ２を論理”　１　”のレベルに設定すると、
ＡＮＤゲート１０．１１．１２は被テスト回路からの出
力り、、Ｄ２．Ｄ、を出力し、ＥＸＯＲゲー）６，７．
８にそれぞれ入力する。従ってフリップフロップ２，３
．４には前段のフリップフロップ１，２．３と被テスト
回路からの出力り、、Ｄ２．Ｄ３とのそれぞれ排他的論
理和か入力されることになる。

そして、この時制御信号Ｃ１を、マルチプレクサ１３が
被テスト回路からの出力り。、Ｄｌ。

Ｄ２．Ｄ、のうち出力り。を出力する様に設定すると、
ＥＸＯＲゲート５には被テスト回路からの出力Ｄｏが入
力され、フリップフロップ１には、フリップフロップ３
，４と、この出力Ｄｏの排他的論理和か入力されること
になる。即ち、この場合には前述の従来例と同様に、被
テスト回路からの出力り。〜Ｄ３を全て同時に圧縮する
出力応答圧縮器が実現される。

次に制御信号Ｃ２を論理“０パのレベルに設定すると、
ＡＮＤゲー１−１０．１１．１２は被テスト回路からの
出力り、、Ｄ２．Ｄ３にかかわらず論理“０′°を出力
するので、フリップフロップ２．３．４は前段のフリッ
プフロップ１，２．３の値がシフトされるだけとなる。

そしてこの時制御信号Ｃ１は被テスト回路からの出力Ｄ
ｏ、Ｄ、。

Ｄ２．Ｄ３のうちのいずれか１つを選択する様にマルチ
プレクサ１３を制御するので、マルチプレクサ１３によ
り選択的に出力された被テスト回路からの出力のみが、
出力応答圧縮器に入力されることになる。即ち、この場
合には、被テスト回路からの出力り。〜Ｄ３のうちの任
意の１つを圧縮する出力応答圧縮器が実現される。

この様に、１つの出力応答圧縮器に２つのモードをもた
せることにより、従来例で得られる故障に関する情報よ
り多くの情報が得られる。即ち、最初に被テスト回路の
出力り。〜Ｄ、を全て同時に圧縮するモードで動作させ
、被テスト回路のＧｏ、／　Ｎ　ＯＧ　Ｏテストを行な
う。そして、不良と判定された被テスト回路にのみ、１
つの出力だけを選択的に圧縮するモードを適用し、被テ
スト回路の出力を順次本発明による出力応答圧縮器に入
力し、テストすることにより、どの出力が不正出力を出
したのかを容易に検出することができるからである。

１つの出力のみを圧縮できるモードでは入カバターンの
何パターン目で故障が検出されたかを検出することもで
き、従来例にくらべて、被テスト回路の故障箇所に関す
る情報が格段に増加することになる。しかも極めてわず
かな論理ゲートの追加で実現できる５ 〔発明の効果〕 本発明によれば、以上述べた様な構成を採用することに
より、従来例にくらべより詳細な故障情報が得られるよ
うになる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図であり、第２図
は従来例を示す構成図である。 Ｄｏ、Ｄ、、Ｄ２．Ｄ３・・・被テスト回路からの出力
、１．２．３，４，２１．２２．２３．２４・・・フリ
・ツブフロップ、５，６，７，８，９．２５゜２６．２
７．２８．２９・・・排他的論理和回路、１０．１１，
１２．・・・ＡＮＤゲート、１３・・・マルチプレクサ
、ＣＩ、Ｃ２・・・制御信号。

Claims (1)

1. 【特許請求の範囲】 複数の出力線からの出力応答を同時に圧縮する多入力線
   型帰還シフトレジスタ型の出力応答圧縮器において、 前記複数の出力線のうちの１つの出力線からの出力応答
   を選択的に前記多入力線型帰還シフトレジスタの初段に
   入力する第１の選択手段と、前記複数の出力線から前記
   任意の１つを除いた残りの出力線からの出力応答のそれ
   ぞれを前記多入力線型帰還シフトレジスタの初段以外の
   各段に入力するか否かを選択する第２の選択手段とを設
   けたことを特徴とする多入力線型帰還シフトレジスタ型
   の出力応答圧縮器。