JPH0123949B2 - - Google Patents

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JPH0123949B2
JPH0123949B2 JP54075715A JP7571579A JPH0123949B2 JP H0123949 B2 JPH0123949 B2 JP H0123949B2 JP 54075715 A JP54075715 A JP 54075715A JP 7571579 A JP7571579 A JP 7571579A JP H0123949 B2 JPH0123949 B2 JP H0123949B2
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Takahiro Okabe
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Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は、半導体装置の構造に関するものであ
る。本発明の装置構造は従来構造と比較して、よ
り微細となり、また高速動作を行なうのにより適
したものである。
(2) 従来技術 第１図に断面構造を示した半導体装置は、半導
体集積回路（IC、LSI）に用いられている従来の
バイポーラ・トランジスタである。
従来のトランジスタの構造は、npnトランジス
タを例にとれば、ｐ型Si基板１１上に設けられた
ｎ型Siエピタキシヤル層１３内にｐ型ベース領域
１４を形成し、さらにベース領域１４内にｎ型エ
ミツタ領域１５を形成することによつて得られ
る。なお、図中で、１２および１２′はn+型埋込
層およびコレクタ電極取り出し用n+型拡散領域
であり、１６は隣接素子との分離用ｐ型領域であ
る。この様に従来の素子構造では、トランジスタ
の活性領域、非活性領域が全てpn接合によつて
分離されているため、主に次の様な欠点がある。
ベース領域中の非活性領域とコレクタ領域と
の容量が大きいため、消費電力が大きく、高速
動作に不向きである。
ベース領域１４、エミツタ領域１５、n+型
拡散領域１２′、分離領域１６が、独立した光
学的エツチング工程によつて形成されるため、
互のホトマスクの合わせ精度による余裕を考え
て設計しなければならない。そのため、素子面
積が大きくなる。
上記、において、特にの容量の問題は重
要である。
すなわち、集積回路デバイスの性能を表わす際
の基本的な目安である速度と消費電力とは、使用
するトランジスタの電流値と、この電流で充放電
する必要がある寄生素子をも含めた素子の静電容
量とにより決定される。所定の電流値に対して、
トランジスタを動作させるのに必要な電力の値
は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対し
て、トランジスタのRC時定数はこの容量に比例
するので、トランジスタの動作速度を高めるに
は、容量値の低減を図らねばならない。
(3) 発明の目的 本発明は、従来の半導体装置の上述の欠点を改
善し、消費電力が小さく、高速で、素子面積の小
さなバイポーラトランジスタ等の半導体装置を提
供することにある。
又、本発明の他の目的は、半導体装置の活性領
域外を酸化膜で分離して寄生容量を減少させ、さ
らに耐圧の高い半導体装置を提供することにあ
る。
(4) 実施例 以下、本発明を実施例を参照して詳細に説明す
る。
実施例 １ 第２図に、本発明の半導体装置の第１の実施例
の断面構造を示す。
第１の実施例で示す本発明のバイポーラ型トラ
ンジスタは、多結晶シリコン層２８を用いること
により、非活性ベース領域を絶縁膜２７上に形成
し、上記の従来装置の欠点を無くし、またベー
ス・エミツタ領域を自己整合法により形成し、上
記の従来装置の欠点を無くしている。本発明に
よる素子は、トランジスタの活性領域を凸型にす
ることによつて高速化、微細化を可能にしてい
る。なお、図の構造をnpnトランジスタとすれば
２１，２２，２２′，２３，２６はそれぞれｐ型
Si基板、n+型埋込層、n+型高濃度領域、ｎ型エ
ピタキシヤル層（以上２２，２２′，２３でコレ
クタ領域）、ｐ型分離領域であり、２４，２５，
２７，２８，２９，２０は、それぞれｐ型ベース
領域、ｎ型エミツタ領域、酸化膜（SiO2膜等）、
多結晶Siによるｐ型外部ベース領域、層間絶縁膜
（SiO2膜等）、電極である。
第３図は、本実施例による半導体装置の製造工
程を示したもので、第２図の断面構造になる以前
を示してある。以下製造過程を図番にしたがつて
説明する。第３図ａ：ｐ型Si基板３１上にn+型埋
込層拡散３２を行いｎ型Siエピタキシヤル層３３
を成長し、ｐ型分離領域３６を形成し、全面にシ
リコン酸化膜以外の絶縁膜、たとえばシリコンち
つ化膜（Si2N4）を堆積し、エツチングしてトラ
ンジスタの活性部分のみシリコンちつ化膜３０１
を残す。さらに３０１をマスクとしてシリコンエ
ピタキシヤル層をエツチングして、活性部分が凸
型となる様にする。このとき、エツチングによ
り、マスク３０１の端部より内側にシリコン層が
入り込む様にする。その後、熱酸化により、酸化
膜３７を形成し、さらに金属等３０２を蒸着す
る。このとき、マスク３０１の下部に形成されて
いた酸化膜には金属３０２に覆われない様にす
る。
第３図ｂ：エツチングによりマスク３０１の下
部で３０２に覆われていない部分の酸化膜を除去
し、さらにマスク３０１を除去し全面に多結晶シ
リコン層を形成し、ｐ型不純物を拡散し、パター
ンニングして外部ベース領域３８をつくる。この
時点で、エピタキシヤル層の凸部の側面のみが多
結晶シリコン層と接している。なお、全面に多結
晶を堆積するかわりに、選択エピタキシヤル法に
よりシリコン層３８を形成することも可能であ
り、この場合にはシリコン層のパターンニングが
不必要となる。次に層間絶縁膜としてSiO2膜３
９を堆積する。
第３図ｃ：活性領域上のちつ化膜３０１、多結
晶シリコン３８、酸化膜３９をリフトオフ法によ
り除去し、ｐ型不純物を拡散して内部ベース領域
３４を形成する。次に熱酸化を行い、外部ベース
領域３４′を酸化する。
第３図ｄ：ｎ型エミツタ領域３５を形成する。
その後コレクタ領域、ベース領域のコンタクト穴
を開け、電極を蒸着することにより、第２図に示
した素子が形成できる。
実施例 ２ 第４図は、本発明による装置構造を、集積注入
論理回路（IIL回路）に応用した実施例である。
図に示した様にIIL回路は、第２図で、エピタキ
シヤル層２３をエミツタ、２５をコレクタとすれ
ば容易に構成できる。
なお、図中で４１はｐ型Si基板、４２はｎ型埋
込層、４３はｎ型エピタキシヤル層、４４はｐ型
領域、４５はｎ型領域、４７は酸化膜、４８は多
結晶シリコン層（ｐ型）、４９は層間絶縁膜、４
０は電極、Ｉはインジエクタ端子、Ｂはベース端
子、C1，C2はコレクタ端子である。
実施例 ３ 第５図は、本発明による装置構造を実現するた
めの、他の製造方法を示したものである。以下製
造方法を示す。
第５図ａ：ｐ型Si基板５１上にn+型埋込層５２
を設け、ｎ型Siエピタキシヤル層５３を成長し、
またｐ型分離領域５６を形成する。エピタキシヤ
ル層上に、シリコン酸化層５０１、シリコンちつ
化膜５０２、低抵抗多結晶シリコン層（ｐ型でも
ｎ型でも可であるが、ここでは高濃度のリン原子
が含まれているものとする）５０３、高濃度ガラ
ス層（ここではリンガラスとする）５０４を堆積
し、ホト・エツチングにより図の様にパターンニ
ングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシヤル層を凸型にエツチングする。次
に高温で熱酸化することによつて酸化膜５０６を
形成し、さらに上面より高真空中で金属物質等を
蒸着することにより５０５を形成する。このとき
５０５は、多層膜のオーバーハング部には蒸着さ
れない。
第５図ｂ：金属物質５０５をマスクとしてエツ
チングを行い、凸型の端部の酸化膜と除去する。
その後５０５を除去し、全面に、高抵抗の多結晶
シリコン５０７を堆積し、高温で処理すると、多
結晶膜５０７の中で多層膜中の５０３，５０４か
ら拡散された領域５０８（主に凸部の上面と端
部）のみが低抵抗となる。次にエツチング液（た
とえば、弗酸、硝酸、氷酢酸の混液）により５０
８のみを除去する。
第５図ｃ：シリコンちつ化膜５０２の端部をエ
ツチング（サイド・エツチ）する。次に多結晶シ
リコン５０７にｐ型不純物を拡散するとともに、
ベース電極引出し領域５０９を形成し、その後層
間絶縁膜５１０を形成する。
第５図ｄ：５１０をマスクとし、高濃度ガラス
層５０４、低抵抗多結晶層５０３を除去し、さら
に熱酸化して層間絶縁膜５１０を厚く形成する。
全面にｐ型不純物をイオン打込みし、ベース領域
５１１を形成する。
第５図ｅ：シリコンちつ化膜５０２を除去し、
ｎ型不純物をイオン打込みして、エミツタ領域５
１２を形成する。
第５図ｆ：酸化膜５０１を除去し、さらに酸化
膜５０６，５１０の一部を除去して、電極５１
３，５１４，５１５を形成する。５１３をエミツ
タ、５１４をベース、５１５をコレクタとすれ
ば、本発明による装置構造が形成できる。
以上に述べた実施例１、２、３の特徴は以下の
とおりである。
シリコンエピタキシヤル層で凸型にエツチン
グした個所をつくることにより、外部ベース領
域を酸化膜上に形成し、高速化を計つている。
内部ベースとエミツタを自己整合法により製
作する。
第３図ｃの３４′部の熱酸化膜を厚くするこ
とにより、ベース・エミツタ耐圧を上げる。な
お、本発明の素子で、導電型をｐ、ｎ逆にして
も動作は同じである。また、素子間分離領域
（第３図ａの３６など）を酸化膜で行つてもよ
い。
以上、述べてきた如く、本発明は従来と異なつ
た構造で高速動作、高集積度、低価格のトランジ
スタおよび集積回路の実現を容易ならしめ、かつ
各種トランジスタ実現のための基本技術を提供し
得るため、そのメリツトは大きい。
以上の各実施例１〜12においては、主に半導体
としてSiを用いた例を示したが、GaAs等の他の
半導体を用いても本発明の装置を実現できる。
又、各実施例でのｐ型、ｎ型の導電型を逆に用い
ることができることは勿論である。
【図面の簡単な説明】
第１図は従来の半導体装置の１例としてバイポ
ーラトランジスタの構造を示す断面図、第２図は
本発明の半導体装置の１実施例であるバイポーラ
トランジスタの構造を示す断面図、第３図は第２
図のトランジスタの製造工程を示す断面図、第４
図は本発明の半導体装置の１実施例であるIILの
構造を示す断面図、第５図は第２図のトランジス
タの他の製造工程を示す断面図である。 ２１…ｐ型Si基板、２２…ｎ型埋込層、２３…
ｎ型Siエピタキシアル層（コレクタ領域）、２４
…ｐ型ベース領域、２５…ｎ型エミツタ領域、２
６…ｐ型分離領域、２７…絶縁膜（SiO2等）、２
８…多結晶Si（外部ベース領域）、２９…絶縁膜
（SiO2等）。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体表面領域の所定部分をエツチング
    して形成された、少なくとも一つの凸部および実
    質的に平坦な底部を有する低部と、該低部の実質
    的に平坦な底部に沿つて延伸し、開口部を介して
    上記凸部を露出する絶縁膜と、上記凸部内に形成
    された第１導電形領域と、該第１導電形領域の有
    する二つの主面にそれぞれ隣接して形成された上
    記第１導電形とは逆の導電形を有する第１および
    第２の第２導電形領域と、上記第１導電形領域の
    露出された表面と接し、上記絶縁膜の表面上を延
    伸する上記第１導電形を有する低抵抗の多結晶半
    導体膜を、少なくとも有することを特徴とする半
    導体装置。 ２ 上記第１導電形領域はバイポーラトランジス
    タのベース領域であり、上記第１および第２の第
    ２導電形領域は、それぞれバイポーラトランジス
    タのエミツタ領域およびコレクタ領域である特許
    請求の範囲第１項記載の半導体装置。 ３ 上記絶縁膜の上面の位置は上記凸部の上面の
    位置より低い特許請求の範囲第１項乃至第２項記
    載の半導体装置。 ４ 上記エミツタ領域は、上記ベース領域の上面
    に接して形成されており、上記凸部の互いに対向
    する二つの側部から上記エミツタ領域の端部まで
    の距離は実質的に等しい特許請求の範囲第２項乃
    至第３項記載の半導体装置。 ５ 上記多結晶半導体膜と上記第１導電形領域が
    接している部分の幅は実質的に等しい特許請求の
    範囲第１項乃至第４項記載の半導体装置。 ６ 上記実質的に平坦な底部上の上記絶縁膜は、
    上記実質的に平坦な底部表面の酸化物からなる特
    許請求の範囲第１項乃至第５項記載の半導体装
    置。
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DE3051130A DE3051130C2 (de) 1979-06-18 1980-06-16 Verfahren zur Herstellung eines Bipolartransistors
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