JPH0425711B2 - - Google Patents
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- JPH0425711B2 JPH0425711B2 JP58023960A JP2396083A JPH0425711B2 JP H0425711 B2 JPH0425711 B2 JP H0425711B2 JP 58023960 A JP58023960 A JP 58023960A JP 2396083 A JP2396083 A JP 2396083A JP H0425711 B2 JPH0425711 B2 JP H0425711B2
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- Japan
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- polycrystalline silicon
- base
- transistor
- forming
- separated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にI2L（Integrated
Injection Logic）に関するものである。
Injection Logic）に関するものである。
I2Lは通常のバイポーラトランジスタのエミツ
タとコレクタを逆にしたいわゆる逆構造バーチカ
ルトランジスタからなるインバータ用トランジス
タと、このトランジスタのベースをコレクタとす
るこれと相補形のインジエクタ用トランジスタの
複合構造を有している。またI2Lは論理振幅が、
小さく、高速かつ、低消費電力の動作が可能であ
り、素子分離を要しないため高集積化が可能で、
従来のバイポーラ集積回路と同一チツプ上に共存
できるという特徴を有している。
タとコレクタを逆にしたいわゆる逆構造バーチカ
ルトランジスタからなるインバータ用トランジス
タと、このトランジスタのベースをコレクタとす
るこれと相補形のインジエクタ用トランジスタの
複合構造を有している。またI2Lは論理振幅が、
小さく、高速かつ、低消費電力の動作が可能であ
り、素子分離を要しないため高集積化が可能で、
従来のバイポーラ集積回路と同一チツプ上に共存
できるという特徴を有している。
従来I2Lは第１図ａ，ｂに示すように、インバ
ータとしてのNPNトランジスタT1，T2，T3の
共通ベース電極４が入力となり、キヤリヤ注入用
横方向PNPトランジスタが一体化されている。
ータとしてのNPNトランジスタT1，T2，T3の
共通ベース電極４が入力となり、キヤリヤ注入用
横方向PNPトランジスタが一体化されている。
第２図は前記I2Lの等価回路を示すものである
が、ベース電極４からトランジスタが遠くなるに
つれて大きなベース抵抗γ1，γ2，γ3を有してい
る。
が、ベース電極４からトランジスタが遠くなるに
つれて大きなベース抵抗γ1，γ2，γ3を有してい
る。
このため、大電流時にベース横方向電圧降下を
生じ、ベースコンタクトからの距離の差によつて
トランジスタ（インバータ）の電流利得に差が生
じる。また、このベース抵抗のためスイツチング
時間が遅くなるという欠点があつた。さらに、実
効的なトランジスタ領域１，２，３に対し無効ベ
ース面積５が大きく逆動作NPNの電流利得を低
下させている。
生じ、ベースコンタクトからの距離の差によつて
トランジスタ（インバータ）の電流利得に差が生
じる。また、このベース抵抗のためスイツチング
時間が遅くなるという欠点があつた。さらに、実
効的なトランジスタ領域１，２，３に対し無効ベ
ース面積５が大きく逆動作NPNの電流利得を低
下させている。
本発明の目的は、従来構造のI2Lの欠点を解決
し、（コレクタ面積）／（ベース面積）比を大き
くでき、かつベース抵抗を小さくした構造を提供
することにある。かかる目的を達成するために、
本発明では、複数個の逆動作縦形トランジスタの
ベース領域を絶縁物で分離して、ベース無効面積
を減少させるとともに、前記ベース領域を自己整
合的に形成された金属シリサイド層からなる引き
出し電極で相互に接続することによりベース抵抗
を大幅に減少させるものである。
し、（コレクタ面積）／（ベース面積）比を大き
くでき、かつベース抵抗を小さくした構造を提供
することにある。かかる目的を達成するために、
本発明では、複数個の逆動作縦形トランジスタの
ベース領域を絶縁物で分離して、ベース無効面積
を減少させるとともに、前記ベース領域を自己整
合的に形成された金属シリサイド層からなる引き
出し電極で相互に接続することによりベース抵抗
を大幅に減少させるものである。
以下、実施例に基づき本発明を詳細に説明す
る。第３図ａ及びｂはそれぞれ本発明をインバー
タトランジスタが２個の場合に適用した一実施例
を示す平面図及び断面図である。
る。第３図ａ及びｂはそれぞれ本発明をインバー
タトランジスタが２個の場合に適用した一実施例
を示す平面図及び断面図である。
両図において、３７はインジエクタ横形PNP
トランジスタのエミツタ、３７′は引き出し電極
要P+形多結晶シリコン、３７″は多結晶シリコン
上の白金シリサイド、３６はインジエクタ横形
PNPトランジスタのコレクタ、３４′は共通ベー
ス入力用P+形多結晶シリコン、３４″は多結晶シ
リコン上の白金シリサイド、３５，３４はインバ
ータNPNトランジスタＰ形ベース、３１，３２
はインバータNPNトランジスタのN+形コレク
タ、３２′，３１′はコレクタ電極引き出し用多結
晶シリコン、３１″，３２″は多結晶シリコン上の
白金シリサイド、３２は共通N+エミツタ、３
３′，３３″は共通エミツタ引き出し電極用多結晶
シリコン及び白金シリサイド、４１はフイールド
酸化膜、３９はＮ形エピタキシヤル層、４０は
N+形埋込層、３０はＰ形シリコン基板をそれぞ
れ示す。
トランジスタのエミツタ、３７′は引き出し電極
要P+形多結晶シリコン、３７″は多結晶シリコン
上の白金シリサイド、３６はインジエクタ横形
PNPトランジスタのコレクタ、３４′は共通ベー
ス入力用P+形多結晶シリコン、３４″は多結晶シ
リコン上の白金シリサイド、３５，３４はインバ
ータNPNトランジスタＰ形ベース、３１，３２
はインバータNPNトランジスタのN+形コレク
タ、３２′，３１′はコレクタ電極引き出し用多結
晶シリコン、３１″，３２″は多結晶シリコン上の
白金シリサイド、３２は共通N+エミツタ、３
３′，３３″は共通エミツタ引き出し電極用多結晶
シリコン及び白金シリサイド、４１はフイールド
酸化膜、３９はＮ形エピタキシヤル層、４０は
N+形埋込層、３０はＰ形シリコン基板をそれぞ
れ示す。
図からわかるように、インバータトランジスタ
T1，T2は酸化物４１で分離され、インジエクタ
トランジスタT4も分離独立している。さらに、
共通ベースは選択酸化により残つた多結晶シリコ
ンと自己整合的に形成された白金シリサイドから
なる引き出し電極によつて各インバータトランジ
スタのベース及びインジエクタのコレクタ３６を
接続している。この引き出し電極は白金シリサイ
ドを有するため、非常に抵抗抗（＞５Ω）にで
き、ベース直列抵抗を非常に小さくできる。ま
た、この結果、コレクタ数の増加によつても、ベ
ース横方向電圧降下は発生せず、均一な電流利得
が得られる。従つてスイツチング速度も著しく改
善される。
T1，T2は酸化物４１で分離され、インジエクタ
トランジスタT4も分離独立している。さらに、
共通ベースは選択酸化により残つた多結晶シリコ
ンと自己整合的に形成された白金シリサイドから
なる引き出し電極によつて各インバータトランジ
スタのベース及びインジエクタのコレクタ３６を
接続している。この引き出し電極は白金シリサイ
ドを有するため、非常に抵抗抗（＞５Ω）にで
き、ベース直列抵抗を非常に小さくできる。ま
た、この結果、コレクタ数の増加によつても、ベ
ース横方向電圧降下は発生せず、均一な電流利得
が得られる。従つてスイツチング速度も著しく改
善される。
また各インバータトランジスタも真性トランジ
スタ領域以外は酸化物で分離されるため、寄生容
量が少なく、（コレクタ面積）／（ベース面積）
比が大きいので、電流利得も改善される。次に、
前記実施例の製造方法を第４図ａ〜ｄを参照して
説明する。
スタ領域以外は酸化物で分離されるため、寄生容
量が少なく、（コレクタ面積）／（ベース面積）
比が大きいので、電流利得も改善される。次に、
前記実施例の製造方法を第４図ａ〜ｄを参照して
説明する。
まず、比抵抗0.5〜50ΩcmのＰ形シリコン基板
３０の表面に例えばアンチモンを高濃度に含む
N+形埋込層４０を拡散形成する。次にこの基板
上に厚さ３〜10μｍ、比抵抗0.5〜50ΩcmのＮ形エ
ピタキシヤル層３９を成長させる（第４図ａ）。
３０の表面に例えばアンチモンを高濃度に含む
N+形埋込層４０を拡散形成する。次にこの基板
上に厚さ３〜10μｍ、比抵抗0.5〜50ΩcmのＮ形エ
ピタキシヤル層３９を成長させる（第４図ａ）。
次に化学的気相成長法によつて、500Åの薄い
酸化膜の上に、1000〜1500Åのシリコン窒化膜
（Si3N4）を形成し、プラズマエツチングによつ
てパターニングする。トランジスタ領域を残して
前記窒化膜を除去し、必要であればシリコン部分
的にエツチングし、この窒化膜４３をマスクに
1000〜1100℃で熱酸化し、厚さ1.0〜1.5μｍのフ
イールド酸化膜４１を形成する。NPNトランジ
スタのベース領域３５，３４を形成するため、加
速エネルギー100kev、注入量１〜５×1014cm-2で
フオトレジストをマスクにボロンのイオン注入を
行う（第４図ｂ）。
酸化膜の上に、1000〜1500Åのシリコン窒化膜
（Si3N4）を形成し、プラズマエツチングによつ
てパターニングする。トランジスタ領域を残して
前記窒化膜を除去し、必要であればシリコン部分
的にエツチングし、この窒化膜４３をマスクに
1000〜1100℃で熱酸化し、厚さ1.0〜1.5μｍのフ
イールド酸化膜４１を形成する。NPNトランジ
スタのベース領域３５，３４を形成するため、加
速エネルギー100kev、注入量１〜５×1014cm-2で
フオトレジストをマスクにボロンのイオン注入を
行う（第４図ｂ）。
前記窒化膜及び薄い酸化膜を除去した後、約
5000Åの厚さのポリシリコン４４を化学的気相成
長法によつて形成する。ついで前記ポリシリコン
表面に厚さ500Åの熱酸化膜を形成し、窒化膜４
５を化学的気相成長法によつて1500Åの厚さに成
長する（第４図ｃ）。
5000Åの厚さのポリシリコン４４を化学的気相成
長法によつて形成する。ついで前記ポリシリコン
表面に厚さ500Åの熱酸化膜を形成し、窒化膜４
５を化学的気相成長法によつて1500Åの厚さに成
長する（第４図ｃ）。
次に、窒化膜をパターニングし、これをマスク
にした選択酸化によつてポリシリコンを厚さ1.0
〜1.5μｍの酸化膜４２で分離する。ついで、外部
ベース領域３５，３４及びラテラルPNPのエミ
ツタ３７、コレクタ３６を形成すべき領域のポリ
シリコン上の窒化膜及び薄い酸化膜を選択除去し
て、900℃〜1100℃でボロンをポリシリコンを通
して拡散し、深さ約0.6μｍの上記領域を単結晶シ
リコン中に形成し、ポリシリコン表面を酸化す
る。
にした選択酸化によつてポリシリコンを厚さ1.0
〜1.5μｍの酸化膜４２で分離する。ついで、外部
ベース領域３５，３４及びラテラルPNPのエミ
ツタ３７、コレクタ３６を形成すべき領域のポリ
シリコン上の窒化膜及び薄い酸化膜を選択除去し
て、900℃〜1100℃でボロンをポリシリコンを通
して拡散し、深さ約0.6μｍの上記領域を単結晶シ
リコン中に形成し、ポリシリコン表面を酸化す
る。
次にI2Lのコレクタ３１，３２エミツタ３３を
形成すべき領域の窒化膜及び薄い酸化膜を除去し
て900℃〜1050℃でリンをポリシリコンを通して
拡散し、深さ約0.41μｍのエミツタ及びコレクタ
を単結晶シリコン中に形成する。
形成すべき領域の窒化膜及び薄い酸化膜を除去し
て900℃〜1050℃でリンをポリシリコンを通して
拡散し、深さ約0.41μｍのエミツタ及びコレクタ
を単結晶シリコン中に形成する。
次に電極となる領域の酸化膜及び窒化膜を選択
除去し、全面に白金を蒸着して白金シリサイド３
１″，３２″，３３″，３４″，３７″を自己整合的
に形成し、ポリシリコン引き出し電極を層抵抗５
Ω／口以下の低抵抗にする（第４図ｄ）。
除去し、全面に白金を蒸着して白金シリサイド３
１″，３２″，３３″，３４″，３７″を自己整合的
に形成し、ポリシリコン引き出し電極を層抵抗５
Ω／口以下の低抵抗にする（第４図ｄ）。
次に、本発明の他の実施例について第５図を参
照しと説明する。
照しと説明する。
この実施例は電流源として横形PNPのかわり
に不純物をイオン注入した多結晶シリコンの高抵
抗３８を形成したものである。
に不純物をイオン注入した多結晶シリコンの高抵
抗３８を形成したものである。
多結晶シリコン抵抗は酸化膜の上に形成できる
ので、寄生容量がなく、さらにスイツチング速度
を速くできる。また、多結晶シリコン上の白金シ
リサイドは、選択酸化されない多結晶シリコンの
上にのみ形成されるので、酸化膜上の白金は王水
等のエツチング液で自己整合的に除去される。従
つてベース拡散領域と引き出し電極の間には目合
わせは不要である。
ので、寄生容量がなく、さらにスイツチング速度
を速くできる。また、多結晶シリコン上の白金シ
リサイドは、選択酸化されない多結晶シリコンの
上にのみ形成されるので、酸化膜上の白金は王水
等のエツチング液で自己整合的に除去される。従
つてベース拡散領域と引き出し電極の間には目合
わせは不要である。
以上説明したように、本発明によれば、I2Lの
インバータを独立に酸化物などの絶縁物で分離
し、各トランジスタの共通ベースを多結晶シリコ
ンと自己整合した金属シリサイド層からなる引き
出し電極で接続することによつて、ベース直列抵
抗を小さくでき、スイツチング速度を速くするこ
とができる。
インバータを独立に酸化物などの絶縁物で分離
し、各トランジスタの共通ベースを多結晶シリコ
ンと自己整合した金属シリサイド層からなる引き
出し電極で接続することによつて、ベース直列抵
抗を小さくでき、スイツチング速度を速くするこ
とができる。
第１図ａ及びｂはそれぞれ従来のI2Lの平面図
及び断面図、第２図はその等価回路図、第３図ａ
及びｂはそれぞれ本発明の一実施例の平面図及び
断面図、第４図ａ〜ｄは前記実施例の製法を示す
断面図、第５図は本発明の他の実施例を示す断面
図である。 １，２，３……コレクタ、４……ベースコンタ
クト、５……共通ベース領域、６……インジエク
タ、T1，T2，T3……インバータトランジスタ、
T4……インジエクタトランジスタ、γ1，γ2，γ3
……ベース直列抵抗、３０……Ｐ型シリコン基
板、３１，３２……コレクタ、３１′，３２′及び
３１″，３２″……コレクタ引き出し電極用の多結
晶シリコン及び白金シリサイド、３３……共通エ
ミツタ、３３′及び３３″……エミツタ引き出し電
極用の多結晶シリコン及び白金シリサイド、３
４，３５……インバータベース、３４′及び３
４″……ベース引き出し電極用の多結晶シリコン
及び白金シリサイド、３６……インジエクタ
PNPコレクタ、３７……インジエクタPNPエミ
ツタ、３７′及び３７″……インジエクタエミツタ
引き出し電極用の多結晶シリコン及び白金シリサ
イド、３８……イオン注入の多結晶シリコン抵
抗、３９……Ｎ形エピタキシヤル層、４０……
N+形埋込層、４１……フイールド酸化膜、４２
……多結晶シリコンの酸化膜、４３，４５……シ
リコン窒化膜、４４……多結晶シリコン（ポリシ
リコン）。
及び断面図、第２図はその等価回路図、第３図ａ
及びｂはそれぞれ本発明の一実施例の平面図及び
断面図、第４図ａ〜ｄは前記実施例の製法を示す
断面図、第５図は本発明の他の実施例を示す断面
図である。 １，２，３……コレクタ、４……ベースコンタ
クト、５……共通ベース領域、６……インジエク
タ、T1，T2，T3……インバータトランジスタ、
T4……インジエクタトランジスタ、γ1，γ2，γ3
……ベース直列抵抗、３０……Ｐ型シリコン基
板、３１，３２……コレクタ、３１′，３２′及び
３１″，３２″……コレクタ引き出し電極用の多結
晶シリコン及び白金シリサイド、３３……共通エ
ミツタ、３３′及び３３″……エミツタ引き出し電
極用の多結晶シリコン及び白金シリサイド、３
４，３５……インバータベース、３４′及び３
４″……ベース引き出し電極用の多結晶シリコン
及び白金シリサイド、３６……インジエクタ
PNPコレクタ、３７……インジエクタPNPエミ
ツタ、３７′及び３７″……インジエクタエミツタ
引き出し電極用の多結晶シリコン及び白金シリサ
イド、３８……イオン注入の多結晶シリコン抵
抗、３９……Ｎ形エピタキシヤル層、４０……
N+形埋込層、４１……フイールド酸化膜、４２
……多結晶シリコンの酸化膜、４３，４５……シ
リコン窒化膜、４４……多結晶シリコン（ポリシ
リコン）。
Claims (1)
- １ インジエクタ用トランジスタおよびインバー
タ用トランジスタを有し、これらトランジタが埋
込絶縁膜で分離され、さらに前記インバータ用ト
ランジスタは互いに埋込絶縁膜で分離された複数
のベース領域を有する半導体装置の製造方法にお
いて、前記埋込絶縁膜を形成した後に前記ベース
領域を形成し、その後全面に多結晶シリコン層を
形成し、前記多結晶シリコン層を選択的に酸化す
ることにより前記ベース領域間を結ぶ第１の多結
晶シリコンパターンと各ベース領域にそれぞれ接
触する複数の第２の多結晶シリコンパターンとを
酸化膜で分離形成し、前記第１の多結晶シリコン
パターンに不純物を導入してベース配線を形成
し、前記第２の多結晶シリコンパターンに不純物
を導入して各ベース領域にコレクタ領域を形成
し、金属を全面に蒸着し熱処理することにより各
多結晶シリコンパターン上に前記酸化膜で分離さ
れた金属シリサイド層を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023960A JPS59149045A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023960A JPS59149045A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149045A JPS59149045A (ja) | 1984-08-25 |
| JPH0425711B2 true JPH0425711B2 (ja) | 1992-05-01 |
Family
ID=12125110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023960A Granted JPS59149045A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149045A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06820Y2 (ja) * | 1986-01-22 | 1994-01-05 | 株式会社日立製作所 | アクテイブマトリクス基板 |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103740A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Semiconductor device |
| JPS55125651A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS5613020A (en) * | 1979-07-13 | 1981-02-07 | Norio Owaki | Purifying apparatus of polluted air |
| JPS56116618A (en) * | 1980-02-20 | 1981-09-12 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-02-16 JP JP58023960A patent/JPS59149045A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59149045A (ja) | 1984-08-25 |
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