JPH0123950B2 - - Google Patents
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- Publication number
- JPH0123950B2 JPH0123950B2 JP55129783A JP12978380A JPH0123950B2 JP H0123950 B2 JPH0123950 B2 JP H0123950B2 JP 55129783 A JP55129783 A JP 55129783A JP 12978380 A JP12978380 A JP 12978380A JP H0123950 B2 JPH0123950 B2 JP H0123950B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- base
- junction
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、コレクタベース間耐圧ならびにコレ
クタエミツタ間耐圧の向上をはかることのできる
トランジスタに関する。
クタエミツタ間耐圧の向上をはかることのできる
トランジスタに関する。
バイポーラトランジスタの動作電圧を高めるに
は、一般に、コレクタエミツタ間の逆耐電圧VCEO
を高める必要がある。
は、一般に、コレクタエミツタ間の逆耐電圧VCEO
を高める必要がある。
このコレクタエミツタ間逆耐電圧VCEOとコレク
タベース間逆耐電圧VCBO、直流電流増幅率hFEと
の間には以下のような関係がある。
タベース間逆耐電圧VCBO、直流電流増幅率hFEと
の間には以下のような関係がある。
したがつて、直流電流増幅率hFEが一定値であ
るものとすると、VCEOを高めるには、VCBOを高め
る必要がある。
るものとすると、VCEOを高めるには、VCBOを高め
る必要がある。
たとえば第１図で示すトランジスタにおいてコ
レクタ領域１とベース領域２との間が逆バイアス
となるように電圧を加えると破線で示したように
空乏層４が拡がる。この時に表面で電界強度Ｅが
最大となることのないよう構造上の配慮を払うな
らば電界強度Ｅは空乏層の最も曲率半径の小さい
点すなわち屈曲部５付近で最大となる。
レクタ領域１とベース領域２との間が逆バイアス
となるように電圧を加えると破線で示したように
空乏層４が拡がる。この時に表面で電界強度Ｅが
最大となることのないよう構造上の配慮を払うな
らば電界強度Ｅは空乏層の最も曲率半径の小さい
点すなわち屈曲部５付近で最大となる。
上記の逆バイアスをさらに深めると空乏層はさ
らに拡がり屈曲部５の付近での電界強度Ｅもさら
に増加し、ついに臨界電界強度Enaxに達し、アバ
ランシエブレークダウンを起こす。この時の電圧
はコレクタベース間逆耐電圧VCBOと呼ばれる。従
つてVCBOを高めるには屈曲部５付近での空乏層の
曲率半径を大きくする必要がある。従来、このた
めにベース拡散深さXjBを大きくすること、ある
いはコレクタ領域の不純物濃度を下げることなど
の対策が講じられていた。
らに拡がり屈曲部５の付近での電界強度Ｅもさら
に増加し、ついに臨界電界強度Enaxに達し、アバ
ランシエブレークダウンを起こす。この時の電圧
はコレクタベース間逆耐電圧VCBOと呼ばれる。従
つてVCBOを高めるには屈曲部５付近での空乏層の
曲率半径を大きくする必要がある。従来、このた
めにベース拡散深さXjBを大きくすること、ある
いはコレクタ領域の不純物濃度を下げることなど
の対策が講じられていた。
しかしながらベース拡散深さXjBを大きくする
と、高周波特性が悪化すること、また、電流増幅
率hFEが低下することなどの不都合が派生するた
め、ベース拡散深さXjBを大きくすることには自
ら限界がある。さらに、コレクタ領域１の不純物
濃度を下げ空乏層をコレクタ領域の内部へ積極的
に拡げるように配慮した場合でもこれによるVCBO
の向上効果には自ら限界が生じる。
と、高周波特性が悪化すること、また、電流増幅
率hFEが低下することなどの不都合が派生するた
め、ベース拡散深さXjBを大きくすることには自
ら限界がある。さらに、コレクタ領域１の不純物
濃度を下げ空乏層をコレクタ領域の内部へ積極的
に拡げるように配慮した場合でもこれによるVCBO
の向上効果には自ら限界が生じる。
本発明は、上述したベース拡散深さXjBの制御
あるいはコレクタ領域１の不純物濃度の制御など
の対策を講じることなく、コレクタベース間逆耐
電圧VCBOを高めることのできるトランジスタの構
造を提供するものであり、コレクタ領域のベース
領域と接する側とは反対の側に隣接させて、コレ
クタ領域とは逆導電型の領域を形成し、さらにこ
の領域とエミツタ領域との間を電気的に接続する
とともに、この領域の不純物濃度ならびにコレク
タ領域の不純物濃度と厚みを、コレクタベース接
合に逆バイアスをかけたとき、コレクタの両側に
形成されるPN接合から拡がる空乏層がこれらの
PN接合を形成する２領域間の最大電界強度が臨
界電界強度に達することのない逆バイアス状態の
下で連繋する値に選定したことを特徴としてい
る。
あるいはコレクタ領域１の不純物濃度の制御など
の対策を講じることなく、コレクタベース間逆耐
電圧VCBOを高めることのできるトランジスタの構
造を提供するものであり、コレクタ領域のベース
領域と接する側とは反対の側に隣接させて、コレ
クタ領域とは逆導電型の領域を形成し、さらにこ
の領域とエミツタ領域との間を電気的に接続する
とともに、この領域の不純物濃度ならびにコレク
タ領域の不純物濃度と厚みを、コレクタベース接
合に逆バイアスをかけたとき、コレクタの両側に
形成されるPN接合から拡がる空乏層がこれらの
PN接合を形成する２領域間の最大電界強度が臨
界電界強度に達することのない逆バイアス状態の
下で連繋する値に選定したことを特徴としてい
る。
以下に、第２図〜第４図を参照して本発明にか
かるトランジスタの構造ならびにこれを製造する
方法について詳しく説明する。
かるトランジスタの構造ならびにこれを製造する
方法について詳しく説明する。
第２図は、本発明にかかるトランジスタの基本
構造を概略的に示す断面図であり、図示するよう
にコレクタ領域１の下部にこれとは逆導電型の領
域（以下ゲート領域と記す）６が形成され、この
ゲート領域６が接続手段７によりエミツタ領域３
と接続された構造となつている。
構造を概略的に示す断面図であり、図示するよう
にコレクタ領域１の下部にこれとは逆導電型の領
域（以下ゲート領域と記す）６が形成され、この
ゲート領域６が接続手段７によりエミツタ領域３
と接続された構造となつている。
第２図で示す構造を具備する本発明に対して、
コレクタベース間、すなわち、コレクタベース接
合８に逆バイアス電圧を印加すると、第１図で示
したのと同じように、コレクタベース接合８の両
側に空乏層４が拡がる。この時、エミツタ・ベー
ス接合は順バイアスとなつており、エミツタ領域
３とベース領域２の電位はほぼ等しい。従つて、
ベース領域２とゲート領域６の電位もほぼ等しく
なり、コレクタ・ゲート間接合９もコレクタベー
ス接合８とほぼ同じ程度に逆バイアスされてい
る。このため、コレクタ・ゲート間接合９の両側
にも空乏層１０が拡がる。これらの空乏層の拡が
りはコレクタ・ベース間に印加する、逆バイアス
電圧を高めるにつれて大きくなる。ところで、空
乏層４と１０の電界強度が臨界電界強度に達する
以前に、空乏層４と１０とがつながるようにコレ
クタ領域１の不純物濃度と厚さならびにゲート領
域６の不純物濃度を選定しておくと、第３図で示
すようにコレクタベース接合８から拡がる空乏層
は所定の逆バイアス状態の下で実質的にゲート領
域６にまで広がつた形状になる。
コレクタベース間、すなわち、コレクタベース接
合８に逆バイアス電圧を印加すると、第１図で示
したのと同じように、コレクタベース接合８の両
側に空乏層４が拡がる。この時、エミツタ・ベー
ス接合は順バイアスとなつており、エミツタ領域
３とベース領域２の電位はほぼ等しい。従つて、
ベース領域２とゲート領域６の電位もほぼ等しく
なり、コレクタ・ゲート間接合９もコレクタベー
ス接合８とほぼ同じ程度に逆バイアスされてい
る。このため、コレクタ・ゲート間接合９の両側
にも空乏層１０が拡がる。これらの空乏層の拡が
りはコレクタ・ベース間に印加する、逆バイアス
電圧を高めるにつれて大きくなる。ところで、空
乏層４と１０の電界強度が臨界電界強度に達する
以前に、空乏層４と１０とがつながるようにコレ
クタ領域１の不純物濃度と厚さならびにゲート領
域６の不純物濃度を選定しておくと、第３図で示
すようにコレクタベース接合８から拡がる空乏層
は所定の逆バイアス状態の下で実質的にゲート領
域６にまで広がつた形状になる。
かかる本発明のトランジスタのコレクタベース
間逆耐電圧VCBOは、第１図で示した従来のトラン
ジスタにくらべて極めて高くなる。なお、コレク
タエミツタ間逆耐電圧VCEOについても各接合のバ
イアス状態はVCBOの場合と同様であり、従つて第
１図で示した従来のトランジスタにくらべて極め
て高くすることができる。
間逆耐電圧VCBOは、第１図で示した従来のトラン
ジスタにくらべて極めて高くなる。なお、コレク
タエミツタ間逆耐電圧VCEOについても各接合のバ
イアス状態はVCBOの場合と同様であり、従つて第
１図で示した従来のトランジスタにくらべて極め
て高くすることができる。
次に第４図を参照して本発明のトランジスタの
実施例を説明する。
実施例を説明する。
比抵抗が9ΩcmのＰ型シリコン基板１１の上に
比抵抗が8ΩcmのＮ型エピタキシヤル層１２を
20μmの厚さに成長させこののち表面にSiO2膜１
３を形成する〔第４図ａ〕。次いで、Ｐ型の絶縁
分離領域１４の作り込みにより、Ｎ型エピタキシ
ヤル層を島状に画定する〔第４図ｂ〕。このよう
にして形成されたＮ型エピタキシヤル島領域の中
へＰ型不純物を拡散し、深さが4μmのＰ型ベース
領域１５を形成する〔第４図ｃ〕。こののちベー
ス領域１５の内部にＮ型不純物を選択的に拡散し
て、深さが2μmのエミツタ領域１６を形成し、さ
らに、周知の電極形成方法をコレクタ電極１７、
ベース電極１８ならびにエミツタ電極１９を形成
する〔第４図ｄ〕。
比抵抗が8ΩcmのＮ型エピタキシヤル層１２を
20μmの厚さに成長させこののち表面にSiO2膜１
３を形成する〔第４図ａ〕。次いで、Ｐ型の絶縁
分離領域１４の作り込みにより、Ｎ型エピタキシ
ヤル層を島状に画定する〔第４図ｂ〕。このよう
にして形成されたＮ型エピタキシヤル島領域の中
へＰ型不純物を拡散し、深さが4μmのＰ型ベース
領域１５を形成する〔第４図ｃ〕。こののちベー
ス領域１５の内部にＮ型不純物を選択的に拡散し
て、深さが2μmのエミツタ領域１６を形成し、さ
らに、周知の電極形成方法をコレクタ電極１７、
ベース電極１８ならびにエミツタ電極１９を形成
する〔第４図ｄ〕。
なお、ベース電極１８は図示するようにコレク
タベース接合の端部上を越えてコレクタ領域上に
までのびるように形成し、コレクタベース接合端
部近傍でブレークダウンが起らないよう配慮す
る。
タベース接合の端部上を越えてコレクタ領域上に
までのびるように形成し、コレクタベース接合端
部近傍でブレークダウンが起らないよう配慮す
る。
以上のようにして形成したトランジスタのエミ
ツタ領域１６とシリコン基板１１の間を電気的に
接続し、その耐圧を測定したところ、VCBO＝
930V、VCEO＝620Vとなり、第１図で示した構造
の従来のトランジスタのVCBO＝180V、VCEO＝
120Vにくらべて極めて高い逆耐圧を持つトラン
ジスタが得られた。
ツタ領域１６とシリコン基板１１の間を電気的に
接続し、その耐圧を測定したところ、VCBO＝
930V、VCEO＝620Vとなり、第１図で示した構造
の従来のトランジスタのVCBO＝180V、VCEO＝
120Vにくらべて極めて高い逆耐圧を持つトラン
ジスタが得られた。
以上本発明をNPN型トランジスタを例示して
説明したが、PNP型トランジスタについても同
様である。また、ゲート・コレクタ接合実施例の
ようにプレナー型に限られるものではなく。メサ
型であつてもよい。さらに、ゲート領域とエミツ
タ領域との間の接続は、金属細線で行う方法ある
いは電極金属層を用いて行う方法のいずれであつ
てもよい。
説明したが、PNP型トランジスタについても同
様である。また、ゲート・コレクタ接合実施例の
ようにプレナー型に限られるものではなく。メサ
型であつてもよい。さらに、ゲート領域とエミツ
タ領域との間の接続は、金属細線で行う方法ある
いは電極金属層を用いて行う方法のいずれであつ
てもよい。
第１図は従来のプレーナ型トランジスタの構造
を示す断面略図、第２図は本発明のトランジスタ
の基本構造を示す断面略図、第３図は第２図で示
したトランジスタの空乏層の拡がり状態を示す
図、第４図ａ〜ｄは本発明のトランジスタの製造
工程の１例を示す図である。 １……コレクタ領域、２，１５……ベース領
域、３，１６……エミツタ領域、４，１０……空
乏層、５……空乏層の屈曲部、６……ゲート領
域、７……接続手段、８……コレクタベース接
合、９……コレクタゲート接合、１１……Ｐ型シ
リコン基板（ゲート領域）、１２……Ｎ型エピタ
キシヤル層（コレクタ領域）、１３……SiO2膜、
１４……Ｐ型絶縁分離領域、１７〜１９……電
極。
を示す断面略図、第２図は本発明のトランジスタ
の基本構造を示す断面略図、第３図は第２図で示
したトランジスタの空乏層の拡がり状態を示す
図、第４図ａ〜ｄは本発明のトランジスタの製造
工程の１例を示す図である。 １……コレクタ領域、２，１５……ベース領
域、３，１６……エミツタ領域、４，１０……空
乏層、５……空乏層の屈曲部、６……ゲート領
域、７……接続手段、８……コレクタベース接
合、９……コレクタゲート接合、１１……Ｐ型シ
リコン基板（ゲート領域）、１２……Ｎ型エピタ
キシヤル層（コレクタ領域）、１３……SiO2膜、
１４……Ｐ型絶縁分離領域、１７〜１９……電
極。
Claims (1)
- １ コレクタ領域のベース領域と接する側とは反
対側に隣接させて、前記コレクタ領域とは逆導電
型の領域を形成し、さらに前記逆導電型の領域と
エミツタ領域との間を電気的に接続するととも
に、コレクタベース間接合に逆バイアスをかけた
とき、前記コレクタ領域とベース領域間および前
記コレクタ領域と前記逆導電型の領域間の電界強
度が臨界強度に達することのない前記逆バイアス
の状況下で前記コレクタ領域の両側に形成された
PN接合から拡がる空乏層が連繋しうる値に前記
コレクタ領域の厚みと不純物濃度ならびに前記逆
導電型の領域の不純物濃度を選定していることを
特徴とするトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129783A JPS5753977A (en) | 1980-09-17 | 1980-09-17 | Transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129783A JPS5753977A (en) | 1980-09-17 | 1980-09-17 | Transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753977A JPS5753977A (en) | 1982-03-31 |
| JPH0123950B2 true JPH0123950B2 (ja) | 1989-05-09 |
Family
ID=15018107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55129783A Granted JPS5753977A (en) | 1980-09-17 | 1980-09-17 | Transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5753977A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004016992B4 (de) * | 2004-04-02 | 2009-02-05 | Prema Semiconductor Gmbh | Verfahren zur Herstellung eines Bipolar-Transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1131801A (en) * | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
-
1980
- 1980-09-17 JP JP55129783A patent/JPS5753977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5753977A (en) | 1982-03-31 |
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