JPH08162469A - 縦型ｐｎｐトランジスタ - Google Patents
縦型ｐｎｐトランジスタInfo
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- JPH08162469A JPH08162469A JP6297656A JP29765694A JPH08162469A JP H08162469 A JPH08162469 A JP H08162469A JP 6297656 A JP6297656 A JP 6297656A JP 29765694 A JP29765694 A JP 29765694A JP H08162469 A JPH08162469 A JP H08162469A
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- Japan
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- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高耐圧で、しかもβ（直流電流増幅率）及び
ｆT （トラジション周波数）の低下を抑える縦型ＰＮＰ
トランジスタを提供する。 【構成】 Ｐ＋型埋込層４とＰ−型ウエル１１がコレク
タ領域として、Ｎ型ウエル６がベース領域として、Ｐ
＋＋拡散領域９がエミッタ領域として、Ｐ＋型拡散領域
７がコレクタの引き出し層として作用する。このよう
に、コレクタ・ベース接合面をＰ−型ウエル１１とＮ型
ウエル６の接合面とすることで、ベース幅を広げること
なく高耐圧で、しかもβ（直流電流増幅率）及びｆT
（トラジション周波数）の低下を防止できる。
ｆT （トラジション周波数）の低下を抑える縦型ＰＮＰ
トランジスタを提供する。 【構成】 Ｐ＋型埋込層４とＰ−型ウエル１１がコレク
タ領域として、Ｎ型ウエル６がベース領域として、Ｐ
＋＋拡散領域９がエミッタ領域として、Ｐ＋型拡散領域
７がコレクタの引き出し層として作用する。このよう
に、コレクタ・ベース接合面をＰ−型ウエル１１とＮ型
ウエル６の接合面とすることで、ベース幅を広げること
なく高耐圧で、しかもβ（直流電流増幅率）及びｆT
（トラジション周波数）の低下を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＰＮＰトランジス
タに関し、特に半導体集積回路に組込まれる縦型ＰＮＰ
トランジスタに関する。
タに関し、特に半導体集積回路に組込まれる縦型ＰＮＰ
トランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタを利用したＬＳ
Ｉとして、ＮＰＮトランジスタとＰＮＰトランジスタと
を組み合わせてアナログ回路を構成したものが知られて
おり、このアナログ回路を高密度でかつ高周波化するた
めに、従来より縦型ＰＮＰトランジスタが提案されてい
る。
Ｉとして、ＮＰＮトランジスタとＰＮＰトランジスタと
を組み合わせてアナログ回路を構成したものが知られて
おり、このアナログ回路を高密度でかつ高周波化するた
めに、従来より縦型ＰＮＰトランジスタが提案されてい
る。
【０００３】まず、ＮＰＮトランジスタと同時に形成さ
れる従来の縦型ＰＮＰトランジスタを図４を参照に説明
する。この縦型ＰＮＰトランジスタは図４に示すよう
に、Ｐ−型半導体基板１と、この半導体基板１上の堆積
されたＮ- 型エピタキシャル層２と、半導体基板１の所
定の位置に形成されたＮ+ 型埋込層３と、Ｎ+ 型埋込層
３上に形成されたＰ+ 型埋込層４と、エピタキシャル層
２内に形成されたＮ型ウエル６と、Ｎ型ウエル６を囲み
Ｐ+ 型埋込層４と接するＰ+ 型拡散領域７と、Ｎ型ウエ
ル６内の所定の位置にそれぞれ形成されたＰ++拡散領域
９とＮ++型拡散領域１０と、Ｐ++拡散領域９，Ｎ++型拡
散領域１０及びＰ+ 型拡散領域７に設けられた電極２
１，２２，２３と、電極２１，２２，２３以外のエピタ
キシャル層２の表面を覆う酸化膜２０とから構成されて
おり、Ｐ+ 型埋込層４がコレクタ領域として、エピタキ
シャル層２とＮ型ウエル６がベース領域として、Ｐ++拡
散領域９がエミッタ領域として、Ｐ+ 型拡散領域７がコ
レクタの引き出し層として作用する。
れる従来の縦型ＰＮＰトランジスタを図４を参照に説明
する。この縦型ＰＮＰトランジスタは図４に示すよう
に、Ｐ−型半導体基板１と、この半導体基板１上の堆積
されたＮ- 型エピタキシャル層２と、半導体基板１の所
定の位置に形成されたＮ+ 型埋込層３と、Ｎ+ 型埋込層
３上に形成されたＰ+ 型埋込層４と、エピタキシャル層
２内に形成されたＮ型ウエル６と、Ｎ型ウエル６を囲み
Ｐ+ 型埋込層４と接するＰ+ 型拡散領域７と、Ｎ型ウエ
ル６内の所定の位置にそれぞれ形成されたＰ++拡散領域
９とＮ++型拡散領域１０と、Ｐ++拡散領域９，Ｎ++型拡
散領域１０及びＰ+ 型拡散領域７に設けられた電極２
１，２２，２３と、電極２１，２２，２３以外のエピタ
キシャル層２の表面を覆う酸化膜２０とから構成されて
おり、Ｐ+ 型埋込層４がコレクタ領域として、エピタキ
シャル層２とＮ型ウエル６がベース領域として、Ｐ++拡
散領域９がエミッタ領域として、Ｐ+ 型拡散領域７がコ
レクタの引き出し層として作用する。
【０００４】ＰＮＰトランジスタはＰ+ 型の予備拡散領
域５と対をなす分離拡散領域８により他の素子と電気的
に分離されている。
域５と対をなす分離拡散領域８により他の素子と電気的
に分離されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
構造の縦型ＰＮＰトランジスタでは次のような問題を生
じていた。縦型ＰＮＰトランジスタの動作抵抗を低減す
るためにコレクタ領域に高濃度のＰ+ 型埋込層４を設け
て、ベース領域の一部をなすＮ- 型エピタキシャル層２
を堆積させている。
構造の縦型ＰＮＰトランジスタでは次のような問題を生
じていた。縦型ＰＮＰトランジスタの動作抵抗を低減す
るためにコレクタ領域に高濃度のＰ+ 型埋込層４を設け
て、ベース領域の一部をなすＮ- 型エピタキシャル層２
を堆積させている。
【０００６】しかしながら、この構造では、Ｐ+ 埋込層
４とＮ- 型エピタキシャル層２の間の接合面、すなわち
コレクタ・ベース間の接合面では、Ｎ- 型エピタキシャ
ル層２の不純物濃度がＰ+ 型埋込層４の不純物濃度より
低いので、空乏層が容易にＮ型ウエル６側（ベース領
域）のＰ++型拡散領域９にまで広がり、低い電圧でパン
チスルー降伏が生じていた。そのため、コレクタ・エミ
ッタ領域間の耐圧を高耐圧とすることが困難であった。
４とＮ- 型エピタキシャル層２の間の接合面、すなわち
コレクタ・ベース間の接合面では、Ｎ- 型エピタキシャ
ル層２の不純物濃度がＰ+ 型埋込層４の不純物濃度より
低いので、空乏層が容易にＮ型ウエル６側（ベース領
域）のＰ++型拡散領域９にまで広がり、低い電圧でパン
チスルー降伏が生じていた。そのため、コレクタ・エミ
ッタ領域間の耐圧を高耐圧とすることが困難であった。
【０００７】一方、コレクタ，エミッタ領域間を高耐圧
にするには、Ｐ++型拡散領域９の底面とＰ+ 型埋込層４
との間隔、いわゆるベース幅、を広くしなければならな
い。しかし、ベース幅を拡大することは、β（直流電流
増幅率）及びｆT （トラジション周波数）の低下を招く
ため、使用上の制約を受けていた。本発明は、上述した
問題点に鑑み、高耐圧で、しかもβ（直流電流増幅率）
及びｆT （トラジション周波数）の低下を抑える縦型Ｐ
ＮＰトランジスタを提供するものである。
にするには、Ｐ++型拡散領域９の底面とＰ+ 型埋込層４
との間隔、いわゆるベース幅、を広くしなければならな
い。しかし、ベース幅を拡大することは、β（直流電流
増幅率）及びｆT （トラジション周波数）の低下を招く
ため、使用上の制約を受けていた。本発明は、上述した
問題点に鑑み、高耐圧で、しかもβ（直流電流増幅率）
及びｆT （トラジション周波数）の低下を抑える縦型Ｐ
ＮＰトランジスタを提供するものである。
【０００８】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような構成をとる。すなわち、請求
項１記載の縦型ＰＮＰトランジスタは、Ｐ- 型の半導体
基板と、該半導体基板上の堆積されたＮ- 型のエピタキ
シャル層と、前記半導体基板の所定の位置に形成された
Ｎ+ 型の埋込層と、該Ｎ+ 型の埋込層上に形成されたＰ
+ 型の埋込層と、前記エピタキシャル層の表面より前記
Ｐ+ 型の埋込層に達するように形成されたＰ- 型ウエル
と、前記Ｐ- 型ウエル内にこのＰ- 型ウエルより高い不
純物濃度で形成されたＮ型ウエルと、該Ｎ型ウエル内の
所定の位置に形成されたＰ++型の拡散領域とを具備した
ことを特徴とするものである。
達成するために次のような構成をとる。すなわち、請求
項１記載の縦型ＰＮＰトランジスタは、Ｐ- 型の半導体
基板と、該半導体基板上の堆積されたＮ- 型のエピタキ
シャル層と、前記半導体基板の所定の位置に形成された
Ｎ+ 型の埋込層と、該Ｎ+ 型の埋込層上に形成されたＰ
+ 型の埋込層と、前記エピタキシャル層の表面より前記
Ｐ+ 型の埋込層に達するように形成されたＰ- 型ウエル
と、前記Ｐ- 型ウエル内にこのＰ- 型ウエルより高い不
純物濃度で形成されたＮ型ウエルと、該Ｎ型ウエル内の
所定の位置に形成されたＰ++型の拡散領域とを具備した
ことを特徴とするものである。
【０００９】
【作用】本発明の縦型ＰＮＰトランジスタによれば、エ
ピタキシャル層の表面よりＰ型埋込層に達するように形
成されたＰ型ウエル内にこのＰ型ウエルより高い不純物
濃度のＮ型ウエルを設けているので、コレクタ・ベース
間の接合面はＰ- 型ウエルとＮ型ウエル間の接合面とな
り、コレクタ・ベース接合面に発生する空乏層はより濃
度の低い領域、つまりＰ- 型ウエル側に延びて、ベース
領域であるＮ型ウエル側にはあまり延びない。この結
果、Ｐ+ 型埋込層とＮ型ウエル内のＰ++型拡散領域との
間で低い電圧でパンチスルー降伏が起こりにくくなり、
コレクタ・エミッタ領域間の耐圧を高耐圧とすることが
できる。
ピタキシャル層の表面よりＰ型埋込層に達するように形
成されたＰ型ウエル内にこのＰ型ウエルより高い不純物
濃度のＮ型ウエルを設けているので、コレクタ・ベース
間の接合面はＰ- 型ウエルとＮ型ウエル間の接合面とな
り、コレクタ・ベース接合面に発生する空乏層はより濃
度の低い領域、つまりＰ- 型ウエル側に延びて、ベース
領域であるＮ型ウエル側にはあまり延びない。この結
果、Ｐ+ 型埋込層とＮ型ウエル内のＰ++型拡散領域との
間で低い電圧でパンチスルー降伏が起こりにくくなり、
コレクタ・エミッタ領域間の耐圧を高耐圧とすることが
できる。
【００１０】従って、ベース幅を広げることなく高耐圧
を実現できるので、β（直流電流増幅率）及びｆT （ト
ラジション周波数）の低下を防止することができる。
を実現できるので、β（直流電流増幅率）及びｆT （ト
ラジション周波数）の低下を防止することができる。
【００１１】
【実施例】以下、本発明の実施例を、図１を参照しつつ
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明の縦型ＰＮＰトランジスタは図
１に示すように、Ｐ- 型半導体基板１上にＮ- 型エピタ
キシャル層２が堆積されており、半導体基板１の所定の
位置にはＮ+ 型埋込層３が形成されている。Ｎ+ 型埋込
層３上にはＰ+ 型埋込層４が設けられるとともに、Ｎ+
型埋込層３を取り囲むようにＰ+ 型の予備拡散領域５が
形成されている。
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明の縦型ＰＮＰトランジスタは図
１に示すように、Ｐ- 型半導体基板１上にＮ- 型エピタ
キシャル層２が堆積されており、半導体基板１の所定の
位置にはＮ+ 型埋込層３が形成されている。Ｎ+ 型埋込
層３上にはＰ+ 型埋込層４が設けられるとともに、Ｎ+
型埋込層３を取り囲むようにＰ+ 型の予備拡散領域５が
形成されている。
【００１２】半導体基板１上に堆積されたエピタキシャ
ル層２にはＰ+ 型埋込層４に達するＰ- 型ウエル１１
と、このＰ- 型ウエル１１と接しＰ+ 型埋込層４に達す
るＰ+拡散領域７と、Ｐ+ 型の予備拡散領域５に達する
Ｐ+ 型の分離拡散領域８とが形成されている。そして、
Ｐ- 型ウエル１１内にはＮ型ウエル６が形成されるとと
もに、Ｎ型ウエル６内の所定の位置にはＰ++型拡散領域
９とＮ++拡散領域１０が形成されている。
ル層２にはＰ+ 型埋込層４に達するＰ- 型ウエル１１
と、このＰ- 型ウエル１１と接しＰ+ 型埋込層４に達す
るＰ+拡散領域７と、Ｐ+ 型の予備拡散領域５に達する
Ｐ+ 型の分離拡散領域８とが形成されている。そして、
Ｐ- 型ウエル１１内にはＮ型ウエル６が形成されるとと
もに、Ｎ型ウエル６内の所定の位置にはＰ++型拡散領域
９とＮ++拡散領域１０が形成されている。
【００１３】Ｐ++型拡散領域９，Ｎ++拡散領域１０及び
Ｐ+型拡散領域７にはそれぞれアルミ等からなる電極２
１，２２，２３が設けられている。エピタキシャル層２
の表面は電極２１，２２，２３部を除き酸化膜２０で覆
われている。従来と同様、Ｐ + 型の予備拡散領域５と対
をなす分離拡散領域８により他の素子と電気的に分離さ
れている。
Ｐ+型拡散領域７にはそれぞれアルミ等からなる電極２
１，２２，２３が設けられている。エピタキシャル層２
の表面は電極２１，２２，２３部を除き酸化膜２０で覆
われている。従来と同様、Ｐ + 型の予備拡散領域５と対
をなす分離拡散領域８により他の素子と電気的に分離さ
れている。
【００１４】本発明の縦型ＰＮＰトランジスタでは、Ｐ
+ 型埋込層４とＰ- 型ウエル１１がコレクタ領域とし
て、Ｎ型ウエル６がベース領域として、Ｐ++拡散領域９
がエミッタ領域として、Ｐ+ 型拡散領域７がコレクタの
引き出し層として作用する。このように、コレクタ・ベ
ース接合面をＰ- 型ウエル１１とＮ型ウエル６の接合面
とすることで、ベース幅を広げることなく高耐圧で、し
かもβ（直流電流増幅率）及びｆT （トラジション周波
数）の低下を防止できる縦型ＰＮＰトランジスタを得る
ことができる。
+ 型埋込層４とＰ- 型ウエル１１がコレクタ領域とし
て、Ｎ型ウエル６がベース領域として、Ｐ++拡散領域９
がエミッタ領域として、Ｐ+ 型拡散領域７がコレクタの
引き出し層として作用する。このように、コレクタ・ベ
ース接合面をＰ- 型ウエル１１とＮ型ウエル６の接合面
とすることで、ベース幅を広げることなく高耐圧で、し
かもβ（直流電流増幅率）及びｆT （トラジション周波
数）の低下を防止できる縦型ＰＮＰトランジスタを得る
ことができる。
【００１５】次に、本発明の縦型ＰＮＰトランジスタの
製造方法について、図２を参照に説明する。まず、図２
（ａ）に示すように、Ｐ- 型半導体基板１の所定の位置
に設けられたＮ+ 型埋込層３上にＰ+ 型埋込層４を形成
するとともに、Ｎ+ 型埋込層３を取り囲むようにＰ+ 型
の予備拡散領域５を形成する。そして、Ｐ- 型半導体基
板１の表面にＮ- 型エピタキシャル層２を堆積する。エ
ピタキシャル層２を堆積させるときの熱により、Ｎ+ 型
埋込層３，Ｐ+ 型埋込層４及びＰ+ 型の予備拡散領域５
の不純物はエピタキシャル層２内へも拡散する。
製造方法について、図２を参照に説明する。まず、図２
（ａ）に示すように、Ｐ- 型半導体基板１の所定の位置
に設けられたＮ+ 型埋込層３上にＰ+ 型埋込層４を形成
するとともに、Ｎ+ 型埋込層３を取り囲むようにＰ+ 型
の予備拡散領域５を形成する。そして、Ｐ- 型半導体基
板１の表面にＮ- 型エピタキシャル層２を堆積する。エ
ピタキシャル層２を堆積させるときの熱により、Ｎ+ 型
埋込層３，Ｐ+ 型埋込層４及びＰ+ 型の予備拡散領域５
の不純物はエピタキシャル層２内へも拡散する。
【００１６】次に、図２（ｂ）に示すように、エピタキ
シャル層２内にＰ+ 型埋込層４に達するＰ- 型ウエル１
１を形成するとともに、このＰ- 型ウエル１１内にＮ型
ウエル６を所定の深さとなるように形成する。次に、図
２（ｃ）に示すように、Ｐ- 型ウエル１１と接しＰ+ 型
埋込層４に達するＰ+ 拡散領域７と、Ｐ+ 型の予備拡散
領域５に達するＰ+ 型の分離拡散領域８とを形成する。
シャル層２内にＰ+ 型埋込層４に達するＰ- 型ウエル１
１を形成するとともに、このＰ- 型ウエル１１内にＮ型
ウエル６を所定の深さとなるように形成する。次に、図
２（ｃ）に示すように、Ｐ- 型ウエル１１と接しＰ+ 型
埋込層４に達するＰ+ 拡散領域７と、Ｐ+ 型の予備拡散
領域５に達するＰ+ 型の分離拡散領域８とを形成する。
【００１７】最後に、図２（ｄ）に示すように、Ｎ型ウ
エル６内の所定の位置にＰ++型拡散領域９とＮ++拡散領
域１０を形成する。エピタキシャル層２の表面に酸化膜
２０を形成した後所定箇所を開口し、Ｐ++型拡散領域
９，Ｎ++拡散領域１０及びＰ+型拡散領域７の各領域に
アルミニウム等かならる電極２１，２２，２３を蒸着法
等により形成することで、本発明の縦型ＰＮＰトランジ
スタが完成する。
エル６内の所定の位置にＰ++型拡散領域９とＮ++拡散領
域１０を形成する。エピタキシャル層２の表面に酸化膜
２０を形成した後所定箇所を開口し、Ｐ++型拡散領域
９，Ｎ++拡散領域１０及びＰ+型拡散領域７の各領域に
アルミニウム等かならる電極２１，２２，２３を蒸着法
等により形成することで、本発明の縦型ＰＮＰトランジ
スタが完成する。
【００１８】図３に本発明の縦型ＰＮＰトランジスタの
エミッタ直下の不純物プロファイルを示す。この図から
も明らかなように、コレクタ・ベース間の接合面はＰ-
型ウエルとＮ型ウエル間の接合面となるので、空乏層は
より濃度の低い領域、つまりＰ- 型ウエルに延びて、Ｎ
型ウエル側には延びずパンチスルー降伏が起こりにくく
なる。
エミッタ直下の不純物プロファイルを示す。この図から
も明らかなように、コレクタ・ベース間の接合面はＰ-
型ウエルとＮ型ウエル間の接合面となるので、空乏層は
より濃度の低い領域、つまりＰ- 型ウエルに延びて、Ｎ
型ウエル側には延びずパンチスルー降伏が起こりにくく
なる。
【００１９】
【発明の効果】以上、説明したように本発明の縦型ＰＮ
Ｐトランジスタによれば、エピタキシャル層の表面より
Ｐ型埋込層に達するように形成されたＰ- 型ウエル内に
このＰ型ウエルより高い不純物濃度のＮ型ウエルを設け
ているので、コレクタ・ベース間の接合面はＰ- 型ウエ
ルとＮ型ウエル間の接合面となり、コレクタ・ベース接
合面に発生する空乏層はより濃度の低い領域、つまりＰ
- 型ウエル側に延びて、ベース領域であるＮ型ウエル側
にはあまり延びない。この結果、Ｐ+ 型埋込層とＮ型ウ
エル内のＰ++型拡散領域との間で低い電圧でパンチスル
ー降伏が起こりにくくなり、コレクタ・エミッタ領域間
の耐圧を高耐圧とすることができる。
Ｐトランジスタによれば、エピタキシャル層の表面より
Ｐ型埋込層に達するように形成されたＰ- 型ウエル内に
このＰ型ウエルより高い不純物濃度のＮ型ウエルを設け
ているので、コレクタ・ベース間の接合面はＰ- 型ウエ
ルとＮ型ウエル間の接合面となり、コレクタ・ベース接
合面に発生する空乏層はより濃度の低い領域、つまりＰ
- 型ウエル側に延びて、ベース領域であるＮ型ウエル側
にはあまり延びない。この結果、Ｐ+ 型埋込層とＮ型ウ
エル内のＰ++型拡散領域との間で低い電圧でパンチスル
ー降伏が起こりにくくなり、コレクタ・エミッタ領域間
の耐圧を高耐圧とすることができる。
【００２０】従って、ベース幅を広げることなく高耐圧
を実現できるので、β（直流電流増幅率）及びｆT （ト
ラジション周波数）の低下を防止することができる。
を実現できるので、β（直流電流増幅率）及びｆT （ト
ラジション周波数）の低下を防止することができる。
【図１】本発明の縦型ＰＮＰトランジスタを示す説明
図。
図。
【図２】本発明の縦型ＰＮＰトランジスタを示す説明
図。
図。
【図３】本発明の縦型ＰＮＰトランジスタにおける不純
物プロファイルを示す図面。
物プロファイルを示す図面。
【図４】従来の縦型ＰＮＰトランジスタを示す説明図。
１ Ｐ-型半導体基板 ２ Ｎ-型エピタキシャル層 ３ Ｎ+型埋込層 ４ Ｐ+型埋込層 ５ Ｐ+型予備拡散領域 ６ Ｎ型ウエル ７ Ｐ+型拡散領域 ８ Ｐ+型分離拡散領域 ９ Ｐ++型拡散領域 10 Ｎ++型拡散領域 11 Ｐ-型ウエル
Claims (1)
- 【請求項１】 Ｐ型の半導体基板と、該半導体基板上の
堆積されたＮ型のエピタキシャル層と、前記半導体基板
の所定の位置に形成されたＮ型の埋込層と、該Ｎ型の埋
込層上に形成されたＰ型の埋込層と、前記エピタキシャ
ル層の表面より前記Ｐ型の埋込層に達するように形成さ
れたＰ型ウエルと、前記Ｐ型ウエル内にこのＰ型ウエル
より高い不純物濃度で形成されたＮ型ウエルと、該Ｎ型
ウエル内の所定の位置に形成されたＰ型の拡散領域とを
具備したことを特徴とする縦型ＰＮＰトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297656A JPH08162469A (ja) | 1994-11-30 | 1994-11-30 | 縦型ｐｎｐトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297656A JPH08162469A (ja) | 1994-11-30 | 1994-11-30 | 縦型ｐｎｐトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162469A true JPH08162469A (ja) | 1996-06-21 |
Family
ID=17849425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297656A Pending JPH08162469A (ja) | 1994-11-30 | 1994-11-30 | 縦型ｐｎｐトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465491B1 (ko) * | 2002-03-07 | 2005-01-13 | 주식회사 케이이씨 | 종방향 트랜지스터 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187868A (ja) * | 1988-01-21 | 1989-07-27 | Nikon Corp | 半導体装置 |
| JPH03116774A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-11-30 JP JP6297656A patent/JPH08162469A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187868A (ja) * | 1988-01-21 | 1989-07-27 | Nikon Corp | 半導体装置 |
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|---|---|---|---|---|
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