JPH0123954B2 - - Google Patents

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JPH0123954B2
JPH0123954B2 JP55173938A JP17393880A JPH0123954B2 JP H0123954 B2 JPH0123954 B2 JP H0123954B2 JP 55173938 A JP55173938 A JP 55173938A JP 17393880 A JP17393880 A JP 17393880A JP H0123954 B2 JPH0123954 B2 JP H0123954B2
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silicon nitride
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nitride layer
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Narandasu Kotecha Haritsushu
Homero Deramoneda Furanshisuko
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International Business Machines Corp
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Publication of JPH0123954B2 publication Critical patent/JPH0123954B2/ja
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    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 本発明は半導体技術、より具体的には電界効果
型トランジスタの製造方法に係わる。
従来の拡散型MOS（DMOS）電界効果型トラ
ンジスタ装置は、「第１図に示す如くもとの基体
の低いドーピング・レベルに於て残つた部分、チ
ヤンネルLDを有する約１ミクロンの高くドープ
されたチヤンネル長さLEを得る為にソース窓を
通じて相次いでＰ型及びＮ型拡散を使つている。」
第１図は酸化層１０中の同じ窓を通じてＰ型拡散
４及びＮ型拡散６に拡散されたＰ型基盤２を有す
る従来のDMOS構造の断面を示す。ソース拡散
６が拡散されている間に、Ｎ型ドレイン８も又酸
化層１０中の隣接する窓を通じて拡散される。二
重に拡散されたＰ型拡散４及びＮ型拡散６は、拡
散６の表面と拡散４の表面との間の差である長さ
LEを有する効果的なチヤンネル領域２０を形成
する。その装置の効果的なチヤンネル領域２０は
エンハンスメント型チヤンネルである。Ｐ型拡散
４及びＮ型ドレイン拡散８の間のＰ型基体２の領
域の残りの部分２２はFET装置のチヤンネルの
デプレツシヨン型部分である。エンハンスメント
型チヤンネル２０及びデプレツシヨン型チヤンネ
ル２２は、薄い二酸化シリコン層１２によつて被
覆され、その上に導電性のゲート電極１８が析出
（Deposit）され、これによりDMOS・FET装置
を構成する。電気的な導電体１４及び１６はソー
ス拡散６及びドレイン拡散８と接触する為に酸化
層１０の窓を通じて夫々デポジツトされる。
第１図の従来の構造の為の製造プロセスはバイ
ポーラ・トランジスタのＰ型ベース及びＮ型エミ
ツタを形成するのに使われるホツト・プロセスを
借用している。従つて写真蝕刻の１ミクロン・チ
ヤンネル長さに関連する問題は、より複雑なバイ
ポーラ処理を使用することによつて回避される。
１ミクロンの長さのチヤンネルを製造する為のこ
の方法は、主として以下の理由の為にLSIアレー
を作るのに広く用いられていない。第１に、
MOS技術のコスト−パホーマンスの利益は低い
生産性のバイポーラ処理を使うことによつて減少
されることと、第２に、従来の装置の敷値（しき
い値）電圧制御が貧弱であることである。何とな
れば、処理中にデポジツトされ且つ再配分される
不純物の量が、均一にドープされた基体又はイオ
ン・インプラントされたチヤンネルを使う通常の
MOSFET装置の様にうまく制御されてないから
である。
1975年10月のIEEEジヤーナルの固体回路に於
けるT.J.Rogers等による論文、「二重拡散MOSト
ランジスタの実験的及び理論的分析」の322乃至
331頁に於て、若し第１図の構造が効果的チヤン
ネル長さをＰ型拡散４、LEの為のチヤンネル２
０の長さにさせたとすれば、次の不等が満足され
なければならないことが示されている。
ΔVT＝（VTE−VTD）＞１／2ECLD (1) ここでVTE及びVTDは、夫々、エンハンスメン
ト型チヤンネル２０のLE及びデプレツシヨン型
チヤンネル２２の長さLDに対応し、且つECは２
×104ボルト／cmの臨界電界である。例えば、
ΔVT＝２ボルトであるとすれば、LDはDMOS装
置の特性を持たせる為に２ミクロンよりも少なく
なければならない。LDを数ミクロンの長さに許
す様に若しΔVTが大きくされたとすれば、VTDは
出来るだけ負電位にされねばならない。この要求
を満足させる１つの方法は高い抵抗性の基体、25
Ω・cm迄の高い抵抗性基体を使うことである。然
し乍ら、この試みはパンチ・スルー問題の為に、
又短絡チヤンネル効果によつて同じチツプの中に
通常のMOSFETを持たせられないという為に実
際的ではない。他の解決策は、イオン・インプラ
ンテーシヨンによつてVTDを下げることであるか
もしれない。然し乍ら、インプランテーシヨンは
エンハンスメント型チヤンネル領域２０と重なつ
てはならず、従つてインプラントの阻止マスクの
整列寛容度はミクロンの範囲でなければならない
という結果を生じ、これはDMOS装置を設計す
るのに厳格なフオトリソグラフの仕様を意味し避
けるべきである。
従つて本発明の目的は、バイポーラ型のプロセ
ス技術の使用を避ける短いチヤンネルMOS装置
を提供するにある。
本発明の他の目的は、最小のチヤンネル長さを
有するFETを提供するにある。
本発明の他の目的は、極度に高い抵抗性基体を
要求しない最小のチヤンネル長さを有するFET
を提供するにある。
本発明の更に他の目的は、エンハンスメント型
装置及びデプレツシヨン型装置が同時に形成し得
る最小チヤンネル長さを有するFETを提供する
にある。
本発明の更に他の目的は、与えられた拡散レー
ルがドレイン又はソース・コンタクトとして役立
ち得る拡散MOS装置を提供するにある。
本発明の更に他の目的は、最小限の処理工程を
有する最小のチヤンネル長さを有するFETを提
供するにある。
本発明の更に他の目的は、ソース−基体接合の
容量が最小限にされる最小のチヤンネル長さを有
するFETを提供するにある。
本発明のこれ等の目的及び他の目的、特徴及び
利益はここに開示される完全にインプラントされ
たシリコン・ゲートDMOS構造及びその製造方
法によつて与えられる。正確に限定されたチヤン
ネル長さを有するFET装置の為の製造方法及び
結果の構造が開示される。１ミクロン・チヤンネ
ル長さを得る為にＰ型拡散の使用を必要としない
拡散MOS装置を作る為に、２つの方法の実施例
が記載される。その代わりに、ミクロン範囲のチ
ヤンネル長さを正確に限定する為に横のエツチン
グ技術が使用される。良く制御された敷値電圧を
得る為にチヤンネルは、イオン、インプラントさ
れる。拡散MOS装置のチヤンネルのエンハンス
メント部分は、拡散ステツプの代わりにエツチン
グ・ステツプによつて限定され、これにより短い
長さを有するチヤンネルを生じ且つ先行技術のそ
れよりも良く制御された敷値電圧を生ずる。
開示された第１の方法の実施例は、第１の導電
性型のシリコン基体上に正確に限定されたチヤン
ネル長さを有するFET装置を形成する。基体は
厚い酸化の領域によつて分離されている装置領域
の中に仕切られる。装置領域は二酸化シリコンの
第１層、多結晶シリコンの層、酸化シリコンの第
２層、窒化シリコンの層及びそこにデポジツトさ
れた二酸化シリコンの第３層を有する。このプロ
セスは装置領域中に第１のエツヂ及び第２のエツ
ヂを有する複合ゲート構造を形成する様に多結晶
シリコン層、第２酸化層、窒化層及び第３酸化層
を蝕刻するステツプを含む。プロセスは装置領域
中に第１及び第２のエツヂと整列して第１導電性
型に反対の第２導電性型のソース及びドレイン領
域をデポジツトすることによつて続く。プロセス
は、酸化シリコンの第３層の下の窒化シリコン層
を横に蝕刻することによつて、夫々第１及び第２
エツヂに関して予定の量だけ移動された第３及び
第４エツヂを有する減少された寸法の窒化シリコ
ン層を形成する。プロセスは、第３の二酸化シリ
コン層を除去し且つ窒化シリコン層の第３のエツ
ヂにより限定されるエツヂを有し且つドレイン領
域と隣接している第２導電性型の第１ドレイン部
分をイオン・インプラント（イオン注入）するこ
とにより続けられる。プロセスは、窒化シリコン
層の第３及び第４エツヂと並んでいるエツヂを有
する。窒化シリコン層の周りの第４の二酸化シリ
コン層を成長することにより続き、続いて窒化シ
リコン層が除去される。プロセスは、第１ドレイ
ン部分のエツヂと隣接し且つ窒化シリコン層の第
４のエツヂに関して基準されるエツヂを有する第
２の導電性型の第２ドレイン部分をイオン・イン
プラントすることにより続けられる。この様にし
て、正確に限定されたチヤンネル長さがソース領
域と第２のドレイン部分の間に作られる。
第２のプロセスの実施例は、第１の実施例の改
良であつて、多結晶シリコンの比較的厚い層をデ
ポジツトする前に敷値電圧調整をする為にイオ
ン・インプランテーシヨンが遂行され、結果の敷
値電圧を精密に向上する。
本発明の第１の実施例は第２図乃至第９図に示
された図を参照して説明され、第９図に示された
装置が最終的なものである。プロセスは第２図に
於て、５から10Ω・cmの範囲の抵抗率を有するＰ
型基体２４で開示する。二酸化シリコン層が基体
２４の表面に成長されそして窒化シリコン層が二
酸化シリコン全面に析出され且つ第１のマスクで
パターン化される。窒化シリコン層は燐酸を使つ
てフイールド領域から選択的に除かれる。ウエー
ハは、約4000Åの厚さを有する厚い二酸化シリコ
ン層２６の成長の準備として、フイールド領域の
敷値電圧を上昇する為に硼素イオン・インプラン
ト３０で照射される。残りの窒化シリコン層及び
その下の二酸化シリコン層はエツチング液によつ
て除去されるので、実際の装置及び相互接続の為
に意図された部分は露出される。二酸化シリコン
２８は、FET装置のゲート酸化層として使用す
るのに適する500から1000Åの厚さに、第２図に
示される如く、これ等の露出領域に成長される。
第３図に示される如く、ウエーハ表面全体に互
つて約3000Åの厚さに多結晶シリコン層３２の析
出で、第１のプロセスは続く。次に多結晶シリコ
ン層３２に全体的に約1000Åの厚さに二酸化シリ
コン層３４の化学的析出が続く。それから窒化シ
リコン層３６が約1500Åの厚さに酸化層３４の上
に析出される。最後に、二酸化シリコン層３８が
窒化シリコン層３６の上に約1000Åの厚さで析出
される。結果の構造は第３図に示され、それは
又、既に述べた様に厚いフイールド酸化層２６の
成長の準備としてフイールド領域の敷値電圧を上
げる為に利用される硼素インプランテーシヨン３
０の領域を示す。
第１の方法は、多結晶シリコン層３２、二酸化
シリコン層３４、窒化シリコン層３６及び二酸化
シリコン層３８から意図された装置のゲート電極
及び内部接続の為のパターンを形成する為に、第
２のマスク及び関連する蝕刻を使用することによ
り続く。蝕刻は、次のステツプで形成されるべき
ソース、ドレイン及び拡散レールの為に基体の表
面を露出する。第４図に示された多層構造は、拡
散MOS装置のゲート領域を限定する多結晶シリ
コンゲート領域３２ａ、二酸化シリコン層３４
ａ、窒化シリコン層３６ａ及び二酸化シリコン層
３８ａを構成する。燐の如きＮ型ドーパント不純
物が、形成された窓４０ａ及び４２ａを通つて多
層構造の両側に拡散され、PMOS装置の為のソ
ース及びドレイン領域４４ａ及び４６ａを形成す
る。
この第１プロセスの顕著な利益の１つは、従来
のエンハンスメント型MOS装置及びデプレツシ
ヨン型MOS装置が拡散MOS装置と同時に形成し
得るということである。第３図の構造に適用され
る蝕刻ステツプは、エンハンスメント型
MOSFET装置のゲート領域を限定する多結晶シ
リコンゲート領域３２ｂ、二酸化シリコン層３４
ｂ、窒化シリコン層３６ｂ及び二酸化シリコン層
３８ｂから成る多層構造の編成を作る。上述した
ソース及びドレイン領域４４ａ及び４６ａを形成
するＮ型ドーパント拡散ステツプは、又第４図に
示されるエンハンスメント型MOSFETの為の多
層構造の両側に窓４０ｂ及び４２ｂを通してソー
ス及びドレイン領域４４ｂ及び４６ｂを形成す
る。
拡散MOS装置と同時に形成されるデプレツシ
ヨン型MOSFETは、第４図に示される如く、第
３図に適用されたエツチング・ステツプによつて
形成される多層構造を持つ。デプレツシヨン型
MOSFET装置の多層構造は多結晶シリコンゲー
ト領域３２ｃ、二酸化シリコン層３４ｃ、窒化シ
リコン層３６ｃ及び二酸化シリコン層３８ｃから
成る。拡散MOSソース及びドレイン領域を形成
するＮ型不純物拡散ステツプは又、第４図に示さ
れる如き、デプレツシヨン型MOSFET装置の為
に、多層構造の両側に夫々の窓４０ｃ及び４２ｃ
を通つてソース領域４４ｃ及びドレイン領域４６
ｃを形成する。
Ｎ型燐拡散ステツプは、全ての露出されたシリ
コン表面上に二酸化シリコン層を作る酸化ふんい
き中で行われ、DMOS装置の多結晶シリコンゲ
ート３２ａの側壁４１ａ及び４３ａ、エンハンス
メント型MOSFET装置の多結晶シリコンゲート
領域３２ｂの側壁４１ｂ及び４３ｂ等とデプレツ
シヨン型MOSFET装置の多結晶シリコンゲート
領域３２ｃの側壁４１ｃ及び４３ｃ等を形成す
る。
高木等の米国特許第3940288号に記載された横
型エツチング技術を使つて、第１プロセスは続け
られる。ウエーハは暖かい燐酸に漬けられ窒化シ
リコン層３６ａ，３６ｂ、及び３６ｃの側壁だけ
が除去される。何となれば、上部の二酸化シリコ
ン層３８ａ，３８ｂ及び３８ｃが夫々窒化シリコ
ン層の上部面を被つているからである。この燐酸
蝕刻ステツプの時間長は窒化シリコン層３６ｂ及
び３６ｃを除去する様に計時され、そして窒化シ
リコン層３６ａの幅が層３６ｂ及び３６ｃのそれ
よりも大きいので、第５図に示される如く、窒化
シリコン層３６ａの両側に約１ミクロンの側路の
溝を正確に蝕刻する。二酸化シリコン層３８ａは
窒化シリコン層３６ａの上部をマスクし且つエツ
チングを横の方向に導くのに役立つ、第５図に示
された如き外側のエツヂ４８及び５０を持つの
で、エツチング・ステツプが終つた時、窒化シリ
コン層３６ａは、横のエツヂ５２及び５４を有す
る第５図に示された窒化シリコン構造５６に蝕刻
される。
第１プロセスの次のステツプは、二酸化シリコ
ン層３８ａ，３４ｂ及び３４ｃの残り部分を除去
する為に薄められた弗化水素酸にウエーハを蝕刻
する為侵漬することである。窒化シリコン層５６
は二酸化シリコン層３４ａの全除去を阻止するエ
ツチング・マスクとして役立ち、窒化シリコン層
５６の下の、第６図に数字５８で示す二酸化シリ
コン層３４ａの残留部分を残す。DMOS多結晶
シリコンゲートの上に得られた台状の構造は、
DMOS装置の為のソース及びドレインの編成の
為の正確に限定されたイオン・インプランテーシ
ヨンのマスクとして役立つ。窒化シリコン層５６
のエツヂ５２及び５４は、窒化シリコン層５６を
形成するのと同じ速度で窒化シリコン層３６ａの
横の面を内側にエツヂさせるところの第５図の横
のエツチング・ステツプの効果によつてDMOS
装置のソース４４ａ及びドレイン４６ａから等価
距離にある。ソース４４ａ及びドレイン４６ａの
拡散の場所がもとの窒化シリコン層３６ａのもと
のエツヂ４８及び５０に関して基準が置かれてい
た為に、窒化シリコン層５６のエツヂ５２及び５
４はソース４４ａ及びドレイン４６ａのエツヂか
ら等価距離にある。夫々、ソース及びドレイン領
域４４ａ及び４６ａのエツヂに対して、窒化シリ
コン層５６のエツヂ５２及び５４を限定し又は位
置させるのにマスクは、必要なかつた。窒化シリ
コン層５６の目的は２つある。第１に、窒化シリ
コンの横の蝕刻速度は約188Å／minであり且つ
所望のチヤンネル長さLEは10000Åであり、エツ
ヂ５２及び５４が正確に限定されているので、エ
ンハンスメント・チヤンネル長さLEを正確に限
定する。第２に、窒化シリコン層５６は後に記載
される第３及び第４のマスクの正確な整列の必要
性をなくす。燐酸蝕刻ステツプ後の構造の断面図
が第６図に示される。
第７図に示される陽画フオトレジスト層６０及
び６２で、第６図の構造を被覆することによつて
第１のプロセスが連続され、そして第３の写真リ
ソグラフ・マスクが、窓６１を通じてソース拡散
４４ａ及び窒化シリコン層５６の間の拡散MOS
多結晶シリコンゲート３２ａの部分を露出するの
に使われる。付加的窓６５が第７図に示される如
きエンハンスメント型MOSFET装置の多結晶シ
リコンゲート３２ｂの為に形成される。硼素イオ
ン・インプランテーシヨンのステツプが窓６１及
び窓６５を通じて行われ、窒化シリコン層５６の
エツヂ５２及びソース拡散４４ａのエツヂとの間
の離隔距離によつて限定される長さLEを有する
拡散MOS装置のエンハンスメント部分６８を形
成する。硼素イオン・インプランテーシヨン６４
が多結晶シリコンゲート層３２ｂ及びゲート酸化
膜２８を通して硼素イオンをイオン・インプラン
トすることによつてエンハンスメント型
MOSFETの敷値電圧を調節し、第７図に示され
るエンハンスメント型MOSFET装置の為にＰ型
基体２４の中にソース４４ｂ及びドレイン４６ｂ
の間に増加されたＰ型導電性領域７０を形成す
る。開示された構造の例として、200KeVの硼素
イオン・インプランテーシヨン・エネルギで充分
である。結果の構造は、第７図に示されマスクは
依然として残つている。フオトレジスト層６２の
エツヂの部分は微妙ではなく、窒化シリコン層５
６の上部表面に沿つて任意の場所で終端し得るこ
と、そしてフオトレジスト層６０のエツヂはソー
ス拡散４４ａ上の任意の場所に位置し得ることと
を注記する。DMOS装置のエンハンスメント部
分６８の長さLEは、ソース拡散４４ａの一番近
いエツヂに関して窒化シリコン層５６のエツヂ５
２の位置によつて全体的に決定される。
第１のプロセスはフオトレジスト層６０及び６
２のマスクを除去することにより、そして第８図
に示される様な新しいフオトレジスト層７４及び
７６を与えることにより続けられる。DMOS装
置の多結晶シリコン層３２ａ上の窓７８及びデプ
レツシヨン型MOSFET装置上の窓８２を開ける
為に第４の写真リソグラフ・マスクが使用され
る。窒化シリコン層５６のエツヂ５４及び
DMOS装置のドレイン拡散４６ａの最も近いエ
ツヂとの間の距離は第８図に示されるドレイン部
分８６を形成する為にＮ型ドーパント原子８４の
イオン・インプランテーシヨンの為の効果的な開
口を限定するので、フオトレジスト層７４のエツ
ヂは窒化シリコン層５６の上面のどの点に於ても
終端し得るし、且つフオトレジスト層７６のエツ
ヂはドレイン拡散４６ａの上面のどの点に於ても
終端し得る。例えば、燐原子が、第８図に示され
る如くDMOS装置の為の長さLDを有するデプレ
ツシヨン・チヤンネル又はドレインの延長８６を
形成する為に窓７８及び８２を通じインプラント
される。多結晶シリコンゲート層３２ｃを通過す
る燐イオン・インプランテーシヨン８４はデプレ
ツシヨン型MOSFET装置のソース４４ｃ及びド
レイン４６ｃの間のデプレツシヨン層８８を形成
する。
拡散されたMOS装置に於て、ドレイン部分８
６は２つのドーピング・レベルを持つ。即ちもと
の基体２４のＰ型背景ドーピングと、その上に重
ね合わされた高い濃度のＮ型イオン・インプラン
トされた燐のドーパントである。この組合わせ
は、拡散されたMOS装置の極めて良い性質を生
じる。
第１プロセスのこの段階に於て、敷値電圧の全
ては望む値に調整されてきた。ウエーハの平面性
を良くする為に、全ての残りの二酸化シリコン層
３４及び５８と全ての残つた窒化シリコン層３６
及び５６は、ウエーハを暖かい燐酸液及び薄めら
れた弗化水素酸液に侵漬することによつて蝕刻さ
れる。それから、二酸化シリコン９０，９２及び
９４の3000Åの厚い層が第９図に示される様にデ
ポジツトされ、より緻密になる様に処理され、そ
して燐珪酸ガラスの安定層で被覆される。
第５の写真リソグラフ・マスク及び通常の蝕刻
がエンハンスメント型MOS及びデプレツシヨン
型MOSFET装置の全てのソース、ドレイン及び
ゲート領域へコンタクトの穴を開ける為に使用さ
れる。それからアルミニウム層が全ての露出表面
に被着され、そして第６の写真リソグラフ・マス
クが蝕刻に使用され、装置のソース、ゲート及び
ドレインのコンタクト穴を通じて電気的な接続の
為の、そしてウエーハ上の装置の相互接続の為の
パターンを限定する。この様にして、ソース接続
９６、ゲート接続９８及びドレイン接続１００が
夫々第９図のDMOSFET装置のソース４４ａ、
ゲート３２ａ、及びドレイン４６ａへ接続され
る。ソース接続１０２、ゲート接続１０４及びド
レイン接続１０６は夫々第９図に示すエンハンス
メント型MOSFET装置のソース４４ｂ、ゲート
３２ｂ、及びドレイン４６ｂへ接続される。ソー
ス接続１０８、ゲート接続１１０及びドレイン接
続１１２は夫々第９図に示すデプレツシヨン型
MOSFET装置のソース４４ｃ、ゲート３２ｃ及
びドレイン４６ｃへ接続される。第９図に示した
結果のDMOS装置及び第２図から第９図に記載
された第１のプロセスは減少されたチヤンネル長
さを有する高性能のDMOSFET装置を提供する。
要約すると、同じ半導体基体の上に改良された
DMOS装置及び通常のエンハンスメント型及び
デプレツシヨン型MOSFET装置を同時に製造す
る第１のプロセスが開示された。このプロセス
は、より複雑なバイポーラ・トランジスタ製造プ
ロセスのステツプを回避する利益がある。
DMOS装置チヤンネルのデプレツシヨン部分８
６は正確に限定されインプラントされ得るので、
このプロセスは高い抵抗率の基体を必要としな
い。更に、通常のエンハンスメント型及びデプレ
ツシヨン型MOSFET装置が同時に形成され得、
そのチヤンネル長さは従来のものよりも短い。隣
接するイオン・インプラントされた領域が領域６
８の如きエンハンスメント型のものであるか又は
領域８６の如きデプレツシヨン型のものであるか
に応じて、与えられた拡散レールがソース又はド
レイン接続として役立ちうるソース４４ａ又はド
レイン４６ａから形成し得るので、従来の２重拡
散DMOS装置が本発明によつて改良される。従
来のDMOS装置に於て、ソース拡散はそれが２
重拡散構造中でＰ型拡散によつて全体として取り
巻かれているので、ドレインとして使用し得な
い。従つて第９図に示す構造は、領域６８及び８
６の位置を単に交換することによつて対称構造と
して形成し得る。更に又、DMOS装置のソース
対基盤接合容量はＰ型拡散を無くすことにより減
少される。
上述した第１プロセスは、以下に記載される第
２プロセスによつて、より良くされ得る。第２プ
ロセスは、基体中にインプラントされた不純物イ
オンの結果の濃度の制御を向上する様に、複合多
結晶シリコンゲート層及び薄いゲート酸化層を通
じる代わりに、薄いゲート酸化層を通ずるのみで
DMOS装置、エンハンスメント型MOS装置及び
デプレツシヨン型MOS装置の敷値電圧を調節す
る。第２プロセスは第１０乃至第１６図を参照し
て述べられる。
第２プロセスは、第１０図のＰ型シリコン基体
１２０中のフイールド酸化領域１２２、ゲート酸
化領域１２６及び硼素イオンをインプラントされ
た領域１２４を形成する様に、第２図を参照して
記載された様な第１プロセスのそれと同じ様な態
様で開始する。第２写真リソグラフ・マスクがエ
ンハンスメント型MOS及びDMOS装置の全ゲー
ト部分を露出させ、全てのデプレツシヨン装置を
被つてフオトレジストのマスクを形成する様に使
われる。硼素イオンは、装置のエンハンスメント
型部分に対応する敷値電圧であるところのVTEの
値を調節する為に充分な投与量でインプラントさ
れる。硼素イオン・インプランテーシヨンは、第
１１図に示される様にDMOS装置の為のインプ
ラントされた領域１４４及びエンハンスメント型
MOSFET装置のインプラントされた領域１４６
を形成する。第３の写真リソグラフ・マスクがデ
プレツシヨン型MOSFET装置の全ゲート部分を
露出させたまま、エンハンスメント型MOS装置
及びDMOS装置の上に使われ、そのマスクを通
じて燐イオン・インプランテーシヨンが、第１１
図のデプレツシヨン領域１４８に対応する敷値電
圧であるところの値VTDを調整するのに充分な投
与量で遂行される。
第２のプロセスは第３図に示す層の被着を繰り
返すことにより進められ、それは、二酸化シリコ
ン層１３０によつて被われる、ゲート酸化層１２
６上の多結晶シリコンの複合層１２８を形成し、
層１３０は翻つて窒化シリコン層１３２により被
われ、層１３２は翻つて二酸化シリコン層１３４
によつて被われる。第２プロセスは、第１１図に
示される様に、DMOS装置のゲート電極１２８
ａ、エンハンスメント型MOSFET装置のゲート
電極１２８ｂ及びデプレツシヨン型MOSFET装
置のゲート電極１２８ｃを限定する為に、第４図
の蝕刻について第１プロセスで説明したステツプ
を繰り返す様、第４写真リソグラフ・マスクを使
うことによつて第４図の第１プロセスの為に示さ
れたと同じ態様で続けられる。このステツプは第
１１図の蝕刻された構造に隣接して形成された窓
を通じてＮ型不純物の拡散によつて続けられ、第
１１図に示される様にDMOS装置のソース領域
１３６ａ及びドレイン領域１３８ａを形成し、エ
ンハンスメント型MOSFET装置のソース領域１
３６ｂ及びドレイン領域１３８ｂを形成し且つデ
プレツシヨン型MOSFET装置のソース領域１３
６ｃ及びドレイン領域１３８ｃを形成する。Ｎ型
拡散操作は、DMOS装置の為の二酸化シリコン
の側壁１４０ａ及び１４２ａを形成し、エンハン
スメント型MOS装置の為の側壁１４０ｂ及び１
４２ｂを形成し、且つデプレツシヨン型MOS装
置の為の側壁１４０ｃ及び１４２ｃをも形成す
る。
第２プロセスは、第１１図の窒化シリコン層１
３２ａを横に蝕刻することによつて、第５図に示
した第１プロセスに関して示されたと同じ態様で
続けられ、上に載せられ、横のエツヂ１５０で初
まり１５２で終る二酸化シリコン層１３４ａのマ
スク効果によつて、窒化シリコン層１３２ａは横
にエツチされるので結果のエツヂ１５４及び１５
６は夫々ソース領域１３６ａ及び１３８ａの最も
近いエツヂに対して正確に限定される。蝕刻され
た結果の窒化シリコン層は第１２図で数字１５８
で示される。第２プロセスは、第１３図の記号１
６０及び蝕刻された窒化シリコン層１５８である
ところのエツチされた二酸化シリコン層１３０ａ
の複合体から成る台状マスクを形成する為に弗化
水素酸の中にウエーハをエツチする為侵漬するこ
とにより続けられる。
第２プロセスは第１４図を参照して続けられ、
第５の写真リソグラフ・マスクが全てのエンハン
スメント型MOSFET装置及び全てのデプレツシ
ヨン型MOSFET装置を被つてフオトレジスト阻
止マスク１６２及び１６４を形成するのに使われ
る。フオトレジスト・マスク１６４のエツヂはド
レイン拡散１３８ａの上の何れの場所にも置き得
るし、且つフオトレジスト層１６２のエツヂは窒
化シリコン層１５８の上の何れの場所にも位置す
ることが出来、DMOSFET装置の上の窓１６６
を形成する。第２プロセスは、ドレイン拡散１３
８ａに隣接する領域中の硼素インプランテーシヨ
ン144の濃度を補償する様、デプレツシヨン領域
ドレイン部分１７４を形成する為に窓１６６を通
して燐イオンの充分に強い投与量１６８をイオ
ン・インプラントすることにより続けられる。こ
れは窒化シリコン層１５８のエツヂ１５６及びド
レイン拡散の最も近いエツヂ１３８ａとの間の相
対距離を有するDMOS装置のデプレツシヨン部
分を形成する。この時点ではエンハンスメント型
MOS装置１７０又はデプレツシヨン型MOS装置
１７２にはインプランテーシヨンを行われない。
第２のプロセスのこの段階で、DMOSFET装
置の必須の特徴が第１４図に示される。然し乍
ら、チヤンネルのエンハンスメント部分１４４は
長過ぎる。チヤンネル１４４のエンハンスメント
部分のLEの長さをプロセス１で得られた寸法に
減少させる為に、第１のプロセスには含まれてい
なかつた次のステツプが導入される。フオトレジ
スト・マスク１６２及び１６４を引き放した後、
多結晶シリコン層の露出された表面は第１５図に
示される様な窒化シリコン層１５８を取り巻く奥
まつた酸化領域を形成する為に加熱酸化される。
二酸化シリコンの約4000Åの成長は、その様な熱
的酸化工程に於て多結晶シリコンを約1600Å消費
し、第１５図に示される如く熱的酸化層１７６，
１７８及び１８０を形成する。それから、ウエー
ハは窒化シリコン層１５８を除去する為に暖かい
燐酸液で蝕刻するよう侵漬される。窒化シリコン
層１５８を除去することによつて、残されたデプ
レツシヨン１８２の下にデプレツシヨン・チヤン
ネル１８６を形成する為に、第１６図に示された
如き燐イオンの均一なイオン・インプランテーシ
ヨン１８４を行うことによつて続けられる。デプ
レツシヨン・チヤンネル１８６は、既に除去され
た窒化シリコン層１５８のエツヂ１５０及び１５
４の間のほぼ近い距離に、エンハンスメント部分
１４４の長さLEを減少する。この段階で、第１
６図に示される如く、DMOSFET装置のチヤン
ネルは２つの良く限定された領域を持つている。
即ちそれは、長さが窒化シリコン層１５８の横の
蝕刻により制御されており且つ敷値電圧VTEが従
来のデプレツシヨン型MOSFET装置のそれと同
じ様に良く制御されているエンハンスメント領域
１４４と、長さLD及び敷値電圧VTDが良く制御さ
れていないデプレツシヨン領域１７４である第２
領域である。然し乍ら、VTDの大きさを強く負電
位にさせる為の目的は、上述の数式１に記載され
た不等を満足する。１度この不等が満足される
と、VTDの実際の値は重要ではない。従つて、第
２のプロセスはチヤンネル中間部１８６の為によ
り良くイオン・インプラントされた敷値電圧を有
する拡散MOSFET構造を作る。第１６図に示す
装置の最終工程は、第９図に参照したプロセス１
のそれ等と同じである。
要約すると、第１のプロセスの為にあげた全て
の利点及び以下に記す利点を有する改良された
DMOSFET装置、エンハンスメント型及びデプ
レツシヨン型MOSFET装置を作る。部分１４４
の外のチヤンネル１８６及び１７４の部分は完全
にデプレツシヨンにインプラントされているの
で、この改良された拡散MOSFET電流対電圧特
性は改良される。加えて、エンハンスメント部分
１４４の敷値電圧VTEは従来のエンハンスメント
型MOSFET装置のそれと同様に良好である。こ
れ等は、第１プロセスに必要とされるものに対し
て、単に１つの付加的な写真リソグラフ・マスク
を加えることのみで達成し得る。
【図面の簡単な説明】
第１図は従来の拡散型MOS装置の断面図、第
２図乃至第９図は本発明の第１実施例の第９図に
示される構造を結果する第１の方法の実施例に於
ける種々のステツプを順次に示す半導体構造の断
面図、第１０図乃至第１６図は本発明の第２実施
例の第１６図に示される構造を結果する本発明の
第２の方法の実施例を順次に説明する半導体構造
の断面図である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の二酸化シリコン層、多結晶シリコン
    層、第２の二酸化シリコン層、窒化シリコン層及
    び第３の二酸化シリコン層をデポジツトされた第
    １の導電性型のシリコン基体上に正確に限定され
    たチヤンネル長さを有するFET装置を製造する
    方法に於て、 上記FET装置のチヤンネル領域を限定する、
    第１エツヂ及び第２エツヂを有する複合ゲート構
    造を形成するために上記多結晶シリコン層、上記
    第２の二酸化シリコン層、上記窒化シリコン層及
    び上記第３の二酸化シリコン層を蝕刻するステツ
    プと、 上記第１エツヂ及び上記第２エツヂに整列し
    て、上記第１導電性型に反対の第２導電性型のソ
    ース及びドレイン領域を上記基体中にデポジツト
    するステツプと、 上記第３の二酸化シリコン層の下の上記窒化シ
    リコン層を横方向に蝕刻して、上記第１及び第２
    エツヂ夫々に対して、予定の量だけ移動された第
    ３及び第４エツヂを有する減少された寸法の窒化
    シリコン層を形成するステツプと、 予定されたしきい値電圧を有する上記チヤンネ
    ル領域のエンハンスメント型部分を形成するため
    に、上記ソース領域に接続した第１の端部、及び
    上記窒化シリコン層の上記第３エツヂに近接した
    第２の端部とを有する、上記基体の上記チヤンネ
    ル領域中に第１導電性型不純物をイオン注入する
    ステツプと、 上記チヤンネル領域中にデプレツシヨン領域の
    ドレイン延長部を形成するために、上記ドレイン
    領域に接続した第１の端部、及び上記窒化シリコ
    ン層の上記第４エツヂに近接して位置する第２の
    端部とを有する上記基体の上記チヤンネル領域中
    に上記第２の導電性型のイオンを注入するステツ
    プと、 から成る半導体装置の製造方法。 ２ 第１導電性型のシリコン基体上において厚い
    フイールド酸化領域によつて分離され仕切られて
    おり、且つ第１の二酸化シリコン層、多結晶シリ
    コン層、第２の二酸化シリコン層、窒化シリコン
    層及び第３の二酸化シリコン層を有する装置領域
    中に正確に限定されたチヤンネル長さを有する
    FET装置を形成する半導体装置の製造方法にお
    いて、 上記装置領域上に第１エツヂ及び第２エツヂを
    有する複合ゲート構造を形成するために上記多結
    晶シリコン層、上記第２の二酸化シリコン層、上
    記窒化シリコン層及び上記第３の二酸化シリコン
    層を蝕刻するステツプと、 上記第１エツヂ及び上記第２エツヂに整列し
    て、上記第１導電性型に反対の第２導電性型のソ
    ース及びドレイン領域を上記装置領域中にデポジ
    ツトするステツプと、 上記第１エツヂ及び第２エツヂ夫々に対して、
    予定量だけ移動された第３及び第４エツヂを有す
    る減少した大きさの窒化シリコン層を形成するた
    めに、上記第３の二酸化シリコン層の下の窒化シ
    リコン層を横方向に蝕刻するステツプと、 上記第３の二酸化シリコン層を除去し、そし
    て、上記窒化シリコン層の上記第４エツヂにより
    限定されるエツヂを有する、上記ドレイン領域に
    近接した上記第２導電性型の第１ドレイン延長部
    をイオン注入するステツプと、 上記窒化シリコン層の上記第３及び第４エツヂ
    と整列するエツヂを有する、上記窒化シリコン層
    の周囲に第４の二酸化シリコン層を成長させ、そ
    して、上記窒化シリコン層を除去するステツプ
    と、 上記窒化シリコン層の上記第３エツヂを基準と
    したエツヂを有する、上記第１ドレイン延長部の
    上記エツヂに近接した上記第２の導電性型の第２
    ドレイン延長部をイオン注入するステツプと、 から成る半導体装置の製造方法。
JP17393880A 1979-12-20 1980-12-11 Method of manufacturing semiconductor Granted JPS5694777A (en)

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JPS5694777A JPS5694777A (en) 1981-07-31
JPH0123954B2 true JPH0123954B2 (ja) 1989-05-09

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