JPH0128509B2 - - Google Patents
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- JPH0128509B2 JPH0128509B2 JP56204520A JP20452081A JPH0128509B2 JP H0128509 B2 JPH0128509 B2 JP H0128509B2 JP 56204520 A JP56204520 A JP 56204520A JP 20452081 A JP20452081 A JP 20452081A JP H0128509 B2 JPH0128509 B2 JP H0128509B2
- Authority
- JP
- Japan
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- layer
- conductive layer
- semiconductor substrate
- impurities
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、高周波トランジスタや電界効果型
トランジスタ（以下FETという）のような半導
体素子の製造方法の改良に関するものである。
トランジスタ（以下FETという）のような半導
体素子の製造方法の改良に関するものである。
従来の高周波トランジスタの製造方法を第１図
ａないしｄによつて説明する。まず、第１図ａに
示すように、半導体基板１１上に形成した２酸化
シリコン膜１２を選択除去し、この２酸化シリコ
ン膜１２をマスクとする不純物の拡散などによつ
て第２導伝層１ａを形成する。次に、第１図ｂに
示すように、２酸化シリコン膜１２を除去し、不
純物のイオン注入または拡散によつて半導体基板
１１内に第１導伝層を兼ねた第１動作層１ｂを形
成する。その後、第１図ｃに示すように、第１動
作層１ｂの２酸化シリコン膜１２にホトリソグラ
フイ（以下ホトリソという）法によつて窓１３を
あけ、この窓１３から不純物をイオン注入または
拡散して第２動作層１ｃを形成する。その後、第
２導伝層１ａ上のシリコン酸化膜１２にコンタク
ト用窓１４をあけ、窓１３，１４部に電極１５を
それぞれ形成する。
ａないしｄによつて説明する。まず、第１図ａに
示すように、半導体基板１１上に形成した２酸化
シリコン膜１２を選択除去し、この２酸化シリコ
ン膜１２をマスクとする不純物の拡散などによつ
て第２導伝層１ａを形成する。次に、第１図ｂに
示すように、２酸化シリコン膜１２を除去し、不
純物のイオン注入または拡散によつて半導体基板
１１内に第１導伝層を兼ねた第１動作層１ｂを形
成する。その後、第１図ｃに示すように、第１動
作層１ｂの２酸化シリコン膜１２にホトリソグラ
フイ（以下ホトリソという）法によつて窓１３を
あけ、この窓１３から不純物をイオン注入または
拡散して第２動作層１ｃを形成する。その後、第
２導伝層１ａ上のシリコン酸化膜１２にコンタク
ト用窓１４をあけ、窓１３，１４部に電極１５を
それぞれ形成する。
前述した従来の高周波トランジスタの製造方法
では、第２動作層を形成するための窓をホトリソ
工程のマスク合せによつて形成しているので、第
２導伝層との相対位置が不均一となり、また第１
導伝層および第１動作層を同時に形成しているの
で、第１動作層の不純物濃度を下げると同時に第
１導伝層の不純物濃度も下がり、ベース抵抗
rbb′が増加し、さらに第２動作層を不純物のイオ
ン注入または拡散によつて形成しているが、熱処
理後に第２動作層がマスク寸法より大きくなり、
ベース抵抗rbb′が増加する欠点があつた。
では、第２動作層を形成するための窓をホトリソ
工程のマスク合せによつて形成しているので、第
２導伝層との相対位置が不均一となり、また第１
導伝層および第１動作層を同時に形成しているの
で、第１動作層の不純物濃度を下げると同時に第
１導伝層の不純物濃度も下がり、ベース抵抗
rbb′が増加し、さらに第２動作層を不純物のイオ
ン注入または拡散によつて形成しているが、熱処
理後に第２動作層がマスク寸法より大きくなり、
ベース抵抗rbb′が増加する欠点があつた。
この発明は、第２動作層と第２導伝層の相対位
置を均一化し、また第１動作層と第１導伝層の形
成を別々に行なつて、第１導伝層のベース抵抗
rbb′を増加させずに第１動作層の不純物濃度を下
げ、さらに第２動作層をマスク寸法より細くする
ことができるようにし、前述した従来の製造方法
の欠点を除去して、ベース抵抗の大幅な低減と、
動作の均一化が可能な半導体素子が得られるその
製造方法を提供することを目的としている。
置を均一化し、また第１動作層と第１導伝層の形
成を別々に行なつて、第１導伝層のベース抵抗
rbb′を増加させずに第１動作層の不純物濃度を下
げ、さらに第２動作層をマスク寸法より細くする
ことができるようにし、前述した従来の製造方法
の欠点を除去して、ベース抵抗の大幅な低減と、
動作の均一化が可能な半導体素子が得られるその
製造方法を提供することを目的としている。
以下、この発明の一実施例につき第２図ａない
しｆを参照して説明する。
しｆを参照して説明する。
まず、第２図ａに示すように、半導体基板２１
上に、不純物を添加することによつて導伝層とな
る第１層２２をCVD法による多結晶シリコンで
形成し、第１層２２上に半導体基板の酸化時にマ
スクとなる第２層２３をCVD法によるシリコン
窒化膜で形成する。次に、第２図ｂに示すよう
に、第２層２３上に設けたレジスト２４をホトリ
ソ法で選択的に除去し、このレジスト２４をマス
クとして第１層２２、第２層２３を選択的に複数
個所で除去する。次に、第２図ｃに示すように、
第１層２２、第２層２３を除去した部分から不純
物のイオン注入または拡散によつて半導体基板２
１内に第１導伝層２ａを形成した後、半導体基板
２１の全表面から不純物のイオン注入を行なつて
第１動作層２ｂを形成し、さらに第２層２３をマ
スクとして半導体基板２１に選択酸化を行ない２
酸化シリコン膜２７を半導体基板２１の表面部に
形成する。なお、この工程の適時にレジスト２４
を除去する。次に、第２図ｄに示すように、一部
の個所の第２層２３を除去して第２導伝層形成窓
２５を形成し、第２導伝層形成窓２５から不純物
のイオン注入または拡散によつて第２導伝層２ｃ
を半導体基板２１内に形成する。次に、第２図ｅ
に示すように、残された他の個所の第２層２３を
除去して第２動作層形成窓２６を形成し、第２動
作層形成窓２６から不純物のイオン注入または拡
散によつて第２動作層２ｄを形成する。さらに、
第２図ｆに示すように、前記両窓２５，２６部を
包含するように金属電極２８をホトリソ法によつ
てそれぞれ形成する。
上に、不純物を添加することによつて導伝層とな
る第１層２２をCVD法による多結晶シリコンで
形成し、第１層２２上に半導体基板の酸化時にマ
スクとなる第２層２３をCVD法によるシリコン
窒化膜で形成する。次に、第２図ｂに示すよう
に、第２層２３上に設けたレジスト２４をホトリ
ソ法で選択的に除去し、このレジスト２４をマス
クとして第１層２２、第２層２３を選択的に複数
個所で除去する。次に、第２図ｃに示すように、
第１層２２、第２層２３を除去した部分から不純
物のイオン注入または拡散によつて半導体基板２
１内に第１導伝層２ａを形成した後、半導体基板
２１の全表面から不純物のイオン注入を行なつて
第１動作層２ｂを形成し、さらに第２層２３をマ
スクとして半導体基板２１に選択酸化を行ない２
酸化シリコン膜２７を半導体基板２１の表面部に
形成する。なお、この工程の適時にレジスト２４
を除去する。次に、第２図ｄに示すように、一部
の個所の第２層２３を除去して第２導伝層形成窓
２５を形成し、第２導伝層形成窓２５から不純物
のイオン注入または拡散によつて第２導伝層２ｃ
を半導体基板２１内に形成する。次に、第２図ｅ
に示すように、残された他の個所の第２層２３を
除去して第２動作層形成窓２６を形成し、第２動
作層形成窓２６から不純物のイオン注入または拡
散によつて第２動作層２ｄを形成する。さらに、
第２図ｆに示すように、前記両窓２５，２６部を
包含するように金属電極２８をホトリソ法によつ
てそれぞれ形成する。
前述したように、この実施例では、第２導伝層
２ｃ、第２動作層２ｄはこれらの形成窓２５，２
６が第２図ｂのレジスト２４の位置によつて決め
られる、すなわち１枚のホトリソマスクによつて
決められるために、第２導伝層２ｃ、第２動作層
２ｄの相対位置の均一性はマスクの製作精度で決
定され、製造されたトランジスタの均一動作が期
待できる。また、第１導伝層２ａと第１動作層２
ｂの形成は別々に行なわれるため、第１導伝層２
ａの抵抗が第１動作層２ｂの不純物濃度に関係な
く、一定にすることができ、第１動作層の不純物
濃度を下げ、電流増幅率hfe、および、遮断周波
数tを高くするトランジスタに対して有効であ
る。さらに、第２動作層２ｄの幅は、マスク上第
２図ｂのレジスト２４であるが、第２層２３をマ
スクとした選択酸化を行なつているため、２酸化
シリコン膜が厚いほど細くなり、かつ第１動作層
２ｂと第２動作層２ｄの界面は２酸化シリコン膜
に囲まれた部分に形成されるため、従来の製造方
法のような不純物の拡散による拡がりがなく、第
２動作層の直下の第１動作層内の抵抗が低く、第
２動作層と第１動作層間の容量が小さく、高い遮
断周波数tが期待できる。
２ｃ、第２動作層２ｄはこれらの形成窓２５，２
６が第２図ｂのレジスト２４の位置によつて決め
られる、すなわち１枚のホトリソマスクによつて
決められるために、第２導伝層２ｃ、第２動作層
２ｄの相対位置の均一性はマスクの製作精度で決
定され、製造されたトランジスタの均一動作が期
待できる。また、第１導伝層２ａと第１動作層２
ｂの形成は別々に行なわれるため、第１導伝層２
ａの抵抗が第１動作層２ｂの不純物濃度に関係な
く、一定にすることができ、第１動作層の不純物
濃度を下げ、電流増幅率hfe、および、遮断周波
数tを高くするトランジスタに対して有効であ
る。さらに、第２動作層２ｄの幅は、マスク上第
２図ｂのレジスト２４であるが、第２層２３をマ
スクとした選択酸化を行なつているため、２酸化
シリコン膜が厚いほど細くなり、かつ第１動作層
２ｂと第２動作層２ｄの界面は２酸化シリコン膜
に囲まれた部分に形成されるため、従来の製造方
法のような不純物の拡散による拡がりがなく、第
２動作層の直下の第１動作層内の抵抗が低く、第
２動作層と第１動作層間の容量が小さく、高い遮
断周波数tが期待できる。
また、上記実施例では、不純物添加により容易
に導伝層となる第１層２２を選択酸化部からは除
去し、金属電極形成部には残すようにしたので、
次のような効果がある。第１に、全面に第１層２
２を残した状態で選択酸化を行つた場合は、第１
層２２と半導体基板２１とで酸化速度が同一とい
う保障はなく、第１層部分と基板部分で２酸化シ
リコン膜２７に不連続が発生し、２酸化シリコン
膜による、その両側部分間の絶縁に不良が発生す
る問題点があるが、選択酸化部から第１層２２を
除去しておくことにより、このような問題点を解
決できる。一方、電極形成部に第１層２２を残存
させておくことにより、Ptの拡散による接合破
壊を防止できるとともに、Pt／Siを低温で容易に
形成できる。すなわち、電極を良好なオーミツク
電極とするために、PtをSi上に形成し、熱処理を
行い、Pt／Siを形成する方法が良く採用されてい
るが、接合が浅い場合、Ptが接合より深く拡散
して接合を破壊する場合がある。電極形成部に第
１層２２を残しておけば、これを防止することが
でき、かつ低温で容易にPt／Siを形成することが
できる。
に導伝層となる第１層２２を選択酸化部からは除
去し、金属電極形成部には残すようにしたので、
次のような効果がある。第１に、全面に第１層２
２を残した状態で選択酸化を行つた場合は、第１
層２２と半導体基板２１とで酸化速度が同一とい
う保障はなく、第１層部分と基板部分で２酸化シ
リコン膜２７に不連続が発生し、２酸化シリコン
膜による、その両側部分間の絶縁に不良が発生す
る問題点があるが、選択酸化部から第１層２２を
除去しておくことにより、このような問題点を解
決できる。一方、電極形成部に第１層２２を残存
させておくことにより、Ptの拡散による接合破
壊を防止できるとともに、Pt／Siを低温で容易に
形成できる。すなわち、電極を良好なオーミツク
電極とするために、PtをSi上に形成し、熱処理を
行い、Pt／Siを形成する方法が良く採用されてい
るが、接合が浅い場合、Ptが接合より深く拡散
して接合を破壊する場合がある。電極形成部に第
１層２２を残しておけば、これを防止することが
でき、かつ低温で容易にPt／Siを形成することが
できる。
以上説明したように、この発明による半導体素
子の製造方法は、半導体基板上に不純物の添加に
より容易に導伝層となる第１層と、半導体基板の
酸化時にマスクとなる第２層を順次形成し、ホト
リソ法で前記第１層および第２層を選択的に除去
し、これらが除去された部分から不純物のイオン
注入または拡散して第１導伝層を形成し、半導体
基板の全面に不純物をイオン注入して第１動作層
を形成し、第２層をマスクとして半導体基板を熱
酸化し、その後、一部の第２層を除去して第２導
伝層窓を形成し、第２導伝層形成窓から不純物を
イオン注入または拡散して第２導伝層を形成し、
さらに他の部分の第２層を除去して第２動作層形
成窓を形成し、第２動作層形成窓から不純物をイ
オン注入または拡散して第２動作層を形成し、前
記両窓部に電極をそれぞれ形成することにより、
ベース抵抗rbb′を大幅に低減させることができ、
また動作を均一化できる半導体素子を提供できる
という効果がある。また、不純物添加により容易
に導伝層となる第１層を選択酸化部からは除去
し、電極形成部には残すようにしたので、選択酸
化膜を良好に形成して該選択酸化膜による、その
両側部分間の絶縁を良好に保つことができるとと
もに、良好なオーミツク電極を得るためにPt／Si
層を電極部に形成する場合には、該Pt／Si層を低
温で容易に形成でき、かつその際のPtの接合突
き抜けによる接合破壊を防止できる。したがつ
て、この発明は、高周波の電力トランジスタ、低
雑音トランジスタの製造に好適し、また縦型
FETに対しゲート間隔を細かくし、高周波接合
FETに利用することができる。
子の製造方法は、半導体基板上に不純物の添加に
より容易に導伝層となる第１層と、半導体基板の
酸化時にマスクとなる第２層を順次形成し、ホト
リソ法で前記第１層および第２層を選択的に除去
し、これらが除去された部分から不純物のイオン
注入または拡散して第１導伝層を形成し、半導体
基板の全面に不純物をイオン注入して第１動作層
を形成し、第２層をマスクとして半導体基板を熱
酸化し、その後、一部の第２層を除去して第２導
伝層窓を形成し、第２導伝層形成窓から不純物を
イオン注入または拡散して第２導伝層を形成し、
さらに他の部分の第２層を除去して第２動作層形
成窓を形成し、第２動作層形成窓から不純物をイ
オン注入または拡散して第２動作層を形成し、前
記両窓部に電極をそれぞれ形成することにより、
ベース抵抗rbb′を大幅に低減させることができ、
また動作を均一化できる半導体素子を提供できる
という効果がある。また、不純物添加により容易
に導伝層となる第１層を選択酸化部からは除去
し、電極形成部には残すようにしたので、選択酸
化膜を良好に形成して該選択酸化膜による、その
両側部分間の絶縁を良好に保つことができるとと
もに、良好なオーミツク電極を得るためにPt／Si
層を電極部に形成する場合には、該Pt／Si層を低
温で容易に形成でき、かつその際のPtの接合突
き抜けによる接合破壊を防止できる。したがつ
て、この発明は、高周波の電力トランジスタ、低
雑音トランジスタの製造に好適し、また縦型
FETに対しゲート間隔を細かくし、高周波接合
FETに利用することができる。
第１図ａないしｄは従来の半導体素子の製造方
法を工程順に示す断面図、第２図ａないしｆはこ
の発明の一実施例による半導体素子の製造方法を
工程順に示す断面図である。 １１……半導体基板、１２……２酸化シリコン
膜、１３，１４……窓、１５……電極、１ａ……
第２導伝層、１ｂ……第１動作層および第１導伝
層、１ｃ……第２動作層、２１……半導体基板、
２２……第１層、２３……第２層、２４……レジ
スト、２５……第２導伝層形成窓、２６……第２
動作層形成窓、２７……２酸化シリコン膜、２８
……電極、２ａ……第１導伝層、２ｂ……第１動
作層、２ｃ……第２導伝層、２ｄ……第２動作
層。
法を工程順に示す断面図、第２図ａないしｆはこ
の発明の一実施例による半導体素子の製造方法を
工程順に示す断面図である。 １１……半導体基板、１２……２酸化シリコン
膜、１３，１４……窓、１５……電極、１ａ……
第２導伝層、１ｂ……第１動作層および第１導伝
層、１ｃ……第２動作層、２１……半導体基板、
２２……第１層、２３……第２層、２４……レジ
スト、２５……第２導伝層形成窓、２６……第２
動作層形成窓、２７……２酸化シリコン膜、２８
……電極、２ａ……第１導伝層、２ｂ……第１動
作層、２ｃ……第２導伝層、２ｄ……第２動作
層。
Claims (1)
- １ 半導体基板上に、不純物の添加により容易に
導伝層となる第１層と、半導体基板の酸化時にマ
スクとなる第２層を順次形成し、ホトリソグラフ
イ法で前記第１層および第２層を選択的に除去
し、これらが除去された部分から不純物をイオン
注入または拡散して第１導伝層を形成し、半導体
基板の全面に不純物をイオン注入して第１動作層
を形成し、第２層をマスクとして半導体基板を熱
酸化し、その後、一部の第２層を除去して第２導
伝層形成窓を形成し、第２導伝層形成窓から不純
物をイオン注入または拡散して第２導伝層を形成
し、さらに他の部分の第２層を除去して第２動作
層形成窓を形成し、第２動作層形成窓から不純物
をイオン注入または拡散して第２動作層を形成
し、前記両窓部に電極をそれぞれ形成することを
特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204520A JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204520A JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106865A JPS58106865A (ja) | 1983-06-25 |
| JPH0128509B2 true JPH0128509B2 (ja) | 1989-06-02 |
Family
ID=16491886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204520A Granted JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106865A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0116654B1 (de) * | 1983-02-12 | 1986-12-10 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen von bipolaren Planartransistoren |
| JPS63114261A (ja) * | 1986-09-11 | 1988-05-19 | フェアチャイルド セミコンダクタ コーポレーション | トランジスタ用の自己整合型ベース分路 |
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53141591A (en) * | 1977-05-16 | 1978-12-09 | Nec Corp | Manufacture of semiconductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-12-19 JP JP56204520A patent/JPS58106865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106865A (ja) | 1983-06-25 |
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