JPH01239656A - 自己訂正機能付きｌｓｉメモリ - Google Patents
自己訂正機能付きｌｓｉメモリInfo
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- JPH01239656A JPH01239656A JP63066502A JP6650288A JPH01239656A JP H01239656 A JPH01239656 A JP H01239656A JP 63066502 A JP63066502 A JP 63066502A JP 6650288 A JP6650288 A JP 6650288A JP H01239656 A JPH01239656 A JP H01239656A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は自己訂正機能付ｆｉｔ、Ｓ Ｉメモリに関する
。
。
ＬＳＩメモリは、メモリ容量の大写量化に件ない、メモ
リセル面積の縮小や記憶電荷量の減少の結果、パッケー
ジやＬＳＩ材料に含まれる放射性物質から発生するアル
ファ粒子によるンフトエラーを防止できなくなジつつあ
る。
リセル面積の縮小や記憶電荷量の減少の結果、パッケー
ジやＬＳＩ材料に含まれる放射性物質から発生するアル
ファ粒子によるンフトエラーを防止できなくなジつつあ
る。
このアルファ粒子によるンフトエラー問題を解決し、低
ンフトエラー率の大写１ＨＤＲ，ＡＭを実現する手段と
して、ンフトエラーをメモリ内で自動的に訂正する自己
訂正機能をオンチップ化したＬＳＩメモリがある。
ンフトエラー率の大写１ＨＤＲ，ＡＭを実現する手段と
して、ンフトエラーをメモリ内で自動的に訂正する自己
訂正機能をオンチップ化したＬＳＩメモリがある。
こうした自己訂正機能を有するＬＳＩメモリの従来例と
しては、例えば、１９８４年２月に開催されたアイ・イ
ー・イー・イー・インターナショナル・ンリッドステー
ト・サーキッツ・コンファレンス（１９８４ＩＥＥＥ
ＩＮＴＥ凡ＮＡＴＩＯＮＡＬＳＯＬＩＤ−８ＴＡＴＥ
ＣＩ几ＣＵＩＴＳ Ｃ０ＮＦＥＲ−Ｒ，ＥＮＣＥ
）のダイジェスト・オブ・テクニカル・ペーパーズ（Ｉ
ＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨ−ＮＩＣＡＬ
ＰＡＰＥＲ８）第１０４頁〜１０５頁（１９８４年２
月会議時に同時頒布）に掲載された、［４ピット同時組
込みＥＣＣ付きサブｉクロンＶＬＳＩメモリ（ゝゝＡ
ｓｕｂｍｉｃｒｏｎ ＶＬＳＩ ｍｅ−ｍｏｒｙ ｗ
ｉｔｈ ａ ４ｂ−ａｔ−ａ−ｔｉｍｅ ｂｕｉ
ｌｔ−ｉｎＥＣＣｃｉｒｃｕｉｔ ”） Ｊと題する山
田（Ｊｕｎｚｏ Ｙａ−ｍａｄａ ）氏等の論文等があ
る。上記論文に紹介されたＬＳＩメモリのンフトエラー
訂正方式を第２図に示すＬＳＩメモリ構成回路図を用い
て説明する。
しては、例えば、１９８４年２月に開催されたアイ・イ
ー・イー・イー・インターナショナル・ンリッドステー
ト・サーキッツ・コンファレンス（１９８４ＩＥＥＥ
ＩＮＴＥ凡ＮＡＴＩＯＮＡＬＳＯＬＩＤ−８ＴＡＴＥ
ＣＩ几ＣＵＩＴＳ Ｃ０ＮＦＥＲ−Ｒ，ＥＮＣＥ
）のダイジェスト・オブ・テクニカル・ペーパーズ（Ｉ
ＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨ−ＮＩＣＡＬ
ＰＡＰＥＲ８）第１０４頁〜１０５頁（１９８４年２
月会議時に同時頒布）に掲載された、［４ピット同時組
込みＥＣＣ付きサブｉクロンＶＬＳＩメモリ（ゝゝＡ
ｓｕｂｍｉｃｒｏｎ ＶＬＳＩ ｍｅ−ｍｏｒｙ ｗ
ｉｔｈ ａ ４ｂ−ａｔ−ａ−ｔｉｍｅ ｂｕｉ
ｌｔ−ｉｎＥＣＣｃｉｒｃｕｉｔ ”） Ｊと題する山
田（Ｊｕｎｚｏ Ｙａ−ｍａｄａ ）氏等の論文等があ
る。上記論文に紹介されたＬＳＩメモリのンフトエラー
訂正方式を第２図に示すＬＳＩメモリ構成回路図を用い
て説明する。
第２図のＬＳＩメモリは、メモリセルアレイ１゜水平パ
リティセルアレイ２．垂直パリティセルアレイ３．Ｘデ
コーダ４．Ｙデコータ５．水平パリティ検査回路８．垂
直パリティ検査回路９，４つの排他的論理和回路１３，
１４．１５および１６並びに論理積回路１７から成る。
リティセルアレイ２．垂直パリティセルアレイ３．Ｘデ
コーダ４．Ｙデコータ５．水平パリティ検査回路８．垂
直パリティ検査回路９，４つの排他的論理和回路１３，
１４．１５および１６並びに論理積回路１７から成る。
このＬＳＩメモリは、データの読み出し時には、まず、
Ｘデコーダ４において選択されたワード線６が立ち上が
り、このワード巌６に接続されるメモリセルのメモリ情
報がメモリセルアレイ１から読み出される。
Ｘデコーダ４において選択されたワード線６が立ち上が
り、このワード巌６に接続されるメモリセルのメモリ情
報がメモリセルアレイ１から読み出される。
次に、Ｙデコーダ５によってこのうちの１個のメモリセ
ル情報が選択され、出力データ信号７゜となって読み出
される。
ル情報が選択され、出力データ信号７゜となって読み出
される。
これと並行して、この１個のメモリセルが属する水平コ
ードを形成するメモリセル情報がメモリセルアレイ１か
ら、またパリティセル情報が水平パリティセルアレイ２
から読み出され、水平パリティ検査回路８によってパリ
ティ検査が行われる。
ードを形成するメモリセル情報がメモリセルアレイ１か
ら、またパリティセル情報が水平パリティセルアレイ２
から読み出され、水平パリティ検査回路８によってパリ
ティ検査が行われる。
この場合、水平パリティセルアレイ２からのパリティセ
ル情報は、Ｙデコーダ５によって１個のみが選択され、
水平パリティ検査回路８に供給される。同様に、垂直パ
リティに関しても、垂直パリティ検査回路９によってパ
リティ検査が行われる。
ル情報は、Ｙデコーダ５によって１個のみが選択され、
水平パリティ検査回路８に供給される。同様に、垂直パ
リティに関しても、垂直パリティ検査回路９によってパ
リティ検査が行われる。
これらの検査回路の出力は、パリティエラーが検知され
るとゝゝｌ“情報が出力され、エラーがなければゝ０“
情報が出力される。この両検査回路８および９の出力が
ゝゝ１“の場合に、読み出し情報がエラーと判定され、
図示のように、両検査回路８および９の出力の論理積信
号１０（論理積回路１７の出力）と前記出力データ信号
７０の排他的論理和出力（排他的論理和回路１６の出力
）が読み出しデータ信号１１となって、チップ外部に読
み出される。これと同時に、該読み出しデータ信号１１
は読み出しメモリセルに薔き込みされ、読み出し動作が
終了する。
るとゝゝｌ“情報が出力され、エラーがなければゝ０“
情報が出力される。この両検査回路８および９の出力が
ゝゝ１“の場合に、読み出し情報がエラーと判定され、
図示のように、両検査回路８および９の出力の論理積信
号１０（論理積回路１７の出力）と前記出力データ信号
７０の排他的論理和出力（排他的論理和回路１６の出力
）が読み出しデータ信号１１となって、チップ外部に読
み出される。これと同時に、該読み出しデータ信号１１
は読み出しメモリセルに薔き込みされ、読み出し動作が
終了する。
一方、データの書き込み時には、通常のメモリセルへの
書き込み動作を行う前に、まず、書き込み対象のメモリ
セル及び当該メモリセルの属する水平コード及び垂直コ
ードを形成するメモリセル情報並びにパリティセル情報
が読み出される。
書き込み動作を行う前に、まず、書き込み対象のメモリ
セル及び当該メモリセルの属する水平コード及び垂直コ
ードを形成するメモリセル情報並びにパリティセル情報
が読み出される。
この後に、書き込み対象のメモリセルに書き込みデータ
信号１２が書き込まれる。これと同時に、上述のように
して読み出されたメモリセル情報及びパリティセル情報
を用い、前述の読み出し動作時におけるのと同様に、書
き込み対象のメモリセルに記憶てれていた情報のパリテ
ィ検査及びエラー訂正がなされる。
信号１２が書き込まれる。これと同時に、上述のように
して読み出されたメモリセル情報及びパリティセル情報
を用い、前述の読み出し動作時におけるのと同様に、書
き込み対象のメモリセルに記憶てれていた情報のパリテ
ィ検査及びエラー訂正がなされる。
このパリティ検査及びエラー訂正の結果が反映された読
み出しデータ信号１１は、排他的論理和回路１３によっ
て、書き込みデータ信号１２との比較が行われる。この
結果、両信号が異なる場合には、＊＊込み対象のメモリ
セルの属する水平コ−ドと垂直コードのパリティセル情
報を排他的論理和（ロ）路１４と１５を用いて反転し、
パリティセル情報の書き換えを行い、書き込み動作が終
了する。
み出しデータ信号１１は、排他的論理和回路１３によっ
て、書き込みデータ信号１２との比較が行われる。この
結果、両信号が異なる場合には、＊＊込み対象のメモリ
セルの属する水平コ−ドと垂直コードのパリティセル情
報を排他的論理和（ロ）路１４と１５を用いて反転し、
パリティセル情報の書き換えを行い、書き込み動作が終
了する。
上述した従来の自己訂正機能付きＬＳＩメモリでは、通
常のＬＳＩメモリの読み出し、書き込み動作に加えて、
パリティ検査処理、エラー訂正処理及び訂正データの再
書き込み動作、更に、データの書き込み動作時には、パ
リティセル情報の書き換え動作が余分に必要となるので
、通常のＬＳＩメモリに比べ、読み出し時間や畜き込み
時間が長くなる欠点があり、高速処理を必要とするメモ
リシステムへの適用が困難であった。
常のＬＳＩメモリの読み出し、書き込み動作に加えて、
パリティ検査処理、エラー訂正処理及び訂正データの再
書き込み動作、更に、データの書き込み動作時には、パ
リティセル情報の書き換え動作が余分に必要となるので
、通常のＬＳＩメモリに比べ、読み出し時間や畜き込み
時間が長くなる欠点があり、高速処理を必要とするメモ
リシステムへの適用が困難であった。
本発明の目的は、こうした欠点を改善し、通常のＬＳＩ
メモリとほぼ等しい読み出し時間及び書き込み時間を実
現する自己訂正機能付きＬＳＩメモリを提供することに
ある。
メモリとほぼ等しい読み出し時間及び書き込み時間を実
現する自己訂正機能付きＬＳＩメモリを提供することに
ある。
本発明の自己訂正機能付きＬＳＩメモリは、メモリセル
アレイと、水平パリティセルアレイと、垂直パリテイセ
ルアレイと、これらのセルアレイのワード線を選択する
Ｘデコーダと、これらのセルアレイのデータ線及び水平
コード、垂直コードを選択するＹデコーダと、前記水平
コード及び垂直コードに対する各パリティ検査回路と、
該パリティ検査回路による検査の結果によりデータのエ
ラーを訂正するエラー訂正回路とから少なくとも構成さ
れるＬＳＩメモリにおいて、データの読み出し時には、
パリティ横置を行わずに読み出しデータ信号をそのまま
出力し、データの書き込み時には、第１のサイクルで、
書き込み対象となるメモリセルが属する水平及び垂直コ
ードのメモリセル情報が読み出された後、書き込みデー
タ信号が書き込み対象のメモリセルに書き込まれ、第２
のサイクルで前記書き込み対象のメモリセルが属する水
平及び垂直コードの水平及び垂直パリティセル情報が読
み出されると同時に、該パリティセル情報及び前記第１
のサイクルで読み出さ扛た水平及び垂直コードのメモリ
セル情報を用いてパリティ検査を行い、エラー検知時に
は、前記水平及び垂直パリティセル情報の書き換えを行
い、メモリデータのリフレッシュ時には、前記メモリセ
ル及びパリティセルのパリティ検査及びメモリ情報のエ
ラー訂正を行うことを特徴とする。
アレイと、水平パリティセルアレイと、垂直パリテイセ
ルアレイと、これらのセルアレイのワード線を選択する
Ｘデコーダと、これらのセルアレイのデータ線及び水平
コード、垂直コードを選択するＹデコーダと、前記水平
コード及び垂直コードに対する各パリティ検査回路と、
該パリティ検査回路による検査の結果によりデータのエ
ラーを訂正するエラー訂正回路とから少なくとも構成さ
れるＬＳＩメモリにおいて、データの読み出し時には、
パリティ横置を行わずに読み出しデータ信号をそのまま
出力し、データの書き込み時には、第１のサイクルで、
書き込み対象となるメモリセルが属する水平及び垂直コ
ードのメモリセル情報が読み出された後、書き込みデー
タ信号が書き込み対象のメモリセルに書き込まれ、第２
のサイクルで前記書き込み対象のメモリセルが属する水
平及び垂直コードの水平及び垂直パリティセル情報が読
み出されると同時に、該パリティセル情報及び前記第１
のサイクルで読み出さ扛た水平及び垂直コードのメモリ
セル情報を用いてパリティ検査を行い、エラー検知時に
は、前記水平及び垂直パリティセル情報の書き換えを行
い、メモリデータのリフレッシュ時には、前記メモリセ
ル及びパリティセルのパリティ検査及びメモリ情報のエ
ラー訂正を行うことを特徴とする。
本発明の自己訂正機能付きＬＳＩメモリは、以上のよう
な構成ヲ採用するを行うことにより、データの読み出し
時にはパリティ検査処理時間、エラー訂正処理時間及び
訂正データの再書き込み時間が省略でき、データの書き
込み時には、杏き込み対象のメモリセルの読み出し及び
データ信号の去き込み、パリティセルの読み出し、パリ
ティ検査処理、エラー訂正処理及びパリティセル情報の
書き換え動作が２サイクルでパイプライン的に処理され
るため、実効的に書き込み対象のメモリセル読み出し及
び入力信号の書き込みだけの時間が１サイクルに必要と
なり、従来の自己訂正機能付＠ＬＳ Ｉメモリに比べて
大幅に高速な読み出し・書き込み動作を行うことができ
る。
な構成ヲ採用するを行うことにより、データの読み出し
時にはパリティ検査処理時間、エラー訂正処理時間及び
訂正データの再書き込み時間が省略でき、データの書き
込み時には、杏き込み対象のメモリセルの読み出し及び
データ信号の去き込み、パリティセルの読み出し、パリ
ティ検査処理、エラー訂正処理及びパリティセル情報の
書き換え動作が２サイクルでパイプライン的に処理され
るため、実効的に書き込み対象のメモリセル読み出し及
び入力信号の書き込みだけの時間が１サイクルに必要と
なり、従来の自己訂正機能付＠ＬＳ Ｉメモリに比べて
大幅に高速な読み出し・書き込み動作を行うことができ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成図で、１チツプ上に形
成されたＩ、ＳＩＩメモリ示している。該ＬＳＩメモリ
は、メモリセルアレイ１．水平パリティセルアレイ２．
垂直パリティセルアレイ３゜Ｘデコーダ４．Ｙデコーダ
５．水平パリティ検査回路８．垂直パリティ検査回路９
．ワード勝うッチ回路２１．データ側ラッチ回路２２．
読み出しデータ信号ラッチ回路２３．書き込みデータ信
号ラッチ回路２４，４つの排他的論理和回路１３゜１４
．１５および１６並びに論理積回路１７から成る。
成されたＩ、ＳＩＩメモリ示している。該ＬＳＩメモリ
は、メモリセルアレイ１．水平パリティセルアレイ２．
垂直パリティセルアレイ３゜Ｘデコーダ４．Ｙデコーダ
５．水平パリティ検査回路８．垂直パリティ検査回路９
．ワード勝うッチ回路２１．データ側ラッチ回路２２．
読み出しデータ信号ラッチ回路２３．書き込みデータ信
号ラッチ回路２４，４つの排他的論理和回路１３゜１４
．１５および１６並びに論理積回路１７から成る。
メモリセルアレイ１は、例えば５１２Ｘ５１２のマトリ
クス構成であり、読み出し動作時には、ワー°ド線６の
活性化により、−度に５１２個のメモリセルが読み出さ
れる。この５１２（固のメモリセルは、１６行×３２列
の仮想的なマトリクスを構成し、Ｙテコータ５によって
指定される行と列で定まる１個のメモリセルのみの情報
が読み出しデータ信号７２となる。
クス構成であり、読み出し動作時には、ワー°ド線６の
活性化により、−度に５１２個のメモリセルが読み出さ
れる。この５１２（固のメモリセルは、１６行×３２列
の仮想的なマトリクスを構成し、Ｙテコータ５によって
指定される行と列で定まる１個のメモリセルのみの情報
が読み出しデータ信号７２となる。
また、このメモリセルが属する、列の１６個のメモリセ
ルの情報と、行の３２個のメモリセルの情報は、それぞ
れ水平コードと垂直コードを形成するものとしてＸデコ
ーダ５によって選択され、水平パリティ検査回路８と垂
直パリティ検査回路９に供給される。
ルの情報と、行の３２個のメモリセルの情報は、それぞ
れ水平コードと垂直コードを形成するものとしてＸデコ
ーダ５によって選択され、水平パリティ検査回路８と垂
直パリティ検査回路９に供給される。
水平パリティアレイ２と垂直パリティアレイ３は、上述
の例に対応させれば、それぞれ１６Ｘ５１２と３２Ｘ５
１２のマトリクス構成であバ抗み出し動作時には、ワー
ドＩｆＭ６１の活性化にょシ、−度に１６個、３２個の
パリティセルが読み出される。この１６個、３２個は、
メモリセルアレイ１から読み出された５１２個のメモリ
セルに対する前述の仮想マトリクスの１６行、３２列に
対応するものである。
の例に対応させれば、それぞれ１６Ｘ５１２と３２Ｘ５
１２のマトリクス構成であバ抗み出し動作時には、ワー
ドＩｆＭ６１の活性化にょシ、−度に１６個、３２個の
パリティセルが読み出される。この１６個、３２個は、
メモリセルアレイ１から読み出された５１２個のメモリ
セルに対する前述の仮想マトリクスの１６行、３２列に
対応するものである。
従って、Ｘデコーダ５は、仮想マトリクスの行と列を指
定したのと同一のアドレス情報にょシ、２つのパリティ
セルを選択して、それぞれ水平パリティ検査回路８と垂
直パリティ検査回路９に供給する。このようなパリティ
セルの情報は、前述の水平コード又は垂直コードの情報
と合計した結果におけるゝゝ１“の個数が、偶数パリテ
ィ方式と奇数パリティ方式のいずれを採用するかに応じ
て、偶数か奇数の一定になるように、データの書き込み
動作時に予め書き込まれる。
定したのと同一のアドレス情報にょシ、２つのパリティ
セルを選択して、それぞれ水平パリティ検査回路８と垂
直パリティ検査回路９に供給する。このようなパリティ
セルの情報は、前述の水平コード又は垂直コードの情報
と合計した結果におけるゝゝ１“の個数が、偶数パリテ
ィ方式と奇数パリティ方式のいずれを採用するかに応じ
て、偶数か奇数の一定になるように、データの書き込み
動作時に予め書き込まれる。
さて、本実施例のＬＳＩメモリは、データの読み出し時
には、まず、Ｘデコーダ４において選択されたワード線
６が立ち上がり、このワード線６に接続するメモリセル
のメモリ情報が読み出される。次に、Ｘデコーダ５によ
ってこのうちの１ケのメモリセル情報が選択され、読み
出しデータ信号７２となって読み出されるだけである。
には、まず、Ｘデコーダ４において選択されたワード線
６が立ち上がり、このワード線６に接続するメモリセル
のメモリ情報が読み出される。次に、Ｘデコーダ５によ
ってこのうちの１ケのメモリセル情報が選択され、読み
出しデータ信号７２となって読み出されるだけである。
すなわち、パリティ検査処理、エラー訂正処理及び訂正
データの再書き込み処理並びに水平パリティセルアレイ
２と垂直パリティセルアレイ３の読み出しは行われない
。
データの再書き込み処理並びに水平パリティセルアレイ
２と垂直パリティセルアレイ３の読み出しは行われない
。
データの誉き込み時には、まず、第１のサイクルで、Ｘ
デコーダ４において選択されたワード線６が立ち上がり
、書き込み対象となるメモリセル及び当該セルが属する
水平及び垂直コードのメモリセルの情報が読み出され、
データ線ランチ回路２２にストアされる。また、書き込
み対象メモリセルからの読み出しデータ信号７２は読み
出しデータ信号ラッチ（ロ）路２３にもストアされる。
デコーダ４において選択されたワード線６が立ち上がり
、書き込み対象となるメモリセル及び当該セルが属する
水平及び垂直コードのメモリセルの情報が読み出され、
データ線ランチ回路２２にストアされる。また、書き込
み対象メモリセルからの読み出しデータ信号７２は読み
出しデータ信号ラッチ（ロ）路２３にもストアされる。
これと並行して、書き込みデータ信号１２が書き込み対
象のメモリセルに書き込まれると同時に、書き込みデー
タ信号ラッチ回路２４にストアされる。また、選択され
たワード線６の信号もワード線ラッチ回路２１にストア
される。
象のメモリセルに書き込まれると同時に、書き込みデー
タ信号ラッチ回路２４にストアされる。また、選択され
たワード線６の信号もワード線ラッチ回路２１にストア
される。
次に、第２のサイクルで、前記ワード線ラッチ回路２１
にストアされていた信号によシ、パリティセルアレイの
ワード線６１が立ち上がり、前記書き込み対象のメモリ
セルが属する水平及び垂直コードの水平と垂直パリティ
セル情報が、それぞれ水平パリティセルアレイ２と垂直
パリティセルアレイ３から読み出される。
にストアされていた信号によシ、パリティセルアレイの
ワード線６１が立ち上がり、前記書き込み対象のメモリ
セルが属する水平及び垂直コードの水平と垂直パリティ
セル情報が、それぞれ水平パリティセルアレイ２と垂直
パリティセルアレイ３から読み出される。
これと並行して、データ線ラッチ回路２２にストアされ
ていた水平及び垂直コードのメモリセル情報のうち、水
平コードを形成するメモリセル情報と前記水平パリティ
セル情報が水平パリティ検査回路８に入力され、パリテ
ィ検査が行われる。
ていた水平及び垂直コードのメモリセル情報のうち、水
平コードを形成するメモリセル情報と前記水平パリティ
セル情報が水平パリティ検査回路８に入力され、パリテ
ィ検査が行われる。
同様に、垂直パリティに関しても、垂直パリティ検査回
路９によってパリティ検査が行われる。
路９によってパリティ検査が行われる。
この両検査回路８および９の出力がゝゝ１“の場合には
、前記書き込み対象メモリセルの読み出し情報がエラー
と判定され、両検査回路出力の論理積信号１０（論理積
回路１７の出力）と前記読み出しデータ信号ラッチ回路
２３からの出力データ信号７１の排他的論理和出力（排
他的論理和回路１６の出力）が前記書き込み対象セルの
正しい読み出しデータ信号１１となる。
、前記書き込み対象メモリセルの読み出し情報がエラー
と判定され、両検査回路出力の論理積信号１０（論理積
回路１７の出力）と前記読み出しデータ信号ラッチ回路
２３からの出力データ信号７１の排他的論理和出力（排
他的論理和回路１６の出力）が前記書き込み対象セルの
正しい読み出しデータ信号１１となる。
この後、更に、排他的論理和回路１３によって、正しい
読み出しデータ信号１１と、書き込みデータ信号ラッチ
回路２４にストアされていた書き込みデータ信号１２１
とが比較され、両者の信号が異なる場合には、書き込み
対象のメモリセルの属する水平コードと垂直コードのパ
リティセル情報を排他的論理和回路１４と１５を用いて
反転し、パリティセル情報の書き換えを行う。
読み出しデータ信号１１と、書き込みデータ信号ラッチ
回路２４にストアされていた書き込みデータ信号１２１
とが比較され、両者の信号が異なる場合には、書き込み
対象のメモリセルの属する水平コードと垂直コードのパ
リティセル情報を排他的論理和回路１４と１５を用いて
反転し、パリティセル情報の書き換えを行う。
このデータの書き込み動作においては、メモリセルテー
タ書き込みとパリティセルのデータ読み出し・書き込み
は、パイプライン的に２サイクル用いて行われるため、
第１のサイクルにおけるメモリセル系の処理が終了した
後は、次のサイクルでメモリセルのデータの読み出し及
び書き込みを ′行っても、書き込み動作における第２
のサイクルのパリティセル系の処理は独立に行われる。
タ書き込みとパリティセルのデータ読み出し・書き込み
は、パイプライン的に２サイクル用いて行われるため、
第１のサイクルにおけるメモリセル系の処理が終了した
後は、次のサイクルでメモリセルのデータの読み出し及
び書き込みを ′行っても、書き込み動作における第２
のサイクルのパリティセル系の処理は独立に行われる。
本実施例のＬＳＩメモリでは、メモリセル又はパリティ
セルにンフトエラーが発生したとしても、書き込み処理
を行うセル以外のセルに対しては、エラー訂正は行われ
ない。従って、単に、読み出し動作のみを行っているセ
ルに対しては、ンフトエラーが訂正されずビットエラー
が累積される。
セルにンフトエラーが発生したとしても、書き込み処理
を行うセル以外のセルに対しては、エラー訂正は行われ
ない。従って、単に、読み出し動作のみを行っているセ
ルに対しては、ンフトエラーが訂正されずビットエラー
が累積される。
これを防ぐため、本実施例のＬＳＩメモリでは、ある一
定時間毎のメモリデータのリフレッシュ時に、リフレッ
シュ動作に並行して全メモリセル情報及び全パリティセ
ル情報が順に読み出し、第２図の従来例と同様に、対象
となるメモリセル又はパリティセルのパリティ検査及び
メモリ情報のエラー訂正を行い、削正後の情報を当該セ
ルに再書き込みすることによシ、ビットエラーの累積を
防止する。
定時間毎のメモリデータのリフレッシュ時に、リフレッ
シュ動作に並行して全メモリセル情報及び全パリティセ
ル情報が順に読み出し、第２図の従来例と同様に、対象
となるメモリセル又はパリティセルのパリティ検査及び
メモリ情報のエラー訂正を行い、削正後の情報を当該セ
ルに再書き込みすることによシ、ビットエラーの累積を
防止する。
この一連の動作において、ワード線ラッチ回路２１、デ
ータ線ラッチ回路２２および読み出しデータ信号ラッチ
回路２３は、データの書き込み動作と同様にラッチ回路
として動作させても良いし、ラッチ回路としてではなく
信号を単に通過させる回路として動作させても良い。
ータ線ラッチ回路２２および読み出しデータ信号ラッチ
回路２３は、データの書き込み動作と同様にラッチ回路
として動作させても良いし、ラッチ回路としてではなく
信号を単に通過させる回路として動作させても良い。
本実施例の自己訂正機能付きり、ＳＩメモリでは、従来
例に見られたパリティ検査とエラー訂正処理による読み
出し時間と簀き込み時間の増加は、リフレッシュ動作以
外ではなくなる。例えば、第２図の従来例のＬＳＩメモ
リでは、データの書き込み動作の処理時間として、■書
き込み対象セルの読み出し時間＋■パリティ検査時間＋
■エラー訂正時間＋■訂正された読み出しデータと書き
込みデータの比較時間＋■パリティセル情報の書き換え
時間が必要であったが、本実施例のＬＳＩメモリでは、
書き込み動作がパイプライン化されるため、第１のサイ
クルでは、■十書き込み対象セルのデータ書き込み時間
、第２のサイクルでは、（パリティセルの読み出し時間
又は■）＋■＋■＋■の処理時間で済む。
例に見られたパリティ検査とエラー訂正処理による読み
出し時間と簀き込み時間の増加は、リフレッシュ動作以
外ではなくなる。例えば、第２図の従来例のＬＳＩメモ
リでは、データの書き込み動作の処理時間として、■書
き込み対象セルの読み出し時間＋■パリティ検査時間＋
■エラー訂正時間＋■訂正された読み出しデータと書き
込みデータの比較時間＋■パリティセル情報の書き換え
時間が必要であったが、本実施例のＬＳＩメモリでは、
書き込み動作がパイプライン化されるため、第１のサイ
クルでは、■十書き込み対象セルのデータ書き込み時間
、第２のサイクルでは、（パリティセルの読み出し時間
又は■）＋■＋■＋■の処理時間で済む。
しかも、第２サイクルのパリティセルの読み出し動作は
アドレスの指定が不要であるため、・通常のアドレス入
力からワード線の活性化までの時間が省略できる利点が
ある。また、■のパリティ検査処理にしても、もっとも
時間のかかるメモリセル情報のパリティ検査が第２サイ
クルの開始からできるために、第２サイクルの処理時間
は非常に短くできることになる。
アドレスの指定が不要であるため、・通常のアドレス入
力からワード線の活性化までの時間が省略できる利点が
ある。また、■のパリティ検査処理にしても、もっとも
時間のかかるメモリセル情報のパリティ検査が第２サイ
クルの開始からできるために、第２サイクルの処理時間
は非常に短くできることになる。
読み出しに関しては、パリティ検査を行わないため、通
常のＬＳＩメモリと同程度になる。
常のＬＳＩメモリと同程度になる。
従って、本実施例の自己訂正機能付きＬＳＩメモリは、
データの読み出し及び書き込み処理を自己訂正機能のな
い通常のＬＳＩメモリと同程度の速度で行うことができ
る。
データの読み出し及び書き込み処理を自己訂正機能のな
い通常のＬＳＩメモリと同程度の速度で行うことができ
る。
以上、詳細に説明したとうジ、本発明の自己訂正機能付
きＬＳＩメモリは、データの読み出し時にはパリテイ検
査処理が省略でき、データの書き込み時には、書き込み
対象のメモリセルの読み出し及びデータ信号の書き込み
、パリティセルの読み出し、パリティ検査処理、エラー
訂正処理及びパリテイセル情報の書き換え動作を、２サ
イクルのバイグライン的に処理することにより、従来の
同ｆｍのＬＳＩメモリに比べて、１サイクルに必要な処
理時間を大幅に短縮でき、通常のＬＳＩメモリに匹敵す
る高速で、且つ、高信頼なＬＳＩメモリを実現できると
いう効果かめる。
きＬＳＩメモリは、データの読み出し時にはパリテイ検
査処理が省略でき、データの書き込み時には、書き込み
対象のメモリセルの読み出し及びデータ信号の書き込み
、パリティセルの読み出し、パリティ検査処理、エラー
訂正処理及びパリテイセル情報の書き換え動作を、２サ
イクルのバイグライン的に処理することにより、従来の
同ｆｍのＬＳＩメモリに比べて、１サイクルに必要な処
理時間を大幅に短縮でき、通常のＬＳＩメモリに匹敵す
る高速で、且つ、高信頼なＬＳＩメモリを実現できると
いう効果かめる。
第１図は本発明の一実施例のＬＳＩメモリの構成図、第
２図は従来の自己訂正機能付きＬＳＩメモリの代表的な
構成図である。 図において、１′パ・・°メモリセルアレイ、２°°・
・・・水平パリティセルアレイ、３・・・・・・垂直パ
リティセルアレイ、４・・・ｔ・・Ｘデコーダ、５・・
・・・・Ｙデコーダ、６・・・・・・ワード線、８・・
・・・・水平パリティ検査回路、９・・・・・・垂直パ
リティ検査回路、１３，１４，１５゜１６・・・・・・
排他的論理和回路、２１・・・・・・ワード線ラッチ回
路、２２・パ・・・データ線ラッチ回路、２３・・・・
・・読み出しデータ信号ラッチ回路、２４゛旧°゛書き
込みデータ信号ラッチ回路、６１・・・・・・パリティ
セルアレイのワード線、を示す。 代理人 弁理士 内 原 晋 １０：論理積出力 １１：９先停出しデ
ータイを号／３，１４． １！；、１６ ： Ｊ１
４イｔｂ’ｚｓｔｎｓｏａｎ−ｎ：を會ｓｖｉ嚢回２＆
２４：書さ送弁チータイを号ラッチ回路 ７１：工
〃デーを信号１２１：書乏込セテ°−タイ盲号 第１図
２図は従来の自己訂正機能付きＬＳＩメモリの代表的な
構成図である。 図において、１′パ・・°メモリセルアレイ、２°°・
・・・水平パリティセルアレイ、３・・・・・・垂直パ
リティセルアレイ、４・・・ｔ・・Ｘデコーダ、５・・
・・・・Ｙデコーダ、６・・・・・・ワード線、８・・
・・・・水平パリティ検査回路、９・・・・・・垂直パ
リティ検査回路、１３，１４，１５゜１６・・・・・・
排他的論理和回路、２１・・・・・・ワード線ラッチ回
路、２２・パ・・・データ線ラッチ回路、２３・・・・
・・読み出しデータ信号ラッチ回路、２４゛旧°゛書き
込みデータ信号ラッチ回路、６１・・・・・・パリティ
セルアレイのワード線、を示す。 代理人 弁理士 内 原 晋 １０：論理積出力 １１：９先停出しデ
ータイを号／３，１４． １！；、１６ ： Ｊ１
４イｔｂ’ｚｓｔｎｓｏａｎ−ｎ：を會ｓｖｉ嚢回２＆
２４：書さ送弁チータイを号ラッチ回路 ７１：工
〃デーを信号１２１：書乏込セテ°−タイ盲号 第１図
Claims (1)
- 【特許請求の範囲】 メモリセルアレイと、水平パリテイセルアレイと、垂直
パリテイセルアレイと、これらのセルアレイのワード線
を選択するＸデコーダと、これらのセルアレイのデータ
線及び水平コード、垂直コードを選択するＹデコーダと
、前記水平コード及び垂直コードに対する各パリテイ検
査回路と、該パリテイ検査回路による検査の結果により
データのエラーを訂正するエラー訂正回路とから少なく
とも構成されるＬＳＩメモリにおいて、 データの読み出し時には、パリテイ検査を行わずに読み
出しデータ信号をそのまま出力し、データの書き込み時
には、第１のサイクルで、書き込み対象となるメモリセ
ルが属する水平及び垂直コードのメモリセル情報が読み
出された後、書き込みデータ信号が書き込み対象のメモ
リセルに書き込まれ、 第２のサイクルで前記書き込み対象のメモリセルが属す
る水平及び垂直コードの水平及び垂直パリテイセル情報
が読み出されると同時に、該パリテイセル情報及び前記
第１のサイクルで読み出された水平及び垂直コードのメ
モリセル情報を用いてパリテイ検査を行い、エラー検知
時には、前記水平及び垂直パリテイセル情報の書き換え
を行い、メモリデータのリフレッシュ時には、前記メモ
リセル及びパリテイセルのパリテイ、検査及びメモリ情
報のエラー訂正を行うことを特徴とする自己訂正機能付
きＬＳＩメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066502A JPH01239656A (ja) | 1988-03-18 | 1988-03-18 | 自己訂正機能付きｌｓｉメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066502A JPH01239656A (ja) | 1988-03-18 | 1988-03-18 | 自己訂正機能付きｌｓｉメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239656A true JPH01239656A (ja) | 1989-09-25 |
Family
ID=13317668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066502A Pending JPH01239656A (ja) | 1988-03-18 | 1988-03-18 | 自己訂正機能付きｌｓｉメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| JP2009093704A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
| US7692943B2 (en) | 2002-12-27 | 2010-04-06 | Renesas Technology Corp. | Semiconductor memory device layout comprising high impurity well tap areas for supplying well voltages to N wells and P wells |
| US9583219B2 (en) | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
-
1988
- 1988-03-18 JP JP63066502A patent/JPH01239656A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692943B2 (en) | 2002-12-27 | 2010-04-06 | Renesas Technology Corp. | Semiconductor memory device layout comprising high impurity well tap areas for supplying well voltages to N wells and P wells |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| US7810016B2 (en) | 2005-11-11 | 2010-10-05 | Nec Electronics Corporation | Semiconductor storage device equipped with ECC function |
| JP2009093704A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
| US8065589B2 (en) | 2007-10-04 | 2011-11-22 | Panasonic Corporation | Semiconductor memory device |
| US9583219B2 (en) | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
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