JPH01239663A - 集積回路、コンピュータシステム、および集積回路内のキャッシュにおけるキャッシュブロックステータスを更新する方法 - Google Patents

集積回路、コンピュータシステム、および集積回路内のキャッシュにおけるキャッシュブロックステータスを更新する方法

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JPH01239663A
JPH01239663A JP1010938A JP1093889A JPH01239663A JP H01239663 A JPH01239663 A JP H01239663A JP 1010938 A JP1010938 A JP 1010938A JP 1093889 A JP1093889 A JP 1093889A JP H01239663 A JPH01239663 A JP H01239663A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は、−殻内に、キャッシュユニットを編成する
ための方法および装置に関するものであり、より特定的
には、フレキシブルな態様で多様なマルチプロセッサ支
持機構を実現するために使用され得る集積キャッシュユ
ニットを編成するための方法および装置に関するもので
ある。結果として生じるキャッシュユニットは、プログ
ラム可能であり、シングルプロセッサモードとマルチプ
ロセッサモードの両方で動作可能であり、かつ、複数個
のユーザ選択可能マルチプロセッサ支持機構が実現され
てキャッシュシステム応用に合うようにされることを可
能にすることによりマルチプロセッサモードにおいてキ
ャッシュデータ一貫性を達成する。この新規のシステム
は、低減命令セットコンピュータ（ＲＩ　Ｓ　Ｃ）環境
において高速命令およびデータ処理を支持し、かつシン
グルチップ上の集積に適するアーキテクチャで先に言及
された機能にすべてを支持することが可能である。
関連技術の説明 キャッシュメモリとキャッシュメモリ用の制御器は周知
である。シングルチップ上にメモリ特徴と制御特徴の両
方を集積するデバイスも公知である。これらは、ＮＥＣ
により製造される市場で入手可能な４３’６０８を含ん
でいる。そのようなデバイスは、後で「集積された」キ
ャッシュユニット（ＩＣＵ）と呼ばれる。
先行技術のＩＣＵデバイスはデータおよび命令をキャッ
シングするための予め定められたアルゴリズムを利用し
、すなわち、先行技術のデバイスはプログラム可能では
ない。以前は、シングルチップ上にキャッシュメモリ特
徴と、キャッシュ制御器特徴と、プログラム可能性特徴
とを集積することは、部分的に回路密度およびデータ経
路要件のために達成されていない。プログラム可能でな
いことに加えて、公知のＩＣＵアーキテクチャは、マル
チプロセッサ能力を有する高速ＲＩＳＣシステムを支持
することに関連する回路密度およびデータ経路要件の問
題を克服していない。
キャッシングアルゴリズムの選択および／または修正を
許容する固有の柔軟性を有するであろうという理由で、
プログラム可能集積キャッシュユニットが望ましいであ
ろう。さらに、複数個のユーザ選択可能マルチプロセッ
サ支持機構を組入れるプログラム可能ＩＣＵが、キャッ
シュデータ一貫性がフレキシブルな態様で保証されるこ
とを可能にするであろう。
先に言及された特徴を有するシングルチップＩＣＵアー
キテクチャがまた、スペース要件とユニット出力要件を
最小限にするために望ましいであろう。さらにまた、Ｒ
ＩＳＣ環境と非ＲＩＳＣ環境の両方に対し、シングルプ
ロセッサモードとマルチプロセッサモードの両方におい
て高速処理動作を支持するためにそのような集積キャッ
シュユニットを使用することが可能であることが望まし
いであろう。
発明概要 複数のマルチプロセッサ支持機構をフレキシブルに実現
するために使用され得る集積キャッシュユニットを実現
するための方法および装置が開示される。この発明の好
ましい実施例は、シングルチップ上にキャッシュメモリ
とキャッシュ制御器の両方を備えて、プログラム可能で
あり、かつ他の先に言及された所望の特徴を含んでいる
。
キャッシュシステムにおける複数個のマルチブロセッサ
支持機構のフレキシブルな実現は、この発明の好ましい
実施例に従えば、チップ上の特殊レジスタにおける適当
なオプションビットの設定によりユーザが所望のマルチ
プロセッサ支持機構を特定することを可能にする方法お
よび装置を介して達成される。これは、ソフトウェア制
御の下で実施されることが可能であり、かつ低コストで
かつ高い能率で実施する能力を有して、はとんど部品な
しで高性能のマルチプロセッサキャッシュシステムが設
計されることを可能にする。
この好ましい実施例は、８にバイトのデータと、５１２
−２０ビットワードのタグと、ＲＩＳＣ環境と非ＲＩＳ
Ｃ環境の両方においてキャッシュ機能を十分に実現する
のに必要な制御とを含む集積キャッシュユニット（ＩＣ
Ｕ）と関連して説明される。ＩＣＵの好ましい実施例は
２個のバスを存し、一方はプロセッサインターフェイス
に対するもの、であり、他方はメモリインターフェイス
に対するものである。ＩＣＵにより支持される具体的な
プロセッサおよび高速インターフェイスが、ここに引用
により援用された、この発明の譲受人と同一譲受人に譲
渡された、１９８７年２月９日に出願された同時係属出
願節０１２，２２６号に説明されている。
この開示のために、プロセッサバスは非多重化３２ビッ
トアドレスおよびデータバスである。プロセッサバスは
、同時係属出願において教示されるように、バーストア
クセスおよびパイプライン化アクセスを支持する。さら
に、この開示のために、メモリバスはメインメモリにイ
ンターフェイスを提供し、マルチプロセッサ編成を収容
する。
この発明の好ましい実施例に従えば、ＩＣＵは２５メガ
ヘルツを超過する周波数で動作することが可能であり、
成る順番における最初のアクセスに対しては２サイクル
の、かつバーストモードのアクセスまたはパイプライン
化アクセスに対しては１サイクルのプロセッサアクセス
時間を達成する。それは、フレキシブルな内部キャッシ
ュ編成を有する命令キャッシュかまたはデータキャッシ
ュのいずれかとして使用され得る。ＲＩＳＣプロセッサ
および２個のＩＣＵ（命令キャッシュおよびデータキャ
ッシュ用の）は、１６にバイトのキャッシュを有する非
常に高性能のプロセッサを実現する。付加的なＩＣＵを
使用することにより、より大規模なキャッシュが設計さ
れ得る。
この発明の目的は、広範囲にわたるユーザにより特定さ
れるマルチプロセッサ支持機構を支持するのに十分な固
有の柔軟性を有する一方で、マルチプロセッサシステム
編成に最小の制約しか課さないプログラム可能キャッシ
ュユニットを実現するための方法および装置を提供する
ことである。
この発明のさらなる目的は、キャッシュデータ一貫性を
保証するために複数個のマルチプロセッサ支持機構から
選択するための手段を含むＩＣＵアーキテクチャを提供
することである。
この発明のなおさらなる目的は、ＲＩＳＣアーキテクチ
ャ環境と非ＩＲ５Ｃアーキテクチャ環境の両方において
、マルチプロセシングシステムにおいて、高速データお
よび命令処理応用を支持する事に適するプログラム可能
集積キャッシュユニットを実現するための方法および装
置を提供することである。
この発明のなお別な目的は、シングルチップ上に集積さ
れ得るキャッシュアーキテクチャで先に言及された目的
を実現することである。
開示されるＩＣＵは、データキャッシュかまたは命令キ
ャッシュのいずれかとして使用され得る。
さらなる特徴は、フレキシブルでかつ広範囲なマルチプ
ロセッサ支持ハードウェア要件、モジュール性要件、低
出力要件などを含んでいる。バスウォッチングと、所有
権機構と、ソフトウェア制御と、ハードウェア制御との
組合わせがまたキャッシュ・一貫性を達成するために使
用される。
この発明のこれらおよび他の目的および特徴は、次の詳
細な説明および図面全体で同一参照符号が同一特徴を表
わしている添付の図面を考慮に入れれば、当業者には明
らかとなるであろう。
（以下余白） 詳細な説明 第１図は、新規のＩＣＵを含むであろう典型的な計算シ
ステム構成を描いている。
例示だけのために、この発明は、シングルプロセッサモ
ードとマルチプロセッサモードの両方の動作を有するＲ
ＩＳＣ処理システムに関連して説明されるであろう。後
で詳細に説明されるＩＣＵは、非ＲＩＳＣ環境において
も同様に使用され得ることが当業者には明らかになるで
あろう。
第１図は２個の新規のＩＣＵを示す。ＩＣＵｌｏｌは命
令キャッシュとして使用されることが示されているが、
ＩＣＵ１０２はデータキャッシュとして使用されること
が示されている。
ＲＩＳＣ能率化命令プロセッサ（Ｓｔｒｅａｍｌｉｎｅ
ｄ　　１ｎｓｔｒｕｃｔｉｏｎ　　ｐｒｏｃｅ　ｓ　ｓ
　ｏ　ｒ）　　（Ｓ　Ｉ　Ｐ）をキャッシュに結合する
、適当な高速インターフェイスの一具体例が、ここに引
用により先に援用されている同時係属出願節０１２．２
２６号に詳細に説明されている。
援用されている出願もまた、ここに言及されかつ新規な
ＩＣＵにより支持されるされるように示される、ＳＩＰ
、プロセッサ入力および出力などの種々の動作モードを
教示している。
第１図は続いてアドレスバス１２０およびデータバス１
２１からなるプロセッサバスを示す。命令ＲＯＭ１５０
および命令キャッシュＩＣＵＩＯ１における命令は、プ
ロセッサ１１０によりアドレスバス１２０を介してアド
レスされる。取出される命令はバス１２５を介してプロ
セッサ１１０へ伝送されることが示されている。
データキャッシュＩＣＵ１０２もまたアドレスバス１２
０を介してアドレスされる。両方向のデータの流れはプ
ロセッサ１１０とＩＣＵ１０２の間でデータバス１２１
を介して可能であることが示されている。
メモリバス１７５は、メインメモリ１９０をＩＣＵｌｏ
ｌおよびＩＣＵ１０２と結合するバスとして示されてい
る。完全さのために、典型的なＲ■ＳＣシステム構成の
一部になるであろう算術加速器１９５が、バス１２０お
よび１２１に結合されて示されている。また、ＤＴＣ１
９８として示されているデータ転送制御器（Ｄ　Ｔ　Ｃ
）が、たとえば、高速プロセッサよりはるかに低い速度
を有する市場で入手可能な周辺装置がプロセッサ、キャ
ッシュユニットなどの性能を制限せずにシステムに取付
けられることを可能にするために、典型的なシステム構
成の一部として使用され得る。
ＤＴＣは、　　　　年　月　日に出願されかつこの発明
の譲受人と同一譲受人に譲渡された同時係属出願節　　
　　　号に詳細に説明されている。
典型的な算術加速器が、１９８５年８月３０日に出願さ
れ、また本件の発明と同一譲受人に譲渡された同時係属
出願節７７１，３８５号に説明されている。
詳細な説明を続ける前に、明瞭にするためにまずそれら
自体が規定されることが必要である汎用キャッシュ用語
とマルチプロセッサキャッシュ用語とを用いて、新規の
集積キャッシュアーキテクチャが後で説明される。ここ
で用いられる汎用キャッシュ用語は次のように規定され
る。
ブロック−キャッシュブロックは、タグと関連するシー
ケンシャルなワード線のグループである。
キャッシュブロックは、必要とされるときはいつでも、
１グループとして割当てられかつ置換される。ＩＣＵの
好ましい実施例においては、ブロックサイズは、４ワー
ド（４ワードにつき１タグ）である。
ブロックステータス−キャッシュブロックと関連するス
テータスビットである。ＩＣＵの好ましい実施例に従え
ば、１ブロツクにつき２個のステータスビットが存在す
る。それらはブロックの修正されかつ共有されるステー
タスを特定する。
ブロックステータスアレイ−ブロックステータスビット
を含む、オンチップランダムアクセスメモリアレイ。
コピーバック−ヒツトの場合のための、キャッシュにお
いてのみ書込アクセスが実施される書込ポリシー。書込
まれるデータを含むブロックは修正されると記される。
データは、修正されたブロックが置換されるときのみ、
メインメモリに書込まれる（コピーバックされる〕。
データキャッシュ−頻繁に使用されるプロセッサデータ
変数をキャッシュするために使用されるキャッシュ。
直接マツプされるーこれは、一方向セット連想編成の代
替の用語である。特殊アドレスが、キャッシュにおいて
１個の特殊な場所においてのみ（アドレスにより直接に
マツプされる）キャッシュされ得る。
見二上−アクセスアドレスにより特定されるワードは、
キャッシュメモリアレイに存在する。アドレス一致がタ
グアレイにおいて見い出され、さらに、対応する有効な
ビットが設定される。
癒勿−キャッシュから有効なデータを除去する動作。１
個またはそれ以上の有効なビットがリセットされ、その
ため対応するワードは無効になる。
命令キャッシュ−頻繁に使用されるプロセッサ命令をキ
ャッシュするために使用されるキャッシュＯ べきブロックがその使用の活動記録に従って選択される
、置換アルゴリズム。最も古くに使用されたブロックは
置換される。
キャッシュにおけるロック−データ変数または命令（よ
キャッシュにロックされ得る。たとえそれらが置換アル
ゴリズムにより選択されるとしても、それらは置換され
ないであろう。後で説明されるべき、ＩＣＵに入力され
る★ＬＯＣＫはインターロック動作を特定し、かつ、そ
れはキャッシュ動作においてはロックのために使用され
ないことを注目すべきである。ブロックをロックするこ
とを容易にするために、ロックビットは各ブロックと関
連している。
メモリアレイ−キャッシュされたデータまたは命令を含
む、オンチップランダムアクセスメモリアレイ。
メモリバス−キャッシュをメインメモリに接続するバス
。
１五−アクセスアドレスにより特定されるワードはキャ
ッシュメモリアレイには存在しない。
修正されるブロック−コピーバック書込ポリシーにおい
て書込まれる場合に、ブロックが修正されると印される
。これは、メインメモリに関してブロックが修正される
ことを示し、かつデータのより最近のバージョンを含む
。
キャッシュ不能−キャッシュされ得ない命令またはデー
タ変数。キャッシュ不能動作がＩＣＵによりメモリバス
へ転送される。キャッシュはそれを捜されず、キャッシ
ュブロックは割当てられない。
先取り−データ変数または命令をそれらが要求される前
にキャッシュへと取出す動作。
先取りバッファーメモリバスから読出される先取りされ
たデータ変数または命令をそれらがキャッシュへ書込ま
れる前に保持するバッファ。ＩＣＵにおいては、読出バ
ッファは先取りバッファの機能のために使用される。
プリロード−キャッシュに特殊なデータ変数または命令
をロードする特殊な先取り動作。プリロード動作用のア
ドレスは、先取りされるアドレスがキャッシュにより決
定される他の先取り動作に対立するものとしてユーザに
より特定される。
プロセッサバス−キャッシュをプロセッサに接続するバ
ス。
ランダムな置換−置換されるべきブロックがランダムに
選択される、置換アルゴリズム。
読出バッファーメモリバスから読出されるデータ変数ま
たは命令を、それらがキャッシュへ書込まれる前に保持
するバッファ。ＩＣＵの好ましい実施例においては、読
出バッファは４ワードの深さであり、それはまた先取リ
バッファの機能のために使用される。
リードスルー−キャッシュミスの場合には、必要とされ
るデータまたは命令は、それがメモリから受取られると
すぐにプロセッサへ転送される。
再ロード動作は並列に完了される。リードスルーを有さ
ないキャッシュにおいては、再ロード動作は、所要のデ
ータまたは命令がプロセッサへ転送される前に完了され
る。
再ロード−メインメモリから所要のデータまたは命令を
取出すためにキャッシュミスの場合に実施される動作。
置換アルゴリズム−新しいブロックがキャッシュにおい
て割当てられる場合に置換されるべきブロックを決定す
るアルゴリズム、所要の新しいアドレスを含むセットか
ら１個のブロックが選択される。
範囲−二の用語は、命令効果の範囲を規定するためにキ
ャッシュ命令に関連して使用される。この命令は、１個
の特殊ＩＣＵ、多数命令キャッシュ、多数データキャッ
シュ、または多数命令およびデータキャッシュに影響を
及ぼし得る。
セット−読出されかつそれと同時に所要のアドレスと比
べられる、タグおよび関連するキャッシュブロックの１
グループ。セットのタグのいずれかに対し一致が見い出
され得る。セットはアドレスビットのいくつかに従って
特定される。キャッシュ編成においては、セットにおけ
るタグの数は「方向」　（後で規定されるべき）の数に
等しい。
セット連想−キャッシュにおける多数の可能な場所にお
いて特殊アドレスのキャッシングを可能にするキャッン
ユ編成。この数は連想の程度と呼ばれる。それはキャッ
シュ編成における「方向」の数と、読出されかつそれと
同時に比べられるタグの数とを特定する。開示されるＩ
ＣＵは、二方向セット連想編成および一方向セット連想
編成を支持する。
サブブロック−再ロード動作のために所要のワード゛と
一緒にメインメモリから取出される、１個またはそれ以
上のワードの１グループ。サブブロックサイズは、取出
されるワードの最大数を規定する。サブブロックのサイ
ズはブロックのサイズより低いかまたはそれに等しい。
タグ−タグは、キャッシュに同時に存在するデータまた
は命令のアドレスを識別する。キャッシュタグはタグキ
ャッシュブロックと関連し、かつそれはタグアレイにス
トアされる。ＩＣＵの好ましい実施例においては、各タ
グは４ワードブロツクに対応する。
タグアレイ−キャッシュされるデータまたは命令に対す
るアドレスタグを含む、オンチップランダムアクセスメ
モリアレイ。
更新メモリーキャッシュからメインメモリの更新を引き
起こす動作。修正されたブロックがキャッシュによりメ
インメモリに書込まれ、そのため、メモリはデータの最
も最近のバージョンで更新される。
有効なアレイ−有効なビットを含むオンチップランダム
アクセスメモリアレイ。
有効なビット−キャッシュデータの妥当性を示すビット
。ＩＣＵの好ましい実施例においては、有効なビットは
各キャッシュされたワードと関連する。
々良−タグアレイモジュールと関連するタグの１グルー
プ。モジュールのアドレスデコーダにより特定される１
個のタグだけが読出されがっ各方向から比べられる。Ｉ
ＣＵの好ましい実施例においては、２つの方向が存在し
、各々が２５６個のタグを備えている。
書込割当て一書込動作のためのキャッシュミスの場合に
は、書込まれたアドレスを含むブロックに対しキャッシ
ュブロックが割当てられる。所要のブロックに対し再ロ
ード動作が実施される。非書込割当てに対しては、キャ
ッシュブロックは割当てられず、書込みはメモリにおい
てのみ実施される。
書込バッファーメモリバス上で書込アクセスが実施され
るまで書込アクセス情報（アドレス、データおよび制御
）を保持するバッファ。ＩＣＵの好ましい実施例は、４
個までの書込アクセスを保持し得る深さ４の書込バッフ
ァを含む。
ライトスルー−すべての書込アクセスがメインメモリへ
と実施される、書込ポリシー。キャツシュヒツトの場合
には、データもキャッシュへと書込まれる。
ここで使用されるマルチプロセッサキャッシュ用語は次
のように規定される。
バスウォッチングーメモリバスはスレーブキャッシュに
よりモニタされる（見張られる）。それらは転送された
アドレスをタグバッファアドレスと比べる。一致が見い
出された場合には、特殊動作が実施され得る。パススヌ
ービングまたはスヌーピングキャッシュという用語は同
じである。
キャッシュ−貝柱−これは、マルチプロセッサキャッシ
ュシステムにおいてデータ一貫性を説明するために使用
される異なる用語である。
データ一貫性−これはマルチプロセッサキャッシュシス
テムにおける主な問題である。変数が多数プロセッサに
より共有される場合、それは多数キャッシュにキャッシ
ュされ得る。変数の最も最新のバージョンは、変数がア
クセスされるときはいつでも供給されるべきである。こ
れは、システムを通してデータ変数の一貫性を保証する
。
データ介入−メモリバス読出アクセスの場合に一致が見
い出されるときにスレーブキャッシュにより実施され得
る動作。スレーブキャッシュが修正されたデータ（デー
タの最新のバージョン）を含む場合、それはアクセスの
際に介入してデータを供給する。この場合、メインメモ
リはデータを供給すべきではない。
排他的−変数またはキャッシュブロックが１個のキャッ
シュにおいて排他的に存在することを示す。それは、１
個のプロセッサにより排他的に使用され得るか、または
より多くのプロセッサにより使用され得るが、１個のキ
ャッシュにのみ存在する。ＩＣＵの好ましい実施例にお
いては、共存されたブロックステータスビットにおける
ＬＯＷは排他的ブロックを示している。このブロックは
、排他的非修正かまたは排他的修正のいずれかをなされ
得る。
インターロック−１個のプロセッサの排他的使用のため
に変数（インターロック変数）を−時的にロックするた
めのインターロック動作が利用される。他のプロセッサ
またはキャッシュは変数を使用することが許容されない
が、それはインターロックされる。後で説明されるべき
、ＩＣＵに人力される★ＬＯＣＫはインターロック動作
を示している。
マスクキャッシュ−メモリバスのマスタであるキャッシ
ュ、それは要求を発し、応答を予期する。
一致−メモリバスアクセスのアドレスはタグバッファに
存在するアドレスのうちの１個と一致し、対応するワー
ドは有効である。この用語はメモリバスアドレス比較の
ために使用され、それはプロセッサバスのために使用さ
れるヒツトという用語と同じである。
所有権−これはデータ一貫性を保証するための機構であ
る。変数の最新の値は１個のキャッシュまたはメインメ
モリにより所有される。変数の一貫性を維持することは
オーナーの責任である。変数に帰する状態の数が異なる
、いくつかの所有権機構と、所有権および状態遷移のた
めのアルゴリズムが存在する。
共有された一変数またはキャッシュブロックが１個より
多いプロセッサにより共有されることを示している。１
個より多いキャッシュには共有された変数が存在し得る
。ＩＣＵの好ましい実施例においては、共有されたブロ
ックステータスビットにおけるＨＩＧＨは共有されたブ
ロックを示している。ブロックは、共有され修正されな
いかまたは共有され修正されるかのいずれかであり得る
。
共有され修正されるーキャッシュブロックが共有されか
つ修正されることを示すＩＣＵにおけるブロックステー
タス。それはまた、ブロックがキャッシュにより所有さ
れることと、それがシステムにおけるブロックの最新値
であることとを示している。
スレーブキャッシュ−メモリバスのマスクではないキャ
ッシュ。データ一貫性の目的で、スレーブキャッシュが
メモリバスをモニタし得る。
スヌーピングーバスウォッチングの代わりに使用される
異なる用語。パススヌービングまたはスヌーピングキャ
ッシュも同じである。
ここで使用されるべき用語を規定した場合、新規のＩＣ
Ｕの好ましい実施例の詳細な説明がそのピン説明および
機能編成の点から後で直接に明らかにされるであろう。
ビン説明に関して、「３状態」という用語は通常の動作
の間高インピーダンス状態に置かれ得る信号を説明する
ために使用されることが注目されるべきである。すべて
の出力（後で説明されるＭＳＥＲＲを除いて）は、★Ｔ
ＥＳＴ入力（また後で説明される）により高インピーダ
ンス状態に置かれ得る。
新規のＩＣＵの好ましい実施例はＣＭＯ３であり、第２
図に示されるような１６９ピン・グリッド争アレイ（Ｐ
ｉｎ　　Ｇｒｉｄ　　Ａｒｒａｙ）パッケージである。
プロセッサバスインターフェイスは最初に説明され、次
のものを含んでいる。
アドレスバス、すなわち第２図のビンＡＯ−Ａ３１は、
ＩＣＵ入力であり、同期式であり、かつプロセッサバス
上でキャッシュアクセス用のバイトアドレスを転送する
。
第２図にＡＳＴＣＯおよびＡＳＴＣｌとして示されるア
クセスステータス制御信号は、アクセスと関連するステ
ータス制御を特定する同期入力である。それらは、この
発明の好ましい実施例によれば次のようにコード化され
る。
ＡＳＴＣ］、　ＡＳＴＣＯ意味 ０　　　　０　　　排他的ライトスルー０　　　　１　
　　排他的コピーバック１　　　　０　　　共有されて
いる １　　　　　１　　　キャッシュ不能 これらの入力は、プロセッサ出力を説明している援用さ
れている出願において説明されるように、プロセッサ１
１０のＭＰＧＭＯ−ＭＰＧＭ１出力に通常は接続される
。
★ＢＩＮＶ、バス無効は、同期ＩＣＵ入力であり、アク
ティブＬＯＷであり、アドレスバスおよび関連する制御
が無効であることを示している。
それはプロセッサバス１２０上のアイドルサイクルを規
定する。
★ＣＢＡＣＫ、キャッシュバースト肯定応答は、ＩＣＵ
出力であり、同期式であり、かつアクティブＬＯＷであ
る。この出力は、バーストモードキャッシュアクセスが
プロセッサバス１２０上で確立されたときはいつでも断
定される。
★ＣＢＲＥＱ、キャッシュバースト要求は、ＩＣＵ入力
であり、同期式であり、かつアクティブＬＯＷである。
この入力は、プロセッサバス上でバーストモードキャッ
シュアクセスを確立するためにかつバーストモードキャ
ッシュアクセスの間次の伝送を要求するために使用され
る。この信号は後で説明される★ＤＲＥＱまたは★ＲＩ
ＥＱと比べると、サイクルの終わりに有効になり得る。
★ＣＥＲＲ，キャッシュエラーは、ＩＣＵ出力であり、
同期式であり、かつアクティブＬＯＷである。この出力
は、現在のキャッシュアクセスの間にエラーが起こった
ことを示す。
★ＣＲＤＹ、キャッシュ作動可能は、ＩＣＵ出力であり
、同期式であり、かつアクティブＬＯＷである。プロセ
ッサバスキャッシュ読出しに対し、この出力は、有効な
データがキャッシュバス上にあることを示す。キャッシ
ュ書込みに対し、それは、データがもはやキャッシュ上
では駆動される必要がないことを示す。
ＣＲＥＱＴＯ−ＣＲＥＱＴＩ、キャッシュ要求タイプは
、同期入力である。この信号は、次のように、プロセッ
サバス上でキャッシュアクセス用アドレス空間を特定す
る。
データキャッシュ使用 ＣＲＥＱＴＩ　　ＣＲＥＱＴＯ：ｉ　　ｇｏ　　　　０
　　　　メモリアクセス ０　　　１　　　　人力／出力アクセス１　　　　ｘ　
　　　コプロセッサ転送（ＩｃＵにより無視される） 命令キャッシュ使用 ＣＲＥＱＴＩ　　ＣＲＥＱＴＯ寥一体 ｘ　　　　　Ｏメモリアクセス ｘ　　　　　１　　　命令リードオクリメモリアクセス 命令キャッシュ使用に対し、ＣＲＥＱＴＩは特殊機能を
有する。それはＲＥＳＥＴの間サンプリングされ、サン
プリングされた値がＨＩＧＨであれば、ＩＣＵは命令Ｒ
ＯＭアクセスに応答する。
サンプリングされた値がＬＯＷであれば、ＩＣＵは命令
ＲＯＭアクセスに応答しない。ＲＥＳＥＴ後に、ＣＲＥ
ＱＴＩ入力は命令キャッシュ使用のために無視される。
★ＣＳ　Ｅ　Ｌ、チップ選択は、同期入力であり、アク
ティブＬＯＷでる。★Ｃ３ＥＬ入力の際のアクティブレ
ベルがプロセッサーパスキャッシュ命令アクセス用ウェ
ルＩＣＵを選択する。それは通常のメモリアクセスにお
いて使用されない。＊Ｃ５ＥＬ人力は、後で説明される
ＩＣＵの一部であるチップ選択マツピングレジスタを介
して不能化され得る。★Ｃ３ＥＬが可能化されかつ断定
されない場合、ＩＣＵはプロセッサーパスキャッシュ命
令アクセスに応答しない。
★Ｃ３Ｍ、メモリアクセスのためのチップ選択は、同期
ＩＣＵ入力であり、アクティブＬＯＷである。★Ｃ３Ｍ
入力の際のアクティブレベルはメモリアクセスのための
ＩＣＵを選択する。それはキャッシュ拡張およびキャッ
シュアドレス空間選択のために使用され得る。★Ｃ５Ｍ
入力は、チップ選択マツピングレジスタを介して可能化
され得る。★Ｃ５Ｍが可能化される場合、★ＣＳ　Ｍは
断定されかつアドレスがチップ選択マツピングレジスタ
（後で詳細に説明される）の予め選択されたフィールド
において対応する可能化されたビット線と一致する場合
にのみ、ＩＣＵはメモリアクセスに応答する。
ＣＢＯ−ＣＢ３１、キャッシュバスは、両方向であり、
同期式であり、かつ３状態である。キャッシュバスはプ
ロセッサバスでＩＣＵへおよびそこから命令およびまた
はデータを転送する。
★ＤＲＥＱ、デーた要求は、同期ＩＣＵ入力であり、ア
クティブＬＯＷである。この入力はプロセッサバス上で
データアクセスを要求する。それがアクティブである場
合、アクセスのためのアドレスはアドレスバス上に現わ
れる。ＣＩＵの命令キャッシュ使用のために、★ＤＲＥ
Ｑはプロセッサーパスキャッシュ命令転送のために使用
される。
★ＩＲＥＱ、命令要求は、同期ＩＣＵ入力であり、アク
ティブＬＯＷである。この入力はプロセッサバス上で命
令キャッシュアクセスを要求する。
それがアクティブである場合、アクセスのためのアドレ
スがアドレスバス上に現われる。この入力は、ＩＣＵの
リセット動作の間特殊機能を有する。
それは、ＲＥＳＥＴ　（後で説明される）がアクティブ
である場合、５ＹＳＣＬＫの立上がり端縁によりサンプ
リングされる。最後にサンプリングされた値はＩＣＵ動
作をデータキャッシュ（★ＩＲＥＱ　　ＬＯＷ）として
、または命令キャッシュ（★ＩＲＥＱ　　ＨＩＧＨ）と
して決定する。データキャッシュ動作に対し、★Ｉ　Ｒ
ＥＱはＬＯＷにつながれるべきである（それは通常の動
作の間は無視される）。命令キャッシュ動作に対し、そ
れはプロセッサ★ＩＲＥＱ出力に接続されるべきであり
、それはＲＥＳＥＴの間断室が解除される。
プロセッサがＲＥＳＥＴの間テストモードに置かれる場
合、外部論理はＩＲＥＱ　　ＨＩＧＨを駆動すべきであ
ること（高性能インターフェイスに関する同時係属出願
において説明されるプロセッサはそのテストモードにお
いてＩＲＥＱ　　ＨＩＧＨを駆動しない）に注目された
い。
★ＬＯＣＫ、ロックは、ＩＣＵ入力であり、同期式であ
り、かつアクティブＬＯＷである。この入力は、プロセ
ッサキャッシュアクセスがインターロックされた変数に
対することを示している。
ＩＣＵは、後で詳細に明らかにされるインターロック機
能に関して説明される特殊な方法でこのアクセスを取扱
う。
ＭＳＥＲＲ，マスタ／スレーブエラーは、同期式であり
、ＩＣＵ出力であり、アクティブＨＩＧＨである。この
出力は、内部でオフチップドライバに与えられる信号と
のＩＣＵ出力の比較の結果を示している。可能化された
ドライバのいずれに対しても相違が存在する場合には、
この信号は断定される。
０ＰＴＯ−ＯＰＴ２、オプンヨン制御は、同期ＩＣＵ入
力である。これらの信号は、キャッシュアクセスと関連
するオプション制御ビットを反映する。それらは、デー
タの長さばかりでなく特殊アクセス情報を特定するため
に使用される。これらの信号の翻訳は、データまたは命
令キャッシュとしてのＩｃＵの使用に依存している。こ
れらの入力のコード化および翻訳は、この発明の好まし
い実施例によれば、次のとおりである。
０００　　３２ビットアクセス　アクセスなし００１　
８ビットアクセス　アクセスなし０１０　　１８ビット
アクセス　アクセスなし０１１　　アクセスなし　　　
アクセスなし１００　　命令メモリアクセ　アクセスな
しス（データとして） １０１　　キャッシュオペラ　キャッシュオペランド転
送　　　　　ンド転送 １１０　　デバッグモジュー　アクセスなしルアクセス １１１　　予約された　　　　予約されたＯＰＴ入力は
、ＤＲＥＱＴｌがＨＩＧＨである（アクセスなしとして
取扱われる）場合は無視される。コード１００および１
０１は、ＤＲＥＱＴＯがＨＩＧＨである場合にはアクセ
スなしとして取扱われる。コード１００はデータとして
命令ＲＯＭを読出すために使用される。データキャッシ
ュは、後で説明されるモードレジスタにおけるＲＯＭ可
能化ビットがＨＩＧＨである場合のみこのコードに応答
する。この場合、要求はキャッシュ不能アクセスとして
取扱われる。コード１０１は、ＩＣＵプロセッサーパス
キャッシュ命令のためのオペランド転送を示す。この発
明の好ましい実施例によれば、コード１１０は特殊デバ
ッグモジュールアクセスのために使用される。データキ
ャッシュが４サイクルの間★ＣＲＤＹ　　ＨＩＧＨて応
答し、次に、★ＣＲＤＹが１サイクルの間断窓される。
★ＰＣＡ、バイブライン化キャッシュアクセスは、同期
ＩＣＵ入力であり、アクティブＬＯＷである。データキ
ャッシュに対する★ＤＲＥＱまたは命令キャッシュに対
する★ＲＩＥＱがアクティブでない場合、この入力はキ
ャッシュアクセスが別な進行中のキャッシュアクセスと
ともにパイプライン化されることを示す。バイブライン
化アクセスは、第１のアクセスが完了するまで完了し得
ない。第１のアクセスの完了は、データキャッシュに対
する★ＤＲＥＱおよび命令キャッシュに対する★ＩＲＥ
Ｑの断定により信号が送られる。
★ＲＥＳＥＴ、リセットは、非同期入力であり、アクテ
ィブＬＯＷである。この入力はＩＣＵをリセットする。
Ｒ／★Ｗ、読出し／書込みは、同期入力である。
この人力は、キャッシュアクセスがＩＣＵからプロセッ
サへの転送であるが（Ｒ／★Ｗ／％イ）、またはプロセ
ッサからＩＣＵへの転送であるか（Ｒ／★Ｗロー）を示
す。
ＳＵＰ／★ＵＳ、スーパーバイザ／ユーザモードは、同
期入力である。この入力は、アクセスの間例示のプロセ
ッサのプログラムモード（スーパバイザモードまたはユ
ーザモード）を示す。ＩＣＵ内部レジスタとキャッシュ
命令の実行とはユーザモードアクセスから保護される。
５ＹＳＣＬＫ、システムクロックは、ＩＣＵの動作周波
数での、外部クロック入力である。
★ＴＥＳＴ、テストモードは、非同期入力であり、アク
ティブＬＯＷである。この入力はアクテ、イブである場
合、ＩＣＵはテストモードである。
すべての出力および両方向ラインは、ＭＳＥＲＲを除い
て、高インピーダンス状態へと強制される。
ＷＲＥＰ、置換のための方向は、同期入力である。この
入力は、キャッシュミスの場合に置換のための方向番号
を強制する。それは有効なキャッシュアクセスの最初の
サイクルの間サンプリングされる。二方向セット連想編
成におけるミス（置換モードが外部である場合）は、Ｗ
ＲＥＰにより決定されるように置換を引き起こす。すな
わち、ＷＲＥＰ　　ＬＯＷは置換されるべき方向０を強
制し、ＷＲＥＰ　　ＨＩＧＨは置換されるべき方向１を
強制する。
次に、第２図を引き続き参照しながら、メモリバスイン
ターフェイスが説明される。メモリバスは次のものを含
むことが見られ得る。
ＢＳＴＣＯ−ＢＳＴＣＩ、両方向であり、同期式であり
、かつ３状態である、ブロックステータス制御。これら
の信号はキャッシュブロックステータス情報を検査およ
び更新するために使用される。メモリバス命令による必
要とされる場合、ＩＣＵはそれらを用いて供給されるア
ドレスと関連するブロックステータスビットを示す。こ
れらの信号はまた、書込ブロックステータス命令のため
にメモリバスからブロックステータスを供給するために
使用される。上記機能の両方に対するこの信号のコード
化は次のとおりである。
ＢＳＴＣＩ　ＢＳＣＴＯ意味 ０　　　　０　　　排他的で修正されない０　　　　１
　　　排他的で修正される１　　　　　０　　　共有さ
れ修正されない１　　　　１　　　共有され修正される
★ＤＩ、データ介入は、同期出力であり、３状態であり
、かつアクティブＬＯＷである。この出力はメモリバス
上のデータ介入動作の支持のために使用される。データ
介入動作は、いくつかのマルチプロセッサ構成において
は、適当なキャッシュから（メモリに対立するものとし
て）変数の最新のバージョンを供給するために使用され
る。ＩＣＵマスクは、メモリバス読出アクセスのアドレ
スサイクルの間★ＤＩ信号をプリチャージする。
次にそれはそれを３状態モードに置く。バスマスクでは
ないＩＣＵは、それらがデータ介入で応答する場合には
、★ＤＩ信号をディスチャージする。
★ＧＲＴ、メモリバス許容は、同期入力であり、アクテ
ィブＬＯＷである。この入力は、メモリバスがＩＣＵ用
途のために認められる信号を送る。
★ＨＩＴ、ヒツトは、両方向であり、同期式であり３状
態であり、かつアクティブＬＯＷである。
この信号は出力のみの信号であるかまたは入力／出力信
号であるかのいずれかになるようにプログラムされ得る
。出力として、それはヒツト指示のために用いられる。
それは、メモリバス上に存在するアドレスのためにタグ
バッファにおいてヒツトが検出される場合に断定される
。それはまた、メモリバス命令のいくつかにおいて、ワ
ードまたはブロックの妥当性を示すために使用される。
入力／出力信号になるようにプログラムされる場合、そ
れは、上記出力機能に加えて、他のどんなキャッシュに
おいてもヒツトの検出のための信号として使用され得る
。ＩＣＵマスクは、アドレスサイクルの間★ＨＩＴ信号
をプリチャージし、次に、それを入力３状態モードに置
く。バスマスクではないＩＣＵは、ヒツトがそれらのタ
グバッファにおいて検出される場合のみ★ＨＩＴ信号を
ディスチャージする。
★ＭＡＳＴＢ、メモリアドレスストローブは、両方向で
あり、同期式であり、３状態であり、かつアクティブＬ
ＯＷである。ＩＣＵはメモリバスマスタである場合、こ
の信号はＩＣＵにより断定され、バイトアドレスがメモ
リバス上に存在することを示す。ＩＣＵがマスクでない
場合、この信号は、別なバスマスクからのバイトアドレ
スがメモリバス上に存在することを示す。命令キャッシ
ュとデータキャッシュの両方がシステムに存在する場合
には、２個の★ＭＡＳＣＢ信号が利用可能であることに
注目されたい。２個の信号は、命令およびデータアクセ
ス間を区別するために使用され得る。
★ＭＢＡＣＫ、メモリバースト肯定応答は、同期入力で
あり、アクティブＬＯＷである。この入力は、バースト
モードキャッシュアクセスがメモリバス上で確立された
ときはいつでもアクティブである。
ＭＢＰＯ−ＭＢＰ３、メモリバイトパリティは、両方向
であり、同期式であり、かつ３状態である。
これは、メモリバス上の伝送のためのバイトパリティバ
スである。例数または奇数パリティが特定され得る。Ｍ
ＢＰＯはＭＥＭＡＤＯ−ＭＥＭＡＤｌに対するバイトパ
リティであり、ＭＢＰＩはＭＥＭＡＤ８−ＭＥＭＡＤｌ
　５に対するバイトパリティであり、以下同様である。
ＩＣＵからメモリへの転送に対し、ＩＣＵはパリティを
発生させる。
ＩＣＵへの転送のために、それはバイトパリティをチエ
ツクする。パリティエラーが検出される場合、かつデー
タがプロセッサバス上で転送されるべきである場合、★
ＣＥＲＲ信号が断定される。
データがプロセッサへ転送される必要がない（たとえば
ブロック再ロード）場合、ステータスレジスタ（後で説
明される）にエラービットがセットされ、データは無視
される。パリティ発生および検査は不能化され得る。パ
リティ発生およびチエツクが不能化される場合、メモリ
バスデータタイミングぼりラックスされる。
★ＭＢＲＥＱ、メモリバースト要求は、両方向であり、
同期式であり、３状態であり、かつアクティブＬＯＷで
ある。この信号は、メモリバス上でのバーストモードア
クセスを確立するためにかつバーストモードアクセスの
間次の転送を要求するために使用される。ＩＣＵがバス
マスタである場合、この信号は出力である。ＩＣＵがマ
スクでない場合、それは入力であり、データ一貫性動作
のためにＩＣＵにより使用される。
ＭＤＬＮＯ−ＭＤＬＮｌ、メモリデータ長は、両方向で
あり、同期式であり、かつ３状態である。
これらの信号はメモリバスデータアクセスの間データの
長さを反映する。それらは命令アクセスの間無視される
。データキャッシュ使用では、ＩＣＵは８ビット転送、
１６ビット転送および３２ビット転送を支持する。これ
らの信号のコード化は、この発明の好ましい実施例によ
れば、次のとおりである。
ＭＤＬＮＩ　ＭＤＬＮＯ意味 ０　　　　０　　３２ビットアクセス ０　　　　１　　　８ビットアクセス １　　　　０　　１６ビ・ノドアクセス１　　　　１　
　　無効 ＭＤ　Ｌ　Ｎ　ＯおよびＭＤＬＮＩコード化はこの発明
の例示の実施例とともに使用されるプロセッサに対する
０ＰＴＯおよび０ＰＴ１に対応することが注目されるべ
きである。
ＭＥＭＡＤＯ−ＭＥＭＡＤ３１、メモリアドレス／デー
タバスは、両方向であり、同期式であり、かつ３状態で
ある。メモリバスは、メモリインク−フェイスのために
使用される多重化アドレス／データバスである。★ＭＡ
　Ｓ　Ｔ　Ｂが断定される場合、このバスはメモリバス
アクセスのバイトアドレスを保持する。ＩＣＵがバスマ
スタである場合、それがアドレスを出力する。ＩＣＵが
バスマスタでない場合、バスは入力であり、アドレスは
その内部使用の間ＩＣＵによりラッチされる。ＭＡＳＴ
Ｂが立上げられない場合、メモリバスはＩＣＵへおよび
そこからデータを転送するために使用される。
★ＭＥＲＲ，メモリエラーは、同期ＩＣＵ入力であり、
アクティブＬＯＷである。この入力は、エラーが現在の
メモリアクセスの間に起こったことを示す。ＩＣＵもデ
ータ一貫性動作のためにこの信号を使用する。
★ＭＬ　ＯＣＫ、メモリロックは、両方向であり、同期
式であり、３状態であり、かつアクティブＬＯＷである
。この信号は、メモリアクセスがインターロックされた
アクセスであることを示す。ＩＣＵマスクは、インター
ロックされたアクセスがメモリバス上に存在する場合に
はこの出力を断定する。ＩＣＵがバスマスタでない場合
、この信号は入力として使用される。★ＭＬＯＣＫを断
定して書込アクセスの間に一致が見い出される場合、関
連するワード線は無効にされる。この特徴は、インター
ロック変数のキャッシングを可能化する機構に対し使用
される。
★ＭＲＤＹ、メモリ作動可能は、両方向であり、同期式
であり、かつアクティブＬＯＷである。ＩＣＵがバスマ
スタである場合、この信号は人力として使用される。メ
モリバス読出しで、この入力は、有効なデータがメモリ
バス上に存在することを示す。メモリバス書込みで、そ
れは、データがもはやメモリバス上では駆動される必要
がないことを示す。ＩＣＵがバスマスタでない場合、こ
の信号はデータ一貫性動作のための入力として使用され
る。それは、データ介入動作およびメモリバス特殊動作
のための出力として使用される。ＩＣＵは★ＭＲＤＹを
断定して、有効なデータがメモリバス上に存在すること
を示す。
ＭＲＥＱＴＯ−ＭＲＥＱＴＩ、メモリ要求タイプは、両
方向であり、同期式でありかつ３状態である。これらの
信号はメモリバス上でのアクセスのためのアドレス空間
を特定する。ＩＣＵがバスマスタである場合、それはこ
れらの信号を出力として使用する。それがバスマスクで
ない場合、ＭＲＥＱＴ信号はデータ一貫性動作のための
入力として使用される。コード化は、この発明の好まし
い実施例によれば、次のとおりである。
ＭＲＥＱＴＩ　　ＭＲＥＱＴＯ意味 ０　　　０　　　データメモリアクセス０　　　１　　
　データ人力／出力アクセス１　　　０　　　命令メモ
リアクセス １　　　１　　　命令ＲＯＭアクセス ＩＣＵがバスマスクでない場合、ＭＲＥＱＴ信号もまた
ＩＣＵのためのメモリバスキャッシュ命令を特定するた
めに使用される（ＭＲＷ信号とともに）。
ＭＲＷＯ−ＭＲＷＩ、メモリ読出し書込みは、両方向で
あり、同期式でありかつ３状態である。
これらの信号は、メモリバス上での読出および書込動作
のタイプを特定するために使用される。ＩＣＵはバスマ
スタである場合、それは所要の動作を示すためにこれら
の信号を用いる。ＩＣＵがバスマスクでない場合、これ
らの信号は入力であり、データ一貫性の動作のために使
用される。これらの信号のコード化は、この発明の好ま
しい実施例によれば、次のとおりである。
ＭＲＷＩ　ＭＲＷＯ意味 ０　　　０　　　書込み ０　　　１　　　読出し １　　　０　　　書込同報通信 １　　　１　　　修正のための読出し 上で言及された続出および書込動作はＩＣＵに関連して
おり、たとえば読出しはメモリからＩＣＵへ至る。
ＩＣＵがバスマスタでない場合、ＭＲＷ信号もまたＩＣ
Ｕのためにメモリバスキャッシュ命令を特定するために
使用される（ＭＲＥ　Ｑ　Ｔ信号とともに）。ここで説
明されるＩＣＵとともに使用するのに適するメモリバス
命令セットの詳細な説明は、後で詳細に明らかにされる
であろう。
ＭＳ／★ＭＵ、メモリスーパバイザ／ユーザモードは、
同期ＩＣＵ出力であり、３状態である。
この出力はメモリアクセスの間プロセッサのプログラム
モード（スーパバイザモードまたはユーザモード）を示
す。ＩＣＵは、適当なトランザクションの間、プロセッ
サバス上に存在するＳＵＰ／★ＵＳ値をＭＳ／★ＭＵ値
へとメモリで転送する。
★ＲＥＱ、メモリバス要求は、同期ＩＣＵ出力であり、
アクティブＬＯＷである。この出力はメモリバスを要求
するためにＩＣＵにより使用される。
★ＶＳ　Ｉ、有効なステータスまたは命令は、同期であ
りＩＣＵ入力であり、アクティブＬＯＷである。ＩＣＵ
がバススレーブである場合、断定された★ＶＳＩはメモ
リバスキャッシュ命令アドレスを示す。ＩＣＵがバスマ
スタでありかつそれが再ロード動作に対し読出要求を出
す場合、★ＶＩＳの断定は特殊書込ブロックステータス
命令が実行されるべきであることを示す。適当なメモリ
バスキャッシュ命令セットと★ＶＳＩの使用との詳細な
説明は、後で明らかにされるであろう。
第２図のピンアウト図を参照しながら新規のＩＣＵへの
およびそこからの種々の入力および出力を説明してきた
ので、ＩＣＵの機能編成の詳細な説明を参照しながら新
規の方法および装置の完全な理解がなされ得る。この説
明はいくつかの部分で明らかにされるであろう。まず、
計算システムへ、特にこの発明の効用および操作可能性
を説明するために使用される具体例のＲＩＳＣシステム
へどのようにしてＩＣＵが適合するかに関する大要が説
明される。第２に、ＩＣＵを介するデータの流れが詳細
に説明される。第３に、この発明を実現するのに適する
レジスタの組のレジスタレベル説明が明らかにされる。
適当なキャッシュ命令セットと、データフォーマットお
よび取扱いの説明と、土ヤツシュアクセスおよび先取り
動作も明らかにされるであろう。
ＩＣＵ書込バッファの用途、初期化およびリセット動作
に関するさらなる詳細は、後でも同様に説明されるであ
ろう。
最後に、ＩＣＵおよび特殊ＩＣＵインターロック機能に
よるマルチプロセッサ支持がこの発明の詳細な説明を完
全にするために説明されるであろう。
先に示されたように、新規のＩＣＵはＳＩＰを含むＲＩ
　ＳＣアーキテクチャに関連して説明される。この発明
の好ましい実施例はこのアーキテクチャを支持するよう
な方法で説明される。たとえば非ＲＩＳＣプロセッサを
支持するために、この発明の精神の範囲から逸脱するこ
となしに、新規のＩＳＣの好ましい実施例に対する修正
がなされ得ることを当業者は容易に先取れるであろう。
したがって、後に続く説明は、例示のためのみに明らか
にされる。
ＩＣＵの好ましい実施例の核心は、関連するタグおよび
有効なアレイを有する８にバイトメモリアレイである。
このアレイは、１タグあたり４ワード（ブロックサイズ
−４ワード）と１ワードあたりの有効なビットを有する
両方向セット連想キャッシュとして編成される。この基
本的編成もまたフレキシブルな再ロード機構ばがりでな
く、直接マツピングされたキャッシュ、変数ブロックお
よびサブブロックサイズを支持する。ブロックステータ
スアレイとＬＲＵアレイも組入れられる。
それはキャッシュ置換と、データをキャッシュにロック
することと、データ一貫性ポリシーのために使用される
。ＩＣＵは異なるキャッシュポリシー、アルゴリズムお
よび命令のためにすべての制御論理を含んでいる。特殊
レジスタがプログラム可能オプション選択、キャッシュ
命令実現およびステータス報告のために実現される。
キャッシュポリシーは、プログラム可能オプションを用
いることにより選択され得る。キャッシュ書込ポリシー
は、アクセスごとにライトスルー、コピーバックまたは
フレキシブルとしてプログラムされ得る。書込割当オプ
ションまたは非書込割当オプションが選択され得る。書
込アクセスの有効な実現のために４ワード書込バツフア
が組入れられる。置換アルゴリズムはＬＲＵ、ランダム
または外部としてプログラムされ得る。フレキシブルな
先取りポリシーが選択され得る。リードスルーオプショ
ンは可能化され得る。有効な先取りおよび読出動作を支
持するために４７−ド読出バツフアが組入れられる。
マルチプロセッサ支持ポリシーはシステムに適合させら
れ得る。マルチプロセッサ支持のレベルは広範囲な所有
権機構を介して簡単なソウトウエア制御の編成から変え
られ得る。バスウォッチ能力は可能化または不能化され
得る。所有権アルゴリズムは所要の機構を支持するため
に制御され得る。インターロック変数をキャッシュする
ことが可能化または不能化され得る。
２個のチップ選択入力およびチップ選択マツピングレジ
スタが容易なキャッシュ拡張ばかりでなく多重キャッシ
ュ編成を可能にする。再ロードサイズのような適当なア
クセス制御オプションを選択し、アドレスと、バースト
と、ラップアラウンドを開始および停止することにより
、再ロード機能はシステムに適合させられ得る。
再び、ＩＣＵの好ましい実施例は、説明される例示の具
体例におけるＲＩＳＣプロセッサの同一周波数で、すな
わち、可能な限り高い周波数を有する２５ＭＨｚの名目
周波数で動作する。それは、最初のヒツトアクセスに対
しては２サイクルの、かつ次のバーストモードヒツトア
クセスまたはパイプラインヒツトアクセスに対しては１
サイクルのアクセス時間を達成する。
１個はＲＩＳＣプロセッサを含み、かつ２個はＩＣＵ用
である（一方は命令キャッシュに対するものでありかつ
他方はデータキャッシュに対するものである）、３１Ｃ
構成が、１６にバイトのキャッシュを有する非常に高性
能のキャッシュシステムである。
第１図を参照しながら上で示されたように、ＩＣＵは２
個のインターフェイスバス、すなわちプロセッサバスと
メモリバスを有する。それはインターフェイス論理なし
でＲＩＳＣプロセッサに直接に接続され得る。ＩＣＵキ
ャッシュバスはそれぞれデータまたは命令キャッシュに
対し、プロセッサのデータまたは命令バスに接続される
０パイプライン化アクセスおよびバーストモードアクセ
スはプロセッサチャネルの最大限の利用にために支持さ
れる。メモリバスはメモリと、他のプロセッサと、シス
テムバスとに対する別々のインターフェイスである。そ
れはバーストモードアクセスに対する支持を有する多重
化アドレスおよびデータバスである。それはまた、マル
チプロセッサ支持機能を組入れている。共有されるメモ
リマルチプロセッサ環境においては、メモリバスは共有
されるマルチプロセッサバスとして有効に使用され得る
。１個のプロセッサシステムに対し、それはシステムバ
スとしてまたはローカルバスとして使用され得る。
ＩＣＵの好ましい実施例は、故障許容支持のための特殊
ハードウェアを備えている。それはマスタ／スレーブ検
査およびメモリバス上のバイトパリティ発生および検査
を支持する。マスタ／スレがマスクの出力を検査する１
個またはそれ以上のキャッシュ（スレーブ）と並列に接
続される。バイトパリティ発生および検査は信頼できる
バス転送のためにメモリバス上で使用され得る。
この発明の好ましい実施例は、上で示されたように、Ｃ
ＭＯ５技術において製造され、かつ１゜５Ｗの最大電力
散逸を有する。
ＩＣＵ内部データの流れ編成が第３図に示されている。
次の説明はこのデータの流れ図における機能構成要素に
対し言及している。ＩＣＵは３つの主機能ユニット、す
なわち各々第３図に描かれている、プロセッサバスユニ
ットと、メモリバスユニットと、キャッンユユニットと
に分割される。
後に続く説明は、いくつの目的にも使用される種々のワ
ードの特殊ビット場所およびフィールドを時々参照する
であろう。当業者は、これらの特別な参照が制限するよ
うに意図されたのではなく、所望の応用に適するように
修正され得ることを容易に認めるであろう。この発明の
実行できる例示の好ましい実施例を提示する際に明瞭化
のためのみに特別な参照がなされる。
プロセッサバスユニットはすべてのプロセッサバス活動
を制御する。それはすべてのＲＩＳＣ／ＳＩＰチャネル
プロトコル、すなわち単一プロトコル、バーストプロト
コルおよびパイプライン化プロトコルを支持する。それ
は、各々後で直接に説明される、アドレス増分器と、デ
ータシフト器と、プロセッサバス制御とを組入れる。ア
ドレス増分器（ＡＩ）はアドレスバス入力をラッチする
。
それは各サイクルのたびに増分され得る。ＡＩ出力はキ
ャッシュアクセスのためのアドレスである。
ＡＩは第３図にユニット３０１として示されている。
データシフト器（Ｄ　Ｓ　Ｈ）はデータ整列のしために
使用される。それはバイトおよびハーフワードをシフト
し、キャッシュ書込アクセスのためにデータを保持する
。それはまた、バイトおよび半ワード読出しの場合に適
当なバイトおよびハーフワードシフト動作のために使用
される。ＤＳＨは第３図にユニット３０２として示され
ている。
プロセッサバス制御（ＰＢＤ）は異なるプロセッサバス
動作を制御する。ＰＢＣは第３図にユニット３０３とし
て示されている。
メモリバスユニットはメモリバス活動を制御する。それ
は、各々後ですぐ説明される、書込バッファと、メモリ
アドレス論理と、メモリ続出バッファと、メモリバス制
御とを組入れる。
この発明の好ましい実施例において使用される書込バッ
ファ（ＷＢ）は、２個の４ワード先入れ先出しくＦ　Ｉ
　ＦＯ）バッファ（１個はアドレスに対するものであり
、１個はデータに対するものである）を含む。ＷＢはす
べてのＩＣＵ書込動作をバッファし得る。ライトスルー
動作に対し、それは４バイトまでのハーフワードまたは
ワード書込みをバッファする。コピーパック動作のため
に、それは４ワードブロツクをバッファする。ＷＢは第
３図にユニット３０４として示されている。
メモリアドレス論理（ＭＡＬ）は２個のアドレス増幅器
を含んでいる。第１のものは、バスからＩＣＵへの動作
のためにメモリバスアドレスをラッチおよび増分する。
第２のものは、ＩＣＵにより初期化される読出動作のた
めにアドレスをラッチおよび増分する。ＭＡＬは第３図
にユニット３０５として示されている。
メモリ読出バッファ（ＭＲＢ）は４ワードデータバツフ
アである。それは、キャッシュが更新動作のために利用
可能になるまで、メモリバスからのデータをバッファす
る。ＭＲＢは、先取りが可能化される場合先取リバッフ
７として使用される。
ＭＲＢは第３図にユニット３０６として示されている。
最後に、メモリバス動作を制御するメモリバス制御（Ｍ
ＢＣ）は第３図にユニット３０７として示されている。
キャッシュユニットはすべてのキャッシュ機能を実施す
る。それは、各々すぐ後で説明される、メモリアレイと
、タグアレイと、有効なアレイと、ブロックステータス
アレイと、ＬＲＵアレイしと、特殊レジスタと、キャッ
シュ制御とを組入れる。
メモリアレイはキャッシュされた命令またはデータのた
めの６４にビット記憶アレイである。それは両方向の１
０２４ワードとして編成される。
この発明の好ましい実施例によれば、アドレスのビット
１１−２を用いて、読出動作のために両方向が同時にア
クセスされる。適当なワードはタグアレイからのヒツト
信号に従って選択される。タグアクセスが完了されかつ
ヒツト信号が発生された後で、書込動作のためにアレイ
における正しいワードが書込まれる。メモリアレイは第
３図にユニット３１０として示されている。
タグアレイはキャッシュタグを両方向セット連想編成で
ストアする。各方向は２５６Ｘ２０ビットとして編成さ
れる。各タグは４個の連続するキャッシュされたワード
のブロックに対応する。各キャッシュアクセスに対し、
アドレスのビット１１−４を用いて２個のタグが同時に
アクセスされる。タグはアドレスのビット３１−１２　
（この発明の一実施例において）と比べられる。ヒツト
信号は、比較結果および構成ビットから発生される。
タグアレイは、ミスが発生しかつキャッシュブロックが
割当てられるときはいつでも書込まれる。
タグはアドレスのビット１１−４および置換アルゴリズ
ムに従って選択される。アドレスビット３１−１２はタ
グアレイに書込まれる。タグアレイは第３図にユニット
３１１として示されている。
有効なアレイ、すなわち第３図のユニット３１２は、各
キャッシュされたワードに対す有効なビットをストアす
る２にとットアレイである。それは２個の１０２４Ｘ１
アレイとして編成される。
有効なビットは、それがキャッシュへと書込まれるとき
に各ワードに対し設定される。有効なビットはアドレス
ビット１ｌ−２（メモリアレイであるとして）および一
致する方向により選択される。
両方向に対応する２個の有効なビットはキャッシュアク
セスごとにチエツクされる。適当な有効ビットが設定さ
れる場合にのみ、ヒツト信号が発生される。
ブロックステータスアレイ、すなわち第３図のユニット
３１２は、タグキャッシュブロックあたり３個のブロッ
クステータスビットを組入れる１５３６ビットアレイで
ある。それは２個の２５６×３７レイ（これはタグアレ
イ編成に対応する）として編成される。３個のビットは
、修正されたビット、共有されたビット、およびロック
されたビットである。修正されたビットは、ブロックが
修正されかつ置換の前にメモリへ逆に書込まれるべきで
あることを示す。それはコピーバック動作およびデータ
一貫性動作のために使用される。共有されるビットは、
ブロックが共有されることを示している。それはデータ
一貫性動作のために使用される。ロックされたビットは
、ブロックがロックされかつ置換され得ないことを示す
。それは重要なデータまたは命令をキャッシュにロック
するために使用される。
ＬＲＵアレイ、すなわち第３図のユニット３１４は、Ｌ
ＲＵビットをストアする２５６ビットアレイである。そ
れは２５６Ｘ１アレイとして編成される。各ＬＲＵビッ
トは１組の２個のタグに対応する。ＬＲＵアレイは、最
も古くに使用された置換アルゴリズムが選択される場合
に使用される。
適当なＬＲＵビットは、成る組における２個のブロック
のうち最も古くに使用されたブロックを反映するために
更新される。必要とされると、ＬＲＵビットはどちらの
ブロックがその組から置換されるかを決定する。
第３図のユニット３１５として示される特殊レジスタブ
ロックは、ＩＣＵのすべての特殊レジスタを組入れる。
それらは、ＩＣＵオプションをプログラムするために、
特殊動作を制御するために、かつステータス情報を保持
するために使用される。
最後に、キャッシュ制御ブロック、すなわち第３図のユ
ニット３１６は、キャッシュ動作のための制御論理を含
んでいる。
第３図を参照しながら新規のＩＣＵを介するデータの流
れを明らかにしかつ説明したが、ここで注意をＩＣＵの
データの流れと制御を支持するためのレジスタ構造に向
ける。
ＩＣＵの好ましい実施例は８個の特殊レジスタを備えて
いる。これらのレジスタはプログラム可能オプションを
選択し、キャッシュ制御動作を支持し、かつキャッシュ
ステータス情報を示す。各レジスタは、プロセッサバス
またはメモリバスを介してプロセッサにより読出されま
たは書込まれ得る。バスのうちの１個上での適当なキャ
ッシュ命令プロトコルを用いてＩＣＵへと読出レジスタ
または書込レジスタキャッシュ命令が転送される。
プロセッサーバス命令では、レジスタ数はＯｐコード（
ｏ　ｐ　ｃ　ｏ　ｄ　ｅ）の３個の下位ビットにより特
定される。命令転送プロトコルおよびＩＣＵ応答は、そ
れぞれモッドｂ（Ｍｏｄｂ）レジスタにおける読出レジ
スタ制御および命令転送プロトコル制御により制御され
る。メモリーバス命令に対し、レジスタ数はアドレスの
３個の下位ビットにより特定される。これらの例示のプ
ロトコルおよび応答の詳細な説明が後で明らかにされる
であろう。
プロセッサーバスアクセスで、すべてのＩＣＵ特殊レジ
スタが保護される。それらは、ＳＵＢ／★ＵＳ入力がＨ
ＩＧＨである場合のみアクセスされ得る。ユーザモード
アクセスは実行されない。
★ＣＥＲＲ応答は無効のユーザモードアクセスの信号を
送る。レジスタはメモリバスキャッシュ命令に対し保護
される。
この発明の好ましい実施例によれば、各レジスタは次の
ような番号に指定される。
レジスタ番号　レジスタ名 ０　　　　チップ選択マツピング １　　　　命令 ２　　　　アドレスオペランド ３　　　　カウント ４　　　　エラーアドレス ５　　　　ステータス ６　　　　モッドａ ７　　　　モッドｂ 各レジスタの一般的機能のみが後で説明されるが、とい
うのは、特有に依存する目的のために特殊なビット割当
てがなされ得ることを当業者が認めるであろうからであ
る。
チップ選択マツピングレジスタは特殊レジスタ０である
。それはＩＣＵチップ選択機能に対するアドレスと条件
を特定する。ＩＣＵは２つの独立したチップ選択機能、
すなわち通常のキャッシュアクセスに対する機能とキャ
ッシュ命令アクセスに対する機能とを有している。
通常のキャッシュアクセスで、チップ選択機能はキャッ
シュ拡張と、キャッシュアドレス空間割当てと、多数キ
ャッシュ構成とのために使用され得る。この発明の好ま
しい実施例においては、外部チップ選択ハードウェアな
しに３２個までのＩＣＵ　（１６個の命令キャッシュお
よび１６個のデータキャッシュ）が使用され得る。メモ
リアクセス（ＭＡ）選択はまた、モッドａレジスタの★
Ｃ３Ｍ人力とメモリビット可能化フィールドとにより影
響を及ぼされる。★ＣＳＭ入力が可能化される場合、そ
れはメモリアクセスを可能化するために断定されなけれ
ばならない。★Ｃ３Ｍ入力が不能化される場合、それは
無視される。メモリビット可能化フィールドは、適当な
アドレスビットのチップ選択メモリレジスタにおける対
応する（ＭＡ）フィールドビットに対する比較を選択的
に可能化し得る。ピッドが比較のために不能化される場
合、それは無視される。すべてのビットが不能化される
場合、一致が強制される。★Ｃ５Ｍが可能化される場合
、サービスされるべきメモリアクセスの間それが断定さ
れ、ＭＡフィールド比較が一致すべきことに注目された
い。
キャッシュ命令アクセスで、チップ選択機能はアクセス
のために適当なＩＣＵを選択するために使用される。★
Ｃ３ＥＬが断定されかつ可能化される場合、またはアド
レス入力Ａ３１−Ａｌ４およびＣＲＥＱＴＯがチップ選
択マツピングレジスタにおけるキャッシュ命令アドレス
およびキャッシュ命令アドレス空間フィールドと一致す
る場合、キャッシュ命令アクセスが可能化される。第２
の場合において、一致しているすべてのキャッシュが選
択される。命令範囲が多数キャッシュである場合、すべ
ての選択されたキャッシュが応答する。
命令範囲が１個のキャッシュである場合、アドレス入力
Ａ１３−Ａ８がチップ選択マツピングレジスタの特殊キ
ャッシュ番号フィールドに一致するキャッシュのみが応
答する。
初期化の間、★Ｃ３ＥＬ入力は所与のＩＣＵのチップ選
択マツピングレジスタをプログラムするために使用され
る。典型的な構成において、異なるアドレスビットが異
なるＩＣＵの★Ｃ３ＥＬに接続され得る。★Ｃ３ＥＬは
断定されがっ可能化される場合、ＩＣＵはデータアクセ
スをキャッシュ命令アクセスとして取扱う。チップ選択
マツピングレジスタがプログラムされた後で、★Ｃ３Ｅ
Ｌ入力は不能化され得て、さらに、チップ選択マツピン
グレジスタにより特定されるマツピングが適用される。
命令レジスタは特殊レジスタ１である。それはＣＩＵへ
の命令を特定するために使用される。命令レジスタは他
のいかなる特殊レジスタとしても読出しまたは書込みさ
れ得るが、それはまた有効なキャッシュ命令に対し自動
的にロードされる。
有効なキャッシュ命令は、★Ｃ３ＥＬ入力が断定されか
つ可能化される場合、またはアドレス人力Ａ３１−Ａｌ
４およびＣＲＥＱＴＯがチップ選択マツピングレジスタ
におけるキャッシュ命令アドレスおよびキャッシュ命令
アドレス空間フィールドに一致する場合に検出される。
これらの場合、命令はアドレス入力Ａ７−ＡＯからコピ
ーされる。
命令転送プロトコルの間のプロセッサ中断の場合、また
は多数キャッシュ命令が中断される場合、命令レジスタ
はＩＣＵの状態を保管および復元するための特殊レジス
タとしてアクセスされ得る。
それが特殊レジスタとしてアクセスされる場合、読出ま
たは書込レジスタキャッシュ命令がＩＣＵに転送される
。命令およびオペランドレジスタの所要の古い内容を破
壊することなしに、読出レジスタ命令および任意のオペ
ランドをラッチすることを可能にするためにシャドウレ
ジスタが組入れられる。シャドウ命令レジスタは最初に
命令がロードされる。読出レジスタ命令および書込レジ
スタ命令を除くすべての命令に対し、命令実行が開始さ
れるときに命令レジスタは更新される。読出レジスタ命
令および書込レジスタ命令で、命令レジスタに他の有効
な命令が存在しない場合のみに命令レジスタは更新され
る。有効な命令が命令レジスタに存在する場合、命令お
よびオペランドレジスタに影響を及ぼすことなしに読出
レジスタ命令が実行される。この特徴はまた、キャッシ
ュ命令の実行に影響を及ぼすことなしにＩＣＵのステー
タスを検査するために使用される。
すべての所要のオペランドが有効であるときはいつでも
、命令がＩＣＵにより実行される。具体例の命令、所要
のオペランド、およびキャッシュ命令アクセスの詳細な
説明が後で明らかにされるであろう。
オペランドレジスタは特殊レジスタ２である。
それは成るＩＣＵ命令に対しオペランドを特定する。レ
ジスタは、オペランドレジスタ値の妥当性を示すための
ビット（ＯＶビット）を含む。読出レジスタ命令および
書込レジスタ命令の正しい実行のために、シャドウオペ
ランドレジスタがＩＣＵに組入れられる。シャドウオペ
ランドレジスタは最初にオペランドがロードされる。読
出レジスタ命令および書込レジスタ命令を除くすべての
命令で、妥当性ビットがリセットされる場合にオペラン
ドレジスタが更新される。ＯＶビットがセットされる場
合、ＩＣＵはＯｖビットがリセットされる（先の命令の
完了）まで★ＣＲＤＹ応答を遅延し、次にレジスタにロ
ードする。続出レジスタ命令および書込レジスタ命令に
対し、命令レジスタに他の有効な命令が存在しない場合
のみオペランドレジスタは更新される。命令レジスタに
有効な命令が存在する場合、命令およびオペランドに影
響を及ぼすことなしに読出レジスタ命令および書込レジ
スタ命令が実行される。これは、必要な場合に、オペラ
ンドを保管することおよび復元することを可能にする。
必要とされる場合、オペランドレジスタ読出レジスタ命
令または書込レジスタ命令を使用することにより読出し
または書込みがなされ得る。
カウントレジスタは特殊レジスタ３である。それは、成
るＩＣＵ命令により動作し続けられるべきワードの数を
特定する。カウントレジスタは命令実行によっては影響
を及ぼされない。
例外アドレスレジスタは特殊レジスタ４である。
それは、いくつかの例外と関連するアドレスを報告する
ために使用される。例外アドレスレジスタは例外アドレ
スがロードされる。例外の型はステータスレジスタにお
いて見い出され得る。
ステータスレジスタは特殊レジスタ５である。
それは、ＩＣＵのステータスを報告するために、かつ読
出タグキャッシュ命令および書込タグキャッシュ命令（
後で説明される）におけるＩＣＵとプロセッサの間の情
報転送のために使用される。
ビットは以下のために確保される。すなわち、読出タグ
命令に対するタグ値を報告し、かつ書込タグ命令に対す
るタグを転送し、キャッシュされたタグのための方向を
報告し、ブロックに対する有効なビットを報告し、かつ
書込タグ命令に対する有効なビットを転送し、ブロック
に対するロックされたビットを報告し、かつ書込タグ命
令に対するロックされたビットを転送し、ブロックに対
する共有されたビットを報告し、かつ書込タグ命令に対
する共有されたビットを転送し、ブロックに対する修正
されたビットを報告し、かつ書込タグ命令に対する修正
されたビットを転送し、キャッシュにおいてヒツトが見
い出されるかどうかを示し、さらに保護違反、違法命令
、メモリエラーおよびパリティエラーを示すために取っ
て置かれる。
モッドａレジスタは特殊レジスタ６である。それは、種
々のＩＣＵオプションを選択するために使用される。モ
ッドａレジスタは初期化の間リセットされる。
フィールドは、高範囲なキャッシュ動作を制御するため
に、すべてのキャッシュ場所をロックするために、書込
バッファを不能化するために、さらにリードスルーオプ
ションを不能化するために取って置かれる。
ＲＯＭ可能化ビットはこのレジスタに含まれており、そ
れは命令キャッシュおよびデータキャッシュ使用のため
の異なる機能（“ＨＯＭＥ”ビット）を有する。
このビットがセットされる場合の命令キャッシュ使用で
、ＩＣＵはＲＯＭアクセスに応答しかつそれらをキャッ
シュする。それが０である場合、ＲＯＭアクセスは無視
される。
データキャッシュ使用でこのビットがセットされる場合
、このビットがセットされる場合、データキャッシュは
命令メモリアクセスのために可能化される（データとし
て）。ＯＰＴ入力が命令メモリアクセスを示す場合、Ｉ
ＣＵはそれをキャッシュ不能トランザクションとして取
扱う。特定されたアドレスはメモリバス上で読出され、
それをキャッシュにロードすることなしプロセッサへと
転送される。ＨＯＭＥビットが０である場合、ＩＣＵは
この型のトランザクションを無視する。
さらなるフィールドが以下のために設けられる。
すなわち、単一アクセスのために先取りオプションを可
能化し、アドレスラップアラウンドオプションを不能化
し、単一アクセスミスの場合にＩＣＵ動作を制御し、バ
ーストモード読出要求がプロセッサにより終端される場
合にＩＣＵ動作を制御し、バーストアクセスのために先
取りオプションを可能化し、かつサブブロックサイズ（
Ｓ　Ｂ　Ｓ）を選択するために、設けられる。
キャッシュ再ロード動作の制御においてサブブロックサ
イズが使用されることが理解されるべきである。単一キ
ャッシュミスに対しキャッシュへ再ロードされるべきワ
ードの数は、規定されたサブブロックサイズと、アクセ
スミスに対しＩＣＵ動作を制御するフィールドにストア
される情報（たとえば、サブブロック境界上の開始およ
び停止のような制御情報）とにより規定される。ＳＢＳ
フィールドはまた、バースト終了制御の際に、バースト
モード制御情報とともに使用される。ＩＣＵの固有のブ
ロックサイズは４ワードであり、１個のタグが４個のデ
ータワードと関連する。サブブロックサイズは１ワード
か、２ワードか、または４ワードのいずれかである。
なおさらに、モッドａレジスタは、メモリバスアドレス
転送の拡張を制御するためと、書込割当てオプションが
オンであるかどうかを示すためと、かつ広範囲に書込ポ
リシーオプションを選択するためのフィールドを含んで
いる。
この発明の好ましい実施例によれば、書込ポリシーは、
フレキシブル、ライトスルーまたはコピーパックである
。
ライトスルーポリシーが選択される場合、ＩＣＵへのす
べてのプロセッサ書込みはまたメモリに書込まれる。コ
ピーパックが選択される場合、すべてのプロセッサ書込
ヒツトとキャッシュと修正されたビットセットに書込ま
れる。ブロックは、ブロックが置換される場合にのみメ
モリへコピーパックされる。フレキシブルなポリシーが
選択される場合、ライトスルー動作またはコピーパック
動作がアクセス基準によりアクセスの場合に選択され得
る。アクセスのための書込ポリシーはまた、ＡＳＴＣ入
力と、ブロックステータスにより共有される情報と、モ
ッドｂレジスタ（後で説明される）の書込みが共有され
たヒツト制御フィールドおよびプロセッサステータスビ
ット制御フィールドとにより影響を及ぼされる。
モッドａレジスタもまた、ブロック置換ポリシーを選択
するために使用されるフィールドを含んでいる。その選
択は直接マツピングされる編成のためには使用されない
。両方向セット連想編成においては、ブロックの１個が
有効でない場合、それは新たなブロックに対し選択され
る。置換ポリシーオプションは、この発明の好ましい実
施例によれば、最も古くに使用された（ＬＡＲ）か、ラ
ンダムか、または外部である。
ＬＲＵポリシーが選択される場合、ＬＲＵアレイは置換
されるべきブロックの選択のために使用される。ＬＲＵ
アレイは各キャッシュアクセスの場合に更新される。１
ビットが各セットと関連する。それは、成るセットにお
ける２個のブロックから最も古くに使用されたブロック
を指摘する。
ランダムなポリシーが選択される場合、擬似ランダム論
理が置換されるべきブロックを選択する。
その論理は、クロックサイクルごとに状態を変える簡単
なフリップフロップであり、すべてのセットのために使
用される。
外部ポリシーが選択される場合、ＷＲＥＰ入力はプロセ
ッサアドレスでラッチされる。ラッチされた値は置換さ
れたブロック選択を強制する。このオプションはキャッ
シュテストおよびマルチレベルキャッシュ編成のために
使用され得る。
最後に、モッドａレジスタは、キャッシュ編成（両方向
セット連想または直接マツピングされた）を選択するた
めの、命令キャッシュまたはデータキャッシュとしてキ
ャッシュ動作を選択するための、パリティ発生を制御し
かつオプションおよびメモリビット可能化情報を検査し
、メモリアクセスの場合のアドレス比較のためにチップ
選択マツピングレジスタにおける対応するＭＡビットを
可能化するためのフィールドを含んでいる。
モッドｂレジスタは特殊レジスタ７である。それは種々
のＩＣＵオプションの選択のために使用される。モッド
ｂレジスタの１個のフィールドはマルチプロセッサ編成
と関連する。マルチプロセッサ編成とこのフィールドの
使用の詳細な説明が後で述べられる。
モッドｂレジスタはまた、プロセッサバス上の入力／出
力データアクセスのためにＩＣｕｔ−制御するためのビ
ット（それは命令キャッシュ使用の際には無視される）
と、ＩＣＵレジスタを読出すモードを特定するビットと
、プロセッサバス上でのキャッシュ命令転送用プロセッ
サを特定するビットと、適切なＩＣＵ動作のために成る
ワード内でバイトおよびハーフワード順序づけを制御す
るビットとを含む。
モッドｂレジスタにおけるマルチプロセッサに向けられ
た情報は以下のものを含む。すなわち、キャッシュイン
ターロックされた可能化ビットと、読出バスウォッチ可
能化ビットと、書込バスウォッチ可能化と、別なマスク
により読出されるメモリバス上での一致の場合にＩＣＵ
の動作を制御するフィールドと、別なマスクによりメモ
リバス書込動作のために一致の場合に動作を制御するフ
ィールドと、書込割当てでコピーパック書込ミスのため
にＩＣＵのメモリバス動作を制御する書込ミスメモリア
クセス制御と、共有されたブロックに対し書込ヒツトの
場合の動作を制御するフィールドと、セットされる場合
にすべてのプロセッサアクセスに対しブロックステータ
ス共有ビットが修正されることを引き起こすプロセッサ
共有ビット１、す御と、外部制御により共有されたブロ
ックステータスの指定を制御する外部共有ビット制御を
含む。外部共有制御で、メモリバス読出および／または
書込アクセスのために★ＨＩＴシグナルが入力として使
用される。それが断定される場合、データはまた他のキ
ャッシュにも存在し、ブロックは共有されたステータス
が割当てられる。★ＨＩＴ入力が断定される場合、変数
はいずれのキャッシュにも存在せず、ブロックは排他的
ステータスに割当てられる。この特徴の詳細な説明は、
ＩＣＵマルチプロセッサ支持に対する言及とともに後で
明らかにされる。
ＩＣＵ命令セットへの転換。
ＩＣＵの好ましい実施例は２０個のプロセッサバスキャ
ッシュ命令と９個のメモリバスキャッシュ命令とを実現
する。このプロセッサバス命令は、特殊レジスタアクセ
スのためにかつ特殊キャッシュ動作要求のためにプロセ
ッサにより出される。
メモリバス命令は、特殊キャッシュ動作要求のためにメ
モリバス上で特殊論理により出される。このセクション
は、異なる命令転送プロトコルの具体例を明らかにし、
かつ典型的なプロセッサバス命令およびメモリバス命令
セットの具体例を詳細に述べる。
プロセッサバスキャッシュ命令およびオペランドは、プ
ロセッサバストランザクションの特殊なシーケンスによ
りプロセッサからＩＣＵへ転送される。この命令は、す
べての所要のオペランドがＩＣＵへ転送されるときはい
つでも実行される。
いつかのプロセッサバスキャッシュ命令は動作の４つの
任意の範囲を有する。命令範囲は、キャッシュ命令によ
り影響を及ぼされるＩＣＵの数を特定する。この範囲は
、命令表において（Ｓ）により示される。（ｓ）表示の
ない命令は１個の特殊ＩＣＵにおいてのみ動作し得る。
命令スコープは次のように示される。
特定された　ＯＰコード２ （ｓ）　　　　上位ビット　　意　味 ０　　　　００　　１個の特殊ＩＣＵが影響を受ける Ｉ　　　　　　０１　　　　全ての命令キャッシュが影
響を受ける Ｄ　　　　　　１０　　　　全てのデータキャッシュが
影響を受ける Ａ　　　　　　１１　　　　全てのキャッシュが影響を
受ける この柔軟性は、システムの設計者が、適当なキャッシュ
において所望のアドレスへ動作するキャッシュ命令を出
すことを可能にする。多数ＩＣＵ環境においては、すべ
てのキャッシュを同時に動作する１個の命令を出すこと
がより有効である。
たとえば、（ｓ）−Ａ　（ＩＮＶＢＡ）である無効ブロ
ック命令は、並列状態にあるすべてのＩＣＵにおける特
定されたブロック（この場合ブロックは有効である）を
無効にする。
大半の命令は２サイクルのうちに実行される。
しかしながら、後で示されるように例外か存在し得る。
プロセッサバスキャッシュ命令実行の間、ＩＣＵは他の
プロセッサトランザクションを受容し得る（新たな命令
転送を含む）か、大半の場合（命令記述の際に別なよう
に特定されない限り）、それらはプロセッサバスキャッ
シュ命令完了の後のみに処理される。メモリバストラン
ザクションは、プロセッサバスキャッシュ命令実行の間
に処理される。しかしながら、それらは命令実行とは同
期化されないので、ＩＣＵ動作はキャッシュの現在の状
態を反映する。
すべてのプロセッサバスキャッシュ命令は特権を与えら
れる。ＳＵＰ／★ＵＳ人力がＬＯＷである場合、プロセ
ッサバスキャッシュ命令アクセスが実施されるときには
、それは無視され、★ＣＥＲＲは応答として断定される
。ステータスレジスタは適切な命令のためにステータス
情報で更新される。例外の場合、例外アドレスレジスタ
およびステータスレジスタが例外情報で更新される。
キャッシュ命令実行の間は、ＩＣＵとプロセッサの間の
通信に対しいくつかのオプションが存在する。プロトコ
ルは、モッドｂレジスタの命令転送プロトコル制御（Ｉ
ＴＰＣ）ビットおよび読出レジスタ制御（ＲＲＣ）ビッ
トばかりでなくキャッシュ命令のタイプおよび範囲に従
って規定される。すべての命令は、読出レジスタを除い
て、書込動作を使用することにより転送される。読出レ
ジスタ命令は、モッドｂレジスタの呼出レジスタ制御ビ
ットにより規定されるように読出または書込動作を利用
することにより転送される。これらのオプションの説明
が、後で明らかにされる読出レジスタ命令説明において
見い出され得る。
各命令の第１の部分は、プロセッサバスキャッシュ命令
要求の検出である。プロセッサバスキャッシュ命令要求
が読出プロセッサバスアクセスかまたは書込プロセッサ
バスアクセスのいずれかになり得る。それは次の２つの
場合においてＩＣＵにより検出される。１）★Ｃ３ＥＬ
が断定されかつ可能化される場合、または、２）アドレ
ス入力およびＣＲＥＱＴＯがチップ選択マツピンダレジ
スタにおけるキャッシュ命令アドレスフィールドおよび
キャッシュ命令アドレス空間フィールドと一致する場合
である。
命令実行にオペランドが必要とされない場合、転送は１
サイクルのうちに完了される。この場合、キャッシュバ
ス上の値は不適切であり、命令実行は直ちに始まる。
オペランドが必要とされる場合、ＩＣＵにより支持され
る２個の任意の転送プロトコルが存在する。プロトコル
は、モッドｂレジスタの命令転送プロトコル制御ビット
に従って選択される。
ＩＴＰＣが１である場合、キャッシュバスはオペランド
転送のために使用される。プロセッサは通常の書込動作
を利用し、プロセッサアドレスおよびデータバスは両方
が使用される。ＩＣＵはキャッシュバスからのオペラン
ド値をラッチする。
命令キャッシュとして使用されるＩＣＵに対し、ＩＣＵ
データバスからキャッシュバスヘデータを転送するため
に外部トランシーバが必要とされる。
このオプションは、データキャッシュとして使用される
ＩＣＵに対する当然の選択である。外部トランシーバを
費やすことにおいて命令キャッシュとして使用されるＩ
ＣＵに対してはより有効なプロトコルがまた達成される
。
ＩＴＰＣがＯである場合、キャッシュバスは使用されな
い。オペランドはプロセッサアドレスバスで転送される
。命令およびオペランド転送のためには特殊な２サイク
ルプロトコルが必要とされる。有効な命令がラッチされ
た缶で、ＩＣＵがプロセッサバス上の特殊なデータトラ
ンザクションを予期する。ＣＲＥＱＴ入力はメモリデー
タトランザクションを特定すべきであり、オプション入
力はキャッシュオペランド転送を特定すべきであり、さ
らに、アドレスバスはオペランドを含む。
こｐ特殊な書込トランザクションはＩＣＵとラッチされ
たアドレスバス上のオペランドにより検出される。上記
トランザクションはプロセッサバスに接続されるすべて
の他の要素により無視されるべきであることに注目され
たい。このオプションは′他のものほど有効ではないが
、命令キャッシュとして使用されるＩＣＵのためにトラ
ンシーバを必要しない。
両方のオプションは、データキャッシュまたは命令キャ
ッシュとして使用されるＩＣＵのために独立して選択さ
れ得る。しかしながら、システムプログラミングの観点
から、同様の方法で両方のキャッシュにアクセスするこ
とが望ましいかもしれない。この場合、両方のキャッシ
ュが同一プロトコルに応答するようにプログラムされ得
る。
カウントオペランドが命令実行のために必要とされる場
合、命令実行が始まる前にそれをカウントレジスに書込
むために書込レジスタ命令が実行されるべきである。命
令は、命令およびすべての所要のオペランドが有効であ
るときはいっでも、ＩＣＵにより実行される。
キャッシュ命令転送プロトコルの間、プロセッサ中断が
生じ得る。ＩＣＵの好ましい実施例はそのような場合か
ら回復するための論理を含んでいる。命令レジスタと、
オペランドレジスタと、カウントレジスタとは、それに
影響を及ぼすことなしに、書込レジスタ命令を用いてそ
れらの内容を保管するために読出され得る。命令有効ビ
ット、オペランド有効ビット、およびカウント有効ビッ
トは対応するレジスタの妥当性を示す。保管および復元
動作は、命令転送プロ］・コルが中断の点から続くこと
を可能にする。
ニモニックと、記述と、目的の簡単な説明に関連する、
この発明の一実施例において有用であるとわかっている
１組のプロセッサバスキャッシュ命令が、すぐ後で表に
して明らかにされる。
ニモニック　　　記　述 ＮＯＰ　　　　　　動作なし ＩＮＶＷ（ｓ）　　ワードを無効にせよＩ　ＮＶＢ　（
ｓ）　　ブロックを無効にせよＩＮＶＭ（ｓ）　　複数
を無効にせよ ＩＮＶＡ　（ｓ）　　全てを無効にせよＳＷＭ（ｓ）　
　　修正された場合はワードを送れＳＢＭ（ｓ）　　　
修正された場合はブロックを送れ ＵＰＭＩ　　（ｓ）　　メモリを更新しかつ無効にせよ
ＵＰＩＭ（ｓ）　　メモリを更新しかつ複数を無効にせ
よ ＬＣＫ　（ｓ）　　　　ブロックをロックせよＵＬＣＫ
　（ｓ）　　ブロックをロック解除せよＲＢＳＴ　（Ｓ
）　　ブロックステータスを読出せＷＢＳＴ　（ｓ）　
　ブロックステ−タを書込めＳＷＨヒツトされた場合は
ワードを送 れ ＲＴＡＧ　　　　　タグを読出せ ＷＴＡＧ　　　　　タグを書込め ＰＲＬＤ　　　　　キャッシュをプリロードせよＲＳＴ
　　　　　　　リセットせよ ＲＤＲ（ｉ）　　　　レジスタを読出せＷＲＲ（ｉ）　
　　レジスタを書込め 命令ニモニックにおける（Ｓ）記号はここで先に規定さ
れたような命令スコープを示し、ＲＤＲ命令およびＷＲ
Ｒ命令における（ｉ）シンボルは、ｏｐコードの３個の
下位ビットにより特定されるレジスタ番号を示すことが
注目されるべきである。
特殊なオペランド（ここでは論じられないけれども）は
命令要件に従って特定されるこさがまた注目されるべき
である。１を越えるオペランドが特定される場合、ＷＲ
Ｒ命令が第２の特定されたオペランドをロードするため
に必要とされる。
機能レベルにおいては、命令の実行は次の動作を生じる
。
動作なしくＮ０Ｐ）−この命令に対しＩＣＵにより動作
は実行されない。
ワードを無効にせよ（ＩＮＶＷＯ，ＩＮＶＷＩ。
ＩＮＶＷＤ、ＩＮＶＷＡ）（異なる範囲に注目されたい
）−アドレスオペランドにより特定されるワードは無効
にされる（対応する有効なビットはリセットされる）。
ブロックを無効にせよ（ＩＮＶＢ○、ＩＮＶＢｌ、ＩＮ
ＶＢＤ、ＩＮＶＢＡ）−アドレスオペランドにより特定
される４ワードブロツクは無効にされる（すべての対応
する有効なビットはリセットされる）。
多数を無効にせよ（ＩＮＶＭＯ，ＩＮＶＭＩ。
ＩＮＶＭＤ、ＩＮＶＭＡ）−多数のシーケンシャルな４
ワードブロツクがＩＣＵにより無効される。
すべての単一動作はＩＮＶＢ命令に類似する。その命令
は多数サイクルのうちに実行される（初期化のための２
サイクル＋４ワードブロツクあたりの１サイクル）。こ
の命令で、カウントレジスタは有効なカウントを含まな
ければならない。カウントレジスタは書込レジスタ命令
を用いることによりロードされる。カウント有効ビット
は、命令実行の後、セットされたままである。正しい実
行を保証するために、カウントレジスタは、ＩＮＶＭ命
令が必要とされる前にロードされるべきであるか、また
は先の動作からの正しい値を含むべきである。この命令
は、ページフレームを無効にするために使用され得る。
カウントレジスタは成るページにおいて４ワードブロツ
クの数を含むべきである（１６により除算されるバイト
で数えたページサイズ）。
すべてを無効にせよ（ＩＮＶＡＯ，ＩＮＶＡＩ。
ＩＮＶＡＤ、ＩＮＶＡＡ）−この命令はキャッシュにお
いてすべてのワードを無効にする。すべての有効なビッ
トはリセットされる。
修正された場合はワードを送れ（ＳＷＭＯ，ＳＷＭＩ、
ＳＷＭＤ、ＳＷＭＡ）−アドレスオペランドにより特定
されるワードがキャッシュに存在しかつブロックに対す
る修正されたビットがセットされる場合、それはメモリ
において対応するアドレスに書込まれる。
修正された場合はブロックを送れ（ＳＢＭＯ。
ＳＢＭＩ、ＳＢＭＤ、ＳＢＭＡ）−アドレスオペランド
により特定される４ワードブロツクが修正される場合は
、すべての有効なワードはメモリにおいて対応するアド
レスに書込まれる。
メモリを更新しかつ無効にせよ（ＵＰＭＩＯ。
ＵＰＭＩ　Ｉ、ＵＰＭＩＤ、ＵＰＭＩＡ）−アドレスオ
ペランドにより特定される４ワードブロツクが修正され
る場合は、すべての有効なワードはメモリにおいて対応
するアドレスに書込まれる。次に、すべての有効なビッ
トはリセットされる。書込動作は、メモリバスがＩＣＵ
に認められた後、バーストモードまたはシングルメモリ
バス書込アクセス（有効なワードの数に依存して）を用
いることにより実施される。
メモリを更新しかつ多数を無効にせよ（ＵＰＩＭＯ，Ｕ
Ｐ　ＩＭＡ、ＵＰ　ＩＭＤ、ＵＰ　ＩＭＡ）−多数のシ
ーケンシャルな、メモリ更新かつ無効動作がＩＣＵによ
り実行される。すべての単一動作は、メモリ更新かつ無
効命令に類似する。その命令は複数サイクルのうちに実
行される（初期化ための２サイクルに、１サイクルと４
ワードブロツクあたりの任意のメモリバス４ワード書込
アクセスを加える）。この命令で、カウントレジスタは
有効なカウントを含まなければならない。カウントレジ
スタはＷＲＲ命令を用いることによりロードされる。カ
ウント有効ビットは、命令実行の後、セットされたまま
である。正しい実行を保証するために、カウントレジス
タは、ＵＰ　ＩＭ命令が要求される前にロードされるべ
きであるか、または先の動作からの正しい値を含むべき
である。この命令は、メモリを更新しかつページフレー
ムを無効にするために使用され得る。カウントレジスタ
は成るページにおいてブロックの数を含むべきである（
１６により除算されるバイトで数えたベージサイズ）。
ブロックをロックせよ（ＬＣＫＯ，ＬＣＫＩ。
ＬＣＫＤ、ＬＣＫＡ）−アドレスオペランドにより特定
される４ワードブロツク（またはそれの−部）がキャッ
シュに存在する場合、対応するブロックステータスロッ
クビットがセットされる。
ブロックをロック解除せよ（ＵＬＣＫＯ，ＵＬＣＫＩ、
ＵＬＣＫＤ、ＵＬＣＫＡ）−アドレスオペランドにより
特定される４ワードブロツク（またはその一部）がキャ
ッシュに存在する場合、対応するブロックステータスロ
ックピットがリセットされる）。
ブロックステータスを読出せ（ＲＢＳＴＯ，ＲＢＳＴＩ
、ＲＢＳＴＤ、ＲＢＳＴＡ）−特定されたワードアドレ
スはキャッシュにおける存在を検査され、かつステータ
スレジスタはそれに従って更新される。
ブロックステータスを書込め（ＷＢＳＴＯ，ＷＢＳＴＩ
、ＷＢＳＴＤ、ＷＢＳＴＡ）−特定すしたワードアドレ
スを含むブロックはキャッシュにおける存在を検査され
る。キャッシュにブロックが存在すれば、ステータスレ
ジスタにおけるビットの値に基づいてブロックステータ
スビットは更新される。
ヒツトされた場合はワードを送れ（ＳＷＨ）−アドレス
オペランドにより特定されるワードがキャッシュに存在
する場合、それはメモリにおいて対応するアドレスに書
込まれる。
タグを読出せ（ＲＴＡＧ）−この命令はキャッシュにお
ける特殊タグを読出すために使用される。
タグを書込め（ＷＤＡＧ）−この命令はキャッシュにお
いて特殊タグを書込むために使用される。
プリロードせよ（ＰＲＬＤ）−プリロードは、特殊デー
タ変数または命令を、それらが必要とされる前にキャッ
シュにロードするために実施され得る特殊動作である。
その動作はソフトウェア制御の下で行なわれる。所要の
変数または命令のアドレスはユーザにより供給される。
プリロード動作は簡単な先取り動作とは異なることに注
目されたい。先取りは通常はハードウェア制御の下で行
なわれ、先取りされたアドレスは最初のメモリ要求に対
しアドレスのすぐ近辺に存在する。
最も価値のある命令また仲データ変数を予言するために
、プログラムのユーザおよびコンパイラ知識が使用され
るべきである。適当なアドレスは、プログラム実行が開
始される前に、命令およびデータキャッシュへプリロー
ドされる。その動作は、プロセッサ干渉なしにキャッシ
ュ制御の下で行なわれ得る。これは、キャッシュのより
良い利用とより高い相対的性能とを可能にする。
それ自体に新規であるプリロード動作は、組入れられた
ＲＩＳＣ／ＳＩＰアーキテクチャに関連して説明される
。それは他のキャッシュシステムにおいても同様に使用
され得る。
その命令は、プロセッサにより、ｏｐコードとオペラン
ドとを適当なキャッシュユニットへ転送することにより
初期化される。２個のオペランド、すなわちアドレスオ
ペランドとカウントオペランドとが必要とされる。多数
のシーケンシャルなワードが、ＩＣＵ制御の下でメモリ
バス読出バーストトランザクションを用いてキャッシュ
にロードされる。アドレスオペランドは開始ワードアド
レスを特定する。カウントレジスタは４ワードブロツク
の数を特定する。最も高い可能なアドレスに達した場合
、ラップアラウンドが実施される。
命令は多数サイクルのうちに実行される（初期化のため
の２サイクルにワードあたりの１メモリバスバースト読
出アクセスを加える）。この命令に対し、カウントレジ
スタもまた有効なカウントを含まなければならない。プ
リロード命令は種々の方法において使用され得る。２個
の基本オプションは次のとおりである。
プリロード命令を使用する簡単な方法は、特殊なキャッ
シュ構成を必要とせず、かつどのようなキャッシュシス
テムとでも使用され得る。この方法において、プリロー
ド命令は、プログラム実行前にソフトウェア制御の下で
出される。その命令は文脈切換手順の一部として出され
得る。キャッシュはプリロードされるので、コールドス
タート効果は最小限にされる。この方法の主な不利な点
は、プリロード動作がプロセッサにより必要とされる他
のキャッシュ動作とインターフェイスし得ることである
。
より複雑なキャッシュ構成が上述の制限を克服し得る。
この構成（切換可能キャッシュと呼ばれる）は、各プロ
セッサあたり１を越えるキャッシュとキャッシュ間で切
換わる方法とを必要とする。
切換可能キャッシュ構成は、同一アドレス空間上の多数
キャッシュの動作を可能にする。２個またはそれ以上の
キャッシュが並列に配置されれば、プロセッサメモリア
クセス応答のためには１個のキャッシュしか可能化され
ない。他の単数または複数キャッシュは、次のプログラ
ム（または手順）のために必要とされる変数または命令
をプリロードするためにプログラムされ得る。次のプロ
グラム開始の実行の前に、適当なキャッシュ（プリロー
ドされたデータを含む）が可能化され、他のキャッシュ
は不能化される。
この機構の実現はＩＣＵにより十分に支持される。すべ
ての必要な支持はシングルチップ上で実現される。個別
のＩＣＵは、モードレジスタをプログラムすることによ
り不能化または可能化され得る。プリロード命令は、こ
の機構が支持されるように実現される。特に、ＩＣＵは
、それが通常のキャッシュ動作のために不能化されると
しても、プリロード命令を実施し得る。２個またはそれ
以上のＩＣＵが並列に配置可能であり、通常のキャッシ
ュ動作のためには一方しか可能化され得ないが、他方は
プリロード動作を実施する（グルー（ｇ　１　ｕ　ｅ）
論理は必要とされない）。
この構成は、プリロード動作が現在のプログラム実行に
対し最小の影響力で実施されるので、この構成はかなり
の性能の利点を有し得る。
リセット　（ＲＳ　Ｔ）−リセット命令は、★ＲＥＳＥ
Ｔ入力を断定することにより実施されるのと同一機能を
実施する。ＲＳＴ命令はそれが容認されるとすぐに実行
される。多数命令（ＩＮＶＭ。
ＵＰＩＭ、ＰＲＡＤ）実行が集結される。
レジスタを読出せ（ＲＤＲ）−レジスタを読出せの命令
は、ＩＣＵの特殊レジスタを読出すために使用される。
特殊レジスタ番号はｏｐコードにより特定される。ＩＣ
Ｕは、モードレジスタにおける続出レジスタ制御（ＲＲ
Ｃ）ビットの状態に依存してこの命令に対し異なる方法
で応答する。
ＲＲＣが１である場合、アドレスバス上の命令を有する
読出トランザクションはその命令を初期化する。ＲＲＣ
が０である場合、メインメモリはレジスタを読出すため
に使用される。
レジスタを書込め（ＷＲＲ）−書込レジスタ命令はＩＣ
Ｕの特殊レジスタを書込むために使用される。特殊レジ
スタ番号はｏｐコードにより特定される。データは、命
令オペランドとして特定される。ＷＲＲ命令はそれが容
認されるとすぐに実行される。有効な命令およびオペラ
ンドが命令およびオペランドレジスタに存在する場合、
それはそれらの内容に影響を及ぼすことなしに実行され
る。この特徴は、ＩＣＵレジスタを復元するために使用
され得る。
先に示されるように、メモリバスキャッシュ命令はメモ
リバス上の特殊論理により出される。この論理は命令を
適当なＩＣＵに向けることを可能にすべきである。それ
らの入力の際に有効な命令を認識するシステムにおける
すべてのＩＣＵがそれを実行する。メモリバス上にはプ
ロセッサバス命令範囲と特権を与えられた命令に対し同
等の概念が存在しない。
すべてのメモリバスキャッシュ命令は、それがバススレ
ーブである場合、１個のキャッシュ命令転送メモリバス
トランザクションによりＩＣＵへ転送され得る。ブロッ
クステータスを書込めの命令はまた、ＩＣＵがバスマス
クである場合、★■ＳＩ入力を断定することにより転送
され得る。その命令は、所要のキャッシュ資源が利用可
能であるときはいっでも、命令およびオペランドが容認
された後で実行される。すべての命令は２サイクルのう
ちに内部で実行される。命令実行のためにメモリバス動
作が必要とされる場合、バス動作のだめのサイクルの数
が加算されるべきである。
メモリバスキャッシュ命令は、プロセッサバス上の他の
ＩＣＵ動作とは無関係に実行される（プロセッサバスキ
ャッシュ命令を含む）。メモリバス命令とキャッシュバ
ス動作がそれらが受取られる順序に従って実行される。
メモリバス命令の結果はキャッシュの現在の状態を反映
する。メモリバスキャッシュ命令が多数プロセッサバス
キャッシュ命令の実行の間容認される場合、それは多数
命令実行に影響を及ぼすことなしに実行される。
すべてのメモリバスキャッシュ命令は、キャッシュにワ
ードを書込めを除いて、類似する呼名を有する同等のプ
ロセッサバスキャッシュ命令を有する。これらの命令は
内部キャッシュに類似する効果を及ぼすが、プロセッサ
バスおよびメモリバス動作は異なっている。
すべてのメモリバスキャッシュ命令は、１個のキャッシ
ュ命令転送メモリパストランザクションを利用して転送
される。ＩＣＵがバスマスタではない場合、★ＶＳＩの
断定はメモリバス上のキャッシュ命令トランザクション
を引き起こす。トランザクションの最初のサイクルの間
、ＭＲＷ信号と、ＭＲＥＱＴ信号と、ＢＳＴＣ信号と、
アドレスとがラッチされる。ＭＲＷ信号およびＭＲＥＱ
Ｔ信号は命令を特定する。ＢＳＴＣ信号は適切な命令に
対しブロックステータスを特定する。アドレスは適切な
命令に対するアドレスオペランドとして使用される。命
令がデータオペランドを必要とする場合、データは第２
のサイクルの間ラッチされる。
ＩＣＵがバスマスタであり、かつそれが再ロード動作の
ために続出要求を出す場合、★ＶＳＩ入力は特殊機能を
有する。トランザクションが完了される前にそれが断定
される（最後の★ＭＲＤＹは容認されていない）場合、
ＢＳＴＣ信号がラッチされ、さらにブロックステータス
を書込めの命令が実行される。アドレスオペランドは、
再ロード動作のためにＩＣＵにより転送されたアドレス
に対応するブロックアドレスである。
ニモニックと、記述と、短い目的の説明でこの発明の一
実施例において有用であるとわかっている１組のメモリ
バスキャッシュ命令が、すぐ後で表にして明らかにされ
る。
ＭＲＷ　ＭＲＥＱＴ　　ニモニック　記　述００　００
　　ＮＯＰ　　　　動作なし００　０１　　ＳＷＨヒツ
トされた場合はワードを送れ ００　１０　　ＳＷＭ　　　　修正された場合はワード
を送れ ００　１１　　ＳＢＭ　　　　修正された場合はブロッ
クを送れ ０１　００　１ＮＶＷ　　　ワードを無効にせよ０１　
０１　１ＮＶＢ　　　ブロックを無効にせよ０１　１０
　　ＷＢＳＴ　　　ブロックステータスを書込め ０１　１１　　ＷＲＲレジスタを書込め１０　００　　
ＵＰＭＩ　　　メモリを更新しかつ無効にせよ １０　０１　　ＲＢＳＴ　　　ブロックステータスを読
出せ １０　１０　　ＲＤＲレジスタを読出せ１１　００　　
ＷＲＷ　　　　キャッシュにワードを書込め 命令コードは、ＭＲＷＯが他のメモリバス動作と一致す
るように配置されることが注目されるべきである。ＭＲ
ＷＯＬＯＷに対し、方向はＩＣＵからメモリバスに向か
い、ＭＲＷＯＨＩＧＨに対しては、方向はメモリバスか
らＩＣＵへ向かう。
機能レベルでは、命令の実行の結果法の動作が生じる。
動作なしくＮ０Ｐ）−二の命令はＩＣＵｌ、１ｍ影響を
及ぼさない。メモリバスキャッシュ命令トランザクショ
ンプロトコルはいずれの命令に関してでも実施される。
ヒツトされた場合はワードを送れ（ＳＷＨ）　−アドレ
スオペランドにより特定されるワードがキャッシュに存
在する場合、★ＨＩＴ信号は断定される。ワードはメモ
リアドレスバス上でドライブされ、ブロックステータス
が共有されかつ修正されたビットはＢＳＴＣ信号でドラ
イブされ、さらに、★ＭＲＤＹは断定される。
修正された場合はワードを送れ（ＳＷＭ）−アドレスオ
ペランドにより特定されたワードがキャッシュに存在し
、かつブロックに対する修正されたビットがセットされ
る場合、★ＨＩＴ信号および★ＭＲＤＹ信号は断定され
、ブロックステータスが共有されかつ修正されたビット
はＢＳＴＣ信号でドライブされる。次に、ワードはメモ
リにおいて対応するアドレスに書込まれる。
修正された場合はブロックを送れ（ＳＢＭ）−アドレス
オペランドにより特定される４ワードブロツクが修正さ
れる場合は、★ＨＩＴ信号および★ＭＲＤＹ信号が断定
され、さらに、ブロックステータスが共有されかつ修正
されたビットはＢＳＴＣ信号で駆動される。次に、すべ
ての有効なワードがメモリにおいて対応するアドレスに
書込まれる。
ワードを無効にせよ（ＩＮＶＷ）−アドレスオペランド
により特定されるワードは無効にされる（対応する有効
なビットはリセットされる）。★ＨＩＴ信号はヒツトま
たはミス条件に従ってドライブされ、★ＭＲＤＹは命令
実行が完了された後で断定される。
ブロックを無効にせよ（Ｉ　ＮＶＢ）−アドレスオペラ
ンドにより特定された４ワードブロツクは無効にされる
（すべての対応する有効なビットはリセットされる）。
★ＨＩＴ信号はヒツトまたはミス条件に従ってドライブ
され、★ＭＲＤＹは命令実行が完了された後で立上げら
れる。
ブロックステータスを書込め（ＷＢＳＴ）−この命令は
、ＩＣＵがバススレーブであるかまたはバスマスタであ
るいずかの場合に実行され得る。
ＩＣＵがスレーブである場合は、アドレスオペランドは
メモリバストランザクションにより特定される。この場
合特定された共有アドレスを含むブロックはキャッシュ
における存在をチエツクされる。ブロックが存在する場
合は、★ＨＩＴ信号および★ＭＲＤＹ信号は断定され、
さらにブロックステータスビットはＢＳＴＣ信号からコ
ピーされる。ブロックがキャッシュに存在しない場合は
、★ＨＩＴ信号は断定が解除され、★ＭＲＤＹ信号は断
定にされる。ステータスレジスタのヒツトおよび有効ビ
ットはリセットされる。
ＥＣＵがバスマスクであり、かつそれが再ロード動作の
ために読出要求を出す場合、★ｖＩＳ入力は特殊機能を
有する。それがトランザクションが完了される（最後の
★ＭＲＤＹが容認されていない）前に断定される場合、
ＢＳＴＣ信号はラッチされ、書込ブロックステータス命
令は実行される。アドレスオペランドは、再ロード動作
のためにＩＣＵにより転送されたアドレスである。この
場合、特定されたワードアドレスを含むブロックは常に
キャッシュに存在する（それが再ロードされるので）。
このブロックのブロックステータスビットはＢＳＴＣ信
号からコピーされる。ステータスレジスタは影響を及ぼ
されない。
レジスタを書込め（ＷＲＲ）−レジスタを書込めの命令
は、ＩＣＱの特殊レジスタを書込むために使用される。
メモリを更新しかつ無効にせよ（ＵＰＭＩ）−アドレス
オペランドにより特定された４ワードブロツクが修正さ
れる場合、★ＨＩＴ信号および★Ｍ　ＲＤ　Ｙ信号は断
定され、さらにブロックステータスが共有されかつ修正
されたビットはＢＳＴＣ信号でドライブされる。次に、
すべての有効なワードはメモリにおいて対応するアドレ
スに書込まれ、次に、有効なビットはリセットされる。
ブロックステータスを読出せ（ＲＢ　Ｓ　Ｔ）−特定さ
れたワードアドレスはキャッシュにおける存在をチエツ
クされる。ブロックステータスビットはＢ’　Ｓ　Ｔ　
Ｃ信号でドライブされる。★ＨＩＴおよび★ＭＲＤＹは
またそれに従ってドライブされる。
レジスタを読出せ（ＲＤＲ）−レジスタを読出世の命令
は、ＩＣＵの特殊レジスタを読出すために使用される。
キャッシュにワードを書込め（ＷＲＷ）−アドレスオペ
ランドにより特定されたワードがキャッシュに存在する
場合、★ＨＩＴ信号は断定され、供給されたデータはキ
ャッシュに書込まれる。アドレスの２個の下位ビットは
無視される。アドレスサイクルは★ｖＳＩ入力によって
は特定されるが★ＭＡＳＴＤ信号によっては特定されな
いことに注目されたい。データは、アドレスサイクルの
後に続くサイクルの間メモリバス上の値により特定され
る。ワードがキャッシュに存在しない場合、★ＨＩＴ信
号は断定が解除され、ステータスレジスタのヒツトおよ
び有効ビットはリセットされる。
★ＭＲＤＹ信号は、ＩＣＵがメモリバスからのデータを
ラッチする場合に断定される。
この発明の好ましい実施例とともに使用するための適当
かつ有用な命令セットの説明を完了したので、新規のＩ
ＣＵにより支持されるデータフォーマットおよびデータ
操作機構の短い説明がここで述べられる。
先に示されたように、１ワードは３２ビットのデータと
して規定される。１ハーフワードは１６ビットからなる
。１バイトは８ビットからなる。
ＩＣＵは、ワードと、ハーフワードと、バイトアクセス
とに対する直接支持を有する。プロセッサバス上では、
アクセスの長さはＯＰＴ入力に従って決定される。アク
セスの長さは、単一データメモリアクセスの間のみ有効
である。すべての他のプロセッサバスアクセス（バース
トモードメモリアクセスを含む）においては、それは無
視され、かつワードの長さが仮定される。メモリバス上
では、アクセスの長さはＭＤＬＮ信号に従って決定され
る。
この発明の好ましい実施例に対するワード内のデータユ
ニットに対する番号付は協定は、ＲＩＳＣプロセッサを
説明している援用されている出願において述べられるＲ
ＩＳＣ／ＳＩＰ規定と一致している。ビットは右から左
へ増加する順序で番号付けされる。バイトおよびハーフ
ワードは、モッドｂレジスタのバイト順序ビットにより
制御されるように、右から左へまたは左から右へ順序づ
けされ得る。
ＩＣＵの好ましい実施例は、バイトと、ハーフワードと
、ワードアクセスとを十分に支持するのに必要なハード
ウェアを含んでいる。異なるデータタイプは、それらの
自然なアドレス境界上に整列されるべきである。それら
の自然な境界上にないアクセスは、エラーレジスタおよ
びステータスレジスタで報告されるが、アクセスはそれ
が正確に整列されたかのようにサービスされる（すなわ
ち、適当なアドレスビットは無視される）。
プロセッサバス上のメモリバイト読出動作で、整列ハー
ドウェアはワード内の下位の（右端の）場所へバイトを
シフトする。
プロセッサバス上のメモジノ１−フワード読出動作で、
整列ハードウェアはワード内の下位の（右端の）場所へ
ハーフワードをシフトする。
メモリ読出動作の際のミスの場合、ＩＣＵは再ロード動
作のためにメモリバス上のワードアクセスを利用する。
バイトおよびノ＼−フワードアクセスはキャッシュ不能
読出アクセスのために使用される。バイトまたはハーフ
ワードは、それらがプロセッサに送られる前に整列され
る。アクセスの長さがプロセッサバス（ＯＰＴ入力）か
らメモリバス（ＭＤＬＮ信号）へ転送される。
メモリ書込動作で、ＩＣＵは適当なキャッシュ場所にバ
イトおよびハーフワードを書込む。バイト書込みで、バ
イトはワード内の下位バイト場所からすべての他のバイ
ト場所へと複製される。適当なバイト書込可能化は、キ
ャッシュに正しいバイトを書込むために断定される。ハ
ーフワード書込みで、ハーフワードは下位のハーフワー
ドから上位のハーフワードを複製される。次に、それは
適当なバイト可能化を断定することによりキャッシュに
書込まれる。
ライトスルーおよびキャッシュ不能書込アクセスで、ア
クセスの長さはプロセッサバス（ＯＰＴ入力）からメモ
リバス（ＭＤ　Ｌ　Ｎ信号）へ伝送される。複製された
バイトまたはノーーフワードはメモリバス上に置かれる
。メモリ制御器はアドレスおよび長さをデコードし、か
つ正しい書込可能化信号を断定する。
ＩＣＵはバイトおよびハーフワードアクセスを支持する
けれども、ユーザはシステムがそれらを支持するかどう
かを決定し得ることが注目されるべきである。その決定
がワードアクセスのみを支持する場合には、ＯＰＴ入力
およびＭＤＬＮ入力は常にワードアクセスを特定すべき
である。
すぐ後に続く詳細な説明の一部は、プロセッサおよびメ
モリバス上のキャッシュアクセスの異なる場合に対する
ＩＣＵ動作を説明している。
プロセッサバスアクセスは、単一の、バイブライン化ア
クセスかまたはバーストモードアクセスのいずれかであ
る。
プロセッサバス上のすべてのアクセスはプロセッサによ
り開始される。ＩＩＣＵは、ここに先に引用により援用
された同時係属出願において規定されるような３個のア
クセスプロトコルを支持する。
単一アクセスは、単一データ読出および書込アクセスの
ためばかりでなく、特殊命令アクセスのためにも使用さ
れる。
バイブライン化アクセスはＩＣＵにより支持される。Ｉ
ＣＵはアドレスをラッチする（★ＰＥＮは外部論理によ
り駆動されるべきである）。プ。
セッサは、別なＩＣＵアクセスを始めるためにアドレス
バスを使用し得る。パイプライン化アクセスのアドレス
は、先のアクセスとのパイプラインにおいて、タグ比較
機能のためにＩＣＵにより使用される。キャツシュヒツ
トの場合、１次アクセスが完了した後で、完了すべきパ
イプライン化アクセスには１サイクルが必要とされる。
キャッシュミスの場合、メモリバスアクセスは１サイク
ル早く始まる。
バーストモードアクセスは、命令アクセスおよび多数デ
ータアクセスのために使用される。これらのアクセスに
おいて、第１のワードに対するアドレスは転送され、次
に、シーケンシャルなアドレスは次のワードに対し仮定
される。バーストモード読出および書込アクセスはＩＣ
Ｕにより十分に支持される。サイクルあたりの１ワード
の最大速度はキャツシュヒツトに対し達成される。
単一メモリ続出アクセスはデータキャッシュがらデータ
変数を読出すために使用される。（組入れられたＲＩＳ
Ｃプロセッサは、バーストモードプロトコルを用いてす
べての命令読出しを実施する。）アドレスは所要のワー
ドに対しキャッシュを探索するために使用される。ワー
ドが見い出される（ヒツトされる）場合、データはプロ
セッサへ転送され、★ＣＲＤＹ出力が断定される。整列
は、バイトおよびハーフワードアクセスに対し実施され
る。単一メモリ続出アクセスで、ＩＣＵは２サイクルの
うちに応答する。
所要のワードがキャッシュ（ミス）において見い出され
ない場合、ＩＣＵは予め定められたミス取扱い手順を開
始する。共有されたブロックステータスビットはミスご
とに更新される。また、そのセットと関連するＬＲＵビ
ットはアクセスごとに更新され、最も古くに使用された
ブロックを反映する。
バーストモードメモリ読出アクセスは、一連のシーケン
シャルなメモリ読出アクセスとしてＩＣＵにより取扱わ
れる。バーストモード読出アクセスの第１のサイクルに
おいて、第１のワードに対するアドレスはプロセッサに
より転送される。バーストモード読出アクセスはＩＣＵ
により検出される場合、それはアドレスをラッチし、★
ＣＢＡＣＫ信号を断定する。アドレスはバーストにおけ
るワードごとに比較され、自動的に増分される。
キャツシュヒツトの場合、ＩＣＵは２サイクル内にその
第１のワードとともに応答する。アドレスは、１サイク
ルあたり一度の最大速度で増分されかつ比較されること
が可能である。これは、キャッシュピットの場合に達成
されるべきワードあたりの１サイクルの速度を可能にす
る。ブロック境界横断の場合にもまた１サイクルアクセ
スが維持されることに注目されたい。
バーストモードアクセスの問いずれかの点でミスが見い
出された場合、予め定められたバーストミス取扱い手順
が開始される。
メモリバスバーストモードアクセスの間、次のワードア
ドレス（現在のワードアドレスに１を加える）はキャッ
シュにおいて検査される。メモリバスバーストモード動
作の間にヒツトが見い出される場合、メモリバスアクセ
スは終了され、データ転送はキャッシュから続く。ミス
およびヒツトの場合と一方から他方への転送等はプロセ
ッサに対して透明である（アクセス時間のみが影響を及
ぼされる）。
バーストモード読出アクセスは★ＢＲＥＱを断定を解除
することにより、時間のいずれかの点でプロセッサによ
り終了され得る。もう１個のワードが、組入れられたＲ
ＥＳＣプロセッサのバーストモードプロトコルに対し規
定されるようにサービスされる。
データ変数をキャッシュに書込むために、単一メモリ書
込アクセスが使用される。アドレスおよびデータはアク
セスの最初のサイクルにおいてＩＣＵによりラッチされ
、このサイクル（単一サイクル書込み）の間★ＣＲＤＹ
信号が断定される。
★ＣＲＤＹ信号はヒツトまたはミス条件とは無関係に断
定されることに注目されたい。
キャツシュヒツトの場合、データは第２サイクルのうち
にキャッシュに書込まれる。書込ポリシーは、ＡＳＴＣ
入力と、モッドａレジスタの書込ポリシーフィールドと
、モッドｂレジスタにおける書込みが共有されたヒツト
制御およびプロセッサが共有されたビット制御フィール
ドと、ブロックステータスが共有されたビットとに従っ
て決定される。３つの可能な書込ポリシー、すなわち排
他的ライトスルー、排他的コピーパックおよび共有され
たものが存在する。
排他的ライトスルー書込アクセスに対し、データはまた
メモリに書込まれる。書込バッファが可能化される場合
、データは書込バッファへ書込まれる。それが不能化さ
れる場合、書込バッファの説明を参照しながら後で説明
されるように、書込動作はバッファされない。両方の場
合において、先に実施されるべきである他のメモリバス
動作が存在しない場合、およびメモリバスが利用可能で
ある場合、メモリバスアクセスは開始される。
排他的コピーパック書込アクセスで、データはキャッシ
ュと修正されたビットセットにおいてのみ書込まれる。
データは、ブロックが置換される場合、メモリに書込ま
れる。
共有された書込アクセスの場合、ライトスルーまたはラ
イト同報通信アクセスか常にメモリバス上で実施される
。この場合、モッドａレジスタの書込ポリシーフィール
ドではなく、モッドｂレジスタの書込みが共有されたヒ
ツト制御フィールドはＩＣＵ動作を制御する。
キャッシュミスの場合、ＩＣＵ動作はモッドａレジスタ
の書込割当ビットに従って決定される。
書込側、当てが可能化される場合、ミスされたブロック
に対しキャッシュブロックが割当てられ、ミス手順が開
始される。ミス手順はメモリ続出ミス手順に類似する。
ミス手順が完了された後で、キャッシュ動作は書込ヒツ
トの場合に対し先に説明されたように続く。
書込割当てが不能化される場合、キャッシュにおいては
ブロックが割当てられない。データは、ライトスルー動
作に対し説明されたようにメモリにおいてのみ書込まれ
る。この場合に対し、コピーバック書込みはライトスル
ーアクセスとして取扱われることに注目されたい。
共有されたブロックステータスビットはミスごとに更新
される。モッドｂレジスタの適当なビットがセットされ
る場合、それはまたキャッシュビットに対し更新され得
る。
セットと関連するＬＲＵビットはアクセスごとに更新さ
れ、最も古くに使用されたブロックを反映する。
一連のシーケンシャルなメモリ書込アクセスとして、バ
ーストモードメモリ書込アクセスがＩＣＵにより取扱わ
れる。バーストモード書込アクセスの最初のサイクルに
おいて、第１のワードに対するアドレスおよびデータは
プロセッサにより転送される。バーストモード書込アク
セスがＩＣＵにより検出される場合、それはアドレスお
よびデータをラッチし、★ＣＲＤＹ信号と★ＣＢＡＣＫ
信号とを断定する。アドレスはバーストにおけるすべて
のワードに対し比較されかつ自動的に増分される。
キャツシュヒツトの場合、ＩＣＵは第２のサイクルの間
第１のワードをキャッシュに書込む。１サイクルあたり
一度の最大速度で、アドレスが増分および比較され得る
。これは、キャツシュヒツトの場合に達成されるべきワ
ードあたりの１サイクルの速度を可能にする。１サイク
ルアクセスはブロック境界横断の場合にも維持されるこ
とに注目されたい。単一メモリ書込みに対するのと同一
条件において、メモリバス書込動作が同様に開始され得
る。書込バッファが可能化される場合、それは４個まで
の書込みをバッファするために使用される。メモリバス
アクセスはバーストモード書込みである。メモリバス動
作に対する条件はバーストにおけるすべてのワードで検
査され、メモリバス動作はそれに応じて影響を及ぼされ
る。
バーストモードアクセスの間のいつかにミスが見い出さ
れる場合、ＣＩＵ動作がモッドａレジスタの書込割当て
ビットに従って決定される。書込割当てが可能化される
場合、ミスされたブロックに対しキャッシュブロックが
割当てられ、ミス取扱い手順が開始される。メモリバス
アクセスは、読出されるか、またはモッドｂレジスタの
書込ミスメモリアクセス制御ビットがそれぞれＨＩＧＨ
であるかまたはＬＯＷであるかに依存して修正するため
に読出される。ミス手順が完了された後で、キャッシュ
動作はヒツトの場合に対し説明されたように続く。この
場合、各ミスされたサブブロックはまずキャッシュに読
出され、次に書込まれることに注目されたい。メモリバ
ス動作は連続バーストではない。
書込割当てが不能化される場合、キャッシュにはブロッ
クが割当てられない。データはバーストモード書込動作
を用いてメモリにのみ書込まれる。
メモリバス動作のための条件はバーストにおけるすべて
のワードでチエツクされ、さらに、メモリハス動作はそ
れに応じて影響を及ぼされる。
次のワードアドレス（現在のワードアドレスに１を加え
る）はキャッシュにおいてすべてのワード書込みを検査
される。１個またはそれ以上のミスの後でヒツトが見い
出された場合は、ＩＣＵはヒツトの場合に対し説明され
たように続行する。
ミスおよびヒツトの場合と一方から他方への転送とはプ
ロセッサに対し透明である（アクセス時間のみが影響を
及ぼされる）。
バーストモード書込アクセスは、★ＢＲＥＱを断定を解
除することにより時間のいずれの点でもプロセッサによ
り終了され得る。ＩＣＵは最後のワード書込みをサービ
スし、必要ならばメモリバスバーストモードアクセスを
終了する。
次に、この発明の好ましい実施例により支持される多様
な他のアクセス手順が説明される。
キャッシュ不能メモリアクセスが支持される。
それは、特殊変数アクセスのためにキャッシュをバイパ
スするために使用される。このアクセスに対し、キャッ
シュは所要のデータを探索されない。
メモリにおけるデータを読出すまたは書込むためにメモ
リアクセスが開始される。このデータのためにキャッシ
ュにおいてはブロックが割当てられない。
命令ＲＯＭアクセスは任意で支持され得る。これらのア
クセスは、規則正しいメモリ読出アクセスとして命令キ
ャッシュによりサービスされる。
ミスの場合は、メモリバスアクセスはＲＯＭアクセスと
呼ばれる。ＩＣＵはＲＯＭアクセスを無視するようにプ
ログラムされ得る。
入力／出力アクセスは任意で支持されかつデータキャッ
シュによりキャッシュ不能アクセスとして取扱われ得る
。ＩＣＵは、Ｉ１０支持でメモリバスアクセスを転送す
る。ＩＣＵは入力／出力アクセスを無視するようにプロ
グラムされ得る。
コプロセッサ転送はデータキャッシュにより無視される
。
また支持されるのは、インターロックアクセスと指定さ
れ得るメモリアクセスである。これは★ＬＯＣＫ人力を
セットすることにより行なわれる。
セマフォおよび他の同期化され共有された変数をアクセ
スするためにインターロックアクセスが利用され得る。
インターロックアクセスはモッドｂレジスタにより制御
される。
データとしての命令メモリアクセスが支持される。これ
は、命令メ干りの内容を読出しかつ書込むために使用さ
れる特殊データアクセスである。
それは、ＯＰＴ入力の場合に特殊コードにより示される
。
デバッグモジュールアクセスがまた支持される。
これは、ＲＩＳＣ／ＳＩＰデバッグモジュールをアクセ
スするために使用される特殊データアクセスである。そ
れは、ＯＰＴ入力の場合に特殊コード′により示される
。ＩＣＵはこのアクセスのために★ＣＲＤＹ信号をドラ
イブする。★ＣＲＤＹは４サイクルの間ＨＩＧＨにドラ
イブされ、次に、１サイクルの間断定される。これは、
プロセッサの★ＲＤＹ論理に影響を及ぼさずに、キャッ
シュシステムにおいてデバグモジュールの挿入を不可能
にするために行なわれる。
上記のことすべてに加えて、キャッシュ命令アクセスが
支持される。このアクセスはブロモ・ンサバスキャッシ
ュ命令をＩＣＵに転送するために使用される。
メモリバスアクセスに転化すると、メモリバスはＩＣＵ
マスクキャッシュとスレーブキャッシュの両方により使
用されることが理解されるべきである。メモリは、ＩＣ
Ｕバスマスタにより、メモリバスアクセスを出すことに
よりアクセスされる。
ＩＣＵは、★ＭＢＵＳＲ（バス要求）出力を断定しかつ
★ＭＢＧＲＴ　（バス認可）を待つことによりバス支配
を得る。ＩＣＵパススレーブが、キャッシュ−貫性目的
に対しメモリバスアクセスをモニタし得る。キャッシュ
命令は、メモリバス上で特殊アクセスにより断定され得
る。
読出アクセスと、書込アクセスと、修正のための続出ア
クセスとがＩＣＵにより支持されるとしてここで説明さ
れる。
メモリバス読出アクセスは、再ロード動作のためにかつ
キャッシュ不能アクセスのためにキャッシュマスクによ
り開始される。すべての再ロード動作はワードのアクセ
スの長さを利用する。キャッシュ不能アクセスで、アク
セスのタイプおよび適当な長さがプロセッサバスからＭ
ＤＬＮ、ＭＲＥＱＴおよび★ＭＬＯＣＫメモリバス信号
へ伝送される。１を越えるワードが必要とされる場合に
、再ロード動作のためにバーストモードアクセスが利用
される。すべての他の場合に単一アクセスが使用される
。
再ロード動作は最初のプロセッサバス動作に依存してい
る。それは、単一アクセスおよびバーストモードアクセ
スの場合には異なっている。
プロセッサバス単一メモリ読出動作の際のキャッシュミ
スの場合、開始および終了アドレスばかりでなく、アド
レスラップアラウンドまたはノーラップアラウンドは、
モッドａレジスタの単一ミス制御（ＳＭＣ）フィールド
およびサブブロックサイズ（Ｓ　Ｂ　Ｓ）フィールドに
より制御される。
プロセッサバスバーストモード読出アクセスの際のキャ
ッシュミスの場合、バーストモードアクセスが再ロード
動作にためにメモリバス上で開始される。再ロード開始
アクセスが常にミスされたワードのうちの１個である。
バースト終了アドレスはモッドａレジスタにより制御さ
れる。
ＩＣＵがバスマスクであり、それが再ロード動作のため
に読出要求を出す場合、★ＶＳＩ入力は特殊機能を有す
る。それがトランザクションが完了される（最後の★Ｍ
ＲＤＹが容認されていない）前に断定される場合、ＢＳ
ＴＣ信号はラッチされ、さらに、特殊書込ブロックステ
ータス命令が実行される。
メモリバス読出アクセスでのスレーブキャッシュの動作
は、後で明らかにされる、ＩＣＵマルチプロセッサ支持
を参照しながら説明される。
書込アクセスへの転化。ライトスルーおよびキャッシュ
不能書込アクセスと、メモリへの修正されたブロックコ
ピーバックと共有されたブロック書込ヒツト動作のため
にキャッシュマスタにより書込動作が開始される。修正
されたブロックコピーバック動作ために、かつプロセッ
サバス上のバーストモード書込アクセスのためにバース
トモードアクセスが開始される。すべての他の場合にお
いて、単一アクセスが開始される。単一アクセスに対し
、アクセスのタイプおよび長さは、プロセッサバスから
ＭＤ　Ｌ　Ｎ、％ＭＲＥＱＴおよび★ＭＬＯＣＫメモリ
バス信号へ転送される。
メモリバス上のバーストモード書込アクセスは、所要の
最初のワードアドレスで始まり、メモリへ書込まれるの
に必要とされる最後のワードで停止される。それは、バ
ーストモード読出アクセスの場合におけるように、モッ
ドａオプションにより影響を及ぼされない。
共有されたブロックへのヒツトの場合、レジスタの書込
みが共有されたヒツト制御フィールドの値に依存して、
モッドｂレジスタの制御の下でライトスルー動作が開始
される。
メモリバス書込アクセスのためのスレーブキャッシュの
動作はまた、ＩＣＵマルチプロセッサ支持を参照しなが
ら後で説明される。
修正のための読出しは特殊読出動作である。それは、モ
ッドｂレジスタの制御の下で、コピーバック書込動作の
際のミスの場合にＩＣＵにより使用される。マスクキャ
ッシュは、読出しが完了された後でブロックが修正され
ることになることを示す。すべての他の点で、マスク動
作は読出アクセスに類似する。
ＩＣＵがバスマスタである場合、かつそれが再ロード動
作に対し修正要求のための続出しを出す場合、★ＶＳＩ
入力は特殊機能を有する。それがトランザクションが完
了される（最後の★ＭＲＤＹが容認されていない）前に
断定される場合、ＢＳＴＣ信号はラッチされ、さらに、
特殊書込ブロックステータス命令が実行される。
修正アクセスに対するメモリバス読出しのためのスレー
ブキャッシュの動作は、ＩＣＵマルチプロセッサ支持を
参照しながら後でまた説明される。
ＩＣＵと、書込同報通信動作と、メモリバスキャッシュ
命令アクセスとの好ましい実施例により、あと２細動作
が支持される。
モッドｂレジスタ制御の下で、共有されたブロックに対
する書込ヒツトの場合にのみ、ＩＣＵにより書込同報通
信動作が開始される。書込同報通信と規則的な書込みと
の間の相違は、書込同報通信においてはメモリは更新さ
れないことである。
すべての他の点において、動作は書込アクセスに類似す
る。
外部論理によりメモリバスキャッシュ命令アクセスがメ
モリバス上で開始され得る。ＩＣＵがバスマスタではな
い場合、★ＶＳＩの断定はメモリバス上のキャッシュ命
令トランザクションを引き起こす。トランザクションの
最初のサイクルの間、ＭＷＲ信号と、ＭＲＥＱＴ信号と
、ＢＳＴＣ信号と、アドレスとがラッチされる。ＭＷＲ
信号とＭＲＥＱＴ信号とは命令を特定する。ＢＳＴＣ信
号は適切な命令のためにブロックステータスを特定する
。適切な命令のためのアドレスオペランドとしてアドレ
スが使用される。命令がデータオペランドを必要とする
場合、データは第２のサイクルの間ラッチされる。
ＩＣＵの好ましい実施例は、異なるキャッシュアクセス
に関して次の優先ルールに従う。
１、　すべてのアクセスは先着順サービスでサービスさ
れる。
２、　第１のアクセスが完了する一方で、第２のアクセ
スがパイプラインで開始される。タグおよびメモリアレ
イは、サイクルごとに異なるアクセスをサービスし得る
。
３．２個のアクセス、すなわち、プロセッサバス上の１
個とメモリバス上の１個が同時にタグアレイアクセスを
必要とする場合、プロセッサバスアクセスは、それが１
次（パイプライン化されないまたは継続されるバースト
）メモリアクセスである場合のみ、優先順位を有する。
メモリバスアクセスはすべての他の場合において優先順
位を有する。
４６　　プロセッサバスアクセスへの応答は常にそれら
が受取られた順番にある。パイプライン化またはバース
ト継続アクセスがキャッシュにおいてヒツトする場合、
その応答は、１次アクセスが完了するまで遅延される。
１次アクセスの応答が送られた後で、しかもそれが十分
に完了されている前に、パイプライン化またはバースト
継続は完了し得ることに注目されたい。これは、所要の
データがプロセッサへ送られてしまった後の、かつ何ら
かの特殊命令実行の際の再ロード動作のために、書込み
がメモリバス上で実行される前に１次書込アクセスに対
し起こる。
ＩＣＵ特殊レジスタがプロセッサ可能オプション選択お
よびステータス報告を適応させ得ることがここで当業者
に明らかになるべきである。キャッシュポリシーは、プ
ログラム可能オプションを用いることにより選択され得
る。キャッシュ書込ポリシーは、ライトスルー、コピー
バック、またはフレキシブルとして、１アクセスあたり
の基準でプログラムされ得る。書込割当てまたは非書込
割当てオプションが選択され得る。置換アルゴリズムは
、ＬＲＵ、ランダム、または外部としてプログラムされ
得る。フレキシブルな先取りポリシーが選択され得る。
リードスルーオプションが可能化され得る。十分な先取
りおよび読出動作を支持するために、４ワード読出バツ
フアが組入れられる。
先に示されたように、オプションビットはオプション選
択のために規定され、モッドａレジスタにストアされる
。
先に示されたように、プリロード命令との比較により、
先取り動作が、それが必要とされる前に変数または命令
の取出しとして規定される。ＩＣＵは、いくつかのプロ
グラム可能先取りオプションを支持するためのハードウ
ェアを含んでいる。
それはまた、先取りバッファとして使用されるメモリ読
出バッファを含んでいる。キャッシュアレイが更新のた
めに利用可能ではない場合は、先取りされたワードが先
取バッファに保管され得る。
次の先取りオプションの各々は、独立してまたはいずれ
の組合わせにおいても使用され得る。
先取りの簡単な形態は、１ワードよりも大きいサブブロ
ックサイズを用いることにより達成され得る。ＩＣＵは
ミスの場合にサブブロックに再ロードする。所要のワー
ドの同一ブロックにおけるワードは先取りされる。
モッドａレジスタは、信号アクセスミスに対しＩＣＵの
動作を制御する。
モッドａレジスタはまた、バーストモードアクセスの際
にミスに対しＩＣＵ動作を制御する。バーストがプロセ
ッサにより中断される場合、キャッシュはメモリバスバ
ーストを停止する前に、より多くのワードを先取りし得
る。この場合、先取りは同一サブブロックまたは次のサ
ブブロックの終了まで続行し得る。
モッドａレジスタもまた、単一アクセスキャツシュヒツ
トおよびバーストアクセスキャツシュヒツトに対し先取
りオプションを可能化する。
先取りに加えて、プロセッサ可能モッドａレジスタの制
御の下で、再ロード動作が規定される。
再ロード動作は、最初のプロセッサバス動作に依存して
いる。それは単一アクセスおよびバーストモードアクセ
スの場合には異なっている。
プロセッサバスシングルメモリ読出動作の際のキャッシ
ュミスの場合、開始および終了アドレスばかりでなく、
アドレスラップアラウンドまたはノーラップアラウンド
がモッドａレジスタにより制御される。
プロセッサバスバーストモード読出アクセスの際のキャ
ッシュミスの場合に対し、再ロード動作のために、バー
ストモードアクセスがメモリバス上で始められる。再ロ
ード開始アドレスは常に、ミスされたワードのものであ
る。バースト終了アドレスはまた、モッドａレジスタに
より制御される。
次に、ＩＣＵがマルチプロセッサ動作をどのようにして
支持するかについての詳細な説明へ写る前に、ＩＣＵ書
込バッファとＩＣＵ初期化およびリセット基準が明らか
にされる。
ＩＣＵは４０ケーシヨン書込バツフアを組入れている。
それは４個までの書込アクセス（アドレス、制御および
データ）をバッファし得る。書込バッファは、モッドａ
・レジスタにおいてビットをセットすることにより不能
化され得る。
可能化されると、書込バッファはメモリバス上の書込ア
クセスをバッファするために使用される。
ライトスルーおよびライト同報通信アクセスで、４個の
個別の過通アクセスがバッファされ得る。
書込みは、バスが利用可能になるまで書込バッファにお
いて待機する。これは、ライトスルーキャッシュに対し
ては、または多くの書込ブロードキャスト動作が存在す
る場合には、かなり性能を改良し得る。
書込バッファもまた、それがメモリへ書込まれる前に修
正されたブロックをバッファするために使用される。ミ
スの場合、修正されたブロックが置換のために選択され
る場合は、それは書込バッファに置かれる。ミスされた
サブブロックのための読出しは書込みの前に開始される
。この特徴は、にＩＣＵがプロセッサ要求に対しより迅
速に応答することを可能にする。
書込バッファが一杯である場合は、ＩＣＵは、メモリバ
スが必要とされない（読出ヒツトまたはコピーバック書
込ヒツト）限り、もう１個のキャッシュアクセスをなお
サービスし得る。メモリバスが別な書込動作のために必
要とされる場合は、キャッシュは書込用の書込バッファ
に１個の利用可能な空間が存在するまで持続する。すべ
ての他の要求は、書込バッファが空になった後でのみサ
ービスされる。これは、要求の正しい配列を保証するた
めに必要とされ、すなわちメモリ読出しの際のミスは、
更新されたメモリを読出すためにすべての書込みが実行
されるまで待機する。
書込バッファが不能化されると、書込アクセスはバッフ
ァされない。メモリバス上の書込動作は、バスが利用可
能になるとすぐに開始される。ＩＣＵは、メモリバスが
必要とされない（読出ヒツトまたはコピーパック書込ヒ
ツト）限り、もう１個のキャッシュアクセスをなおサー
ビスし得る。メモリバスが必要とされると、キャッシュ
は先の書込動作が完了されるまで持続する。
初期化に関しては、ＩＣＵは電力が最初に付与されたと
きに初期化されなければならない。それはまた、必要な
場合には、時間的にいくらか後の点で初期化され得る。
ＩＣＵを初期化する２つの方法、すなわち、★ＲＥＳＥ
Ｔを断定することまたはリセット命令を出すこと、が存
在する。この２つの方法は、ＩＣＵに厳密に同じ影響を
及ぼす。特殊な初期化シーケンスが、次のように、この
発明の好ましい実施例に従って実施される。
１、　いずれの進行中のキャッシュ動作またはキャッシ
ュ命令も中断される。
２、　メモリバス動作はいずれも中断される。
３、　　チップ選択マツピングレジスタにストアされる
、チップ選択不能化ビットおよびメモリアクセス可能化
ビットチップ選択可能化ビットがリセットされる。
４、　命令レジスタにストアされる、命令およびオペラ
ンド妥当性を示すビットがリセ・ントされるる ５、　カウントレジスタにストアされる、命令カウント
妥当性を示すビットがリセットされる。
６、　　ステータスレジスタのパリティエラー、メモリ
エラー、違法命令および保護違反ビットがリセットされ
る。
リードオンリメモリ可能化（ＨＯＭＥ）を除くすべての
モッドａレジスタビットと、キャッシュが命令またはデ
ータキャッシュであるかどうかを示すビット（ＩＤビッ
ト）がリセットされる。
８、　すべてのモッドｂレジスタビットがリセットされ
る。
９、　すべての有効ビットがリセットされる。
次の条件は適当なリセット動作の間は維持されるべきで
ある。
１６　　システムにおけるすべてのＩＣＵデータキャッ
シュの★ＩＲＥＱ入力はＬＯＷレベルに接続されるべき
である。すべての命令キャッシュの★ＩＲＥＱはプロセ
ッサの★ＩＲＥＱ出力に接続されるべきである。
２、　　リセットＲＯＭがメモリバスに置かれる場合、
唯一の命令キャッシュのＤＲＥＱＴｌはＨＩＧＨレベル
に接続されるべきである。すべてのＤＲＥＱＴｌは、リ
セットＲＯＭがプロセッサバスに送られる場合は、ＬＯ
Ｗレベルに接続されるべきである。
３、　異なるＩＣＵのチップ選択マツピングレジスタは
、メモリアクセスおよびキャッシュ命令アクセスのため
に異なるアドレスに応答するようにプログラムされるべ
きである。これは、★Ｃ３ＥＬ入力を用いることにより
行なわれ得る。外部ハードウェアを必要としない簡単な
構成が可能である。異なるキャッシュの★Ｃ３ＥＬ入力
は、異なるアドレスビットに接続されかつ適当なアドレ
スを使用し得る。最初のレジスタプログミングが完了さ
れた後で、★Ｃ３ＥＬ入力は不能化され得る。
４、　　　ＩＣＵレジスタのプログラミングはリセット
後の動作の最初のシーケンスになるべきである。ＩＣＵ
が特殊なシステムに従って構成される前は、いかなるメ
モリ（命令ＲＯＭアクセスから除＜）、Ｉｌｏまたはコ
プロセッサアクセスも実施されるべきではない。
５、　データ転送制御器（ＤＴＣ）に関連する援用され
ている同一継続出願において説明されるようなりＴＣが
システムに存在する場合は、モツドｂレジスタはいずれ
かのＤＴＣアクセスが実施される前にプログラムされる
べきである。ＤＴＣがプロセッサバスに送られる場合、
それはＩ１０アドレスに応答するようにプログラムされ
るべきである（Ｉ　ＣＵはＩ１０アクセスを無視するよ
うにプログラムされるべきである）。
ここでＩＣＵのマルチプロセッサ支持特徴に転じる。
キャッシュの観点から、マルチプロセッサ編成の主な問
題は、データ一貫性問題である。この問題が生じるのは
、１を越えるキャッシュが同一メモリ場所のコピーを含
み、それがキャッシュのうちの１個でそのプロセッサに
より修正される場合である。そのとき他のキャッシュは
データの新しくない（更新されていない）コピーを含む
。新規のＩＣＵアーキテクチャがこれらの問題を取扱う
。
新規のＩＣＵに組入れられたマルチプロセッサ支持構成
は他のマルチプロセッサキャッシュ環境においても同様
に適用され得ることが当業者により認められるであろう
。
ＩＣＵマルチプロセッサ支持の陰の基本的哲学は、高性
能および高能率マルチプロセッサキャ、ソシュシステム
を可能にするために広範囲な特徴を含むことである。こ
の特徴は、ＩＣＵがマルチプロセッサシステム編成に最
小限の制約を課すように、十分な柔軟性を含む。マルチ
プロセッサ支持特徴を利用するための適当な方法の選択
は簡単である。それは、オンチップ特殊レジスタにおい
てオプションビットをプログラムすることによりソフト
ウェア制御の下で行なわれる。
ここで、第４図に対し参照がなされる。
典型的な簡略化され共有されるバスマルチプロセッサシ
ステム図が第４図に示されている。２個またはそれ以上
のプロセッサ群は同一メモリバスを共有し得る（図に２
個が示されている）。各プロセッサ群は、１個のプロセ
ッサおよび２個のＩＣＵからなる。一方のＩＣＵは命令
キャッシュのために使用され、他方はデータキャッシュ
のために使用される。プロセッサアドレスバス（Ａ）は
、２個のＩＣＵのアドレスバス（Ａ）に接続された状態
で示されている。プロセッサ命令バス（１）は命令キャ
ッシュのキャッシュバス（ＣＢ）に接続される。プロセ
ッサデータバス（Ｄ）はデータキャッシュのキャッシュ
バス（ＣＢ）に接続される。ＩＣＵのメモリバス（ＭＥ
ＭＡＤ）は双方とも、共有されたメモリバスに接続され
る。この基本図の多くの変更例が、この発明の範囲また
は精神から逸脱することなしに可能である。
この発明の好ましい実施例によれば、２個のブロックス
テータスビットと４個の有効ビットは各キャッシュブロ
ックと関連することが思い出されるべきである。有効ビ
ットが、ブロックにおけるワードの妥当性を示す。各有
効ビットは１ワードに対応する。少なくとも１個の有効
なビットがセットされる場合、ブロックは有効であり、
ブロックステータスビットは有効なステータスを示す。
すべての有効なビットがリセットされる場合、ブロック
は有効でないステータスにあり、さらに、ブロックステ
ータスビットは不適切である。ブロックステータスビッ
トは、共有されかつ修正されたビットと呼ばれる。共有
されたビットは、ブロックが１を越えるプロセッサによ
り共有されるかどうか、または１を越えるキャッシュに
存在するかどうかを示す。修正されたビットは、ブロッ
クがメインメモリに関して修正されるかどうかを示す。
２個のビットは独立しており、有効なブロックが次のス
テータスで指定され得る。
ブロックステータスビット 値（共有され、 修正された）　意　味 ００　　　　排他的で修正されない ０１　　　　排他的で修正される １０　　　　共有され修正されない １１　　　　共有され修正される キャッシュ不能データは、キャッシュされないデータ変
数であることがまた思い出されるべきである。キャッシ
ュ不能プロセッサバスアゲセスがＩＣＵ、ＡＳＴＣ入力
に対し示される。このアクセスで、キャッシュは所要の
データを探索されない。メモリアクセスがメモリにおけ
るデータの読出しまたは書込みのために開始される。こ
のデータのためにキャッシュにおいてブロックが割当て
られない０キヤツシユ不能データはアクセス基準により
アクセスの際に規定され得る。通常・ＡＳＴＣ入力はプ
ロセッサのＭＭＵプログラム可能（ＭＰＣＭ）出力に接
続される。この場合、キャッシュ不能データがＭＭＵペ
ージ基準に基づいて指定される。キャッシュ不能データ
はキャッシュ不能とシステムによって指定される場所に
置かれるべきである。データ一貫性問題を解決するため
の１つの方法は、キャッシュ不能として共有された変数
を指定することである。
プロセッサバスメモリアクセスがまた、インターロック
アクセスとして特定され得る。これは、Ｉ　ＣＵ＊ＬＯ
ＣＫ入力をセットすることにより行なわれる。インター
ロックアクセスはモッドｂレジスタにより制御され、キ
ャッシュ可能またはキャッシュ不能アクセスとして示さ
れ得る。
マルチプロセッサ環境においては、インターロック変数
は同期化と、同期化された通信のために使用され得る。
これらの変数は同期化された方法でアクセスされる。そ
れらは所与の時間に唯一のプロセッサにより書込まれ得
る。インターロックアクセスに対するＩＣＵ支持の詳細
な説明が後で明らかにされる。
ＩＣＵはフリキシプルなライトスルーおよびコピーバッ
ク書込ポリシーを支持する。これらの書込ポリシーは、
全体的にかまたはアクセスごとに指定され得る。モッド
ａレジスタは全体的な書込ポリシーを制御する。それは
フレキシブルなライトスルーまはたコピーバックポリシ
ーを特定し得る。ＡＳＴＣ人力は、アクセスごとに書込
ポリシーを規定する。アクセスは、排他的ライトスルー
、排他的コピーバック、または共有された点として指定
され得る。キャツシュヒツトの場合、キャッシュにおい
てＡＳＴＣ入力が共有されたビット割当てとブロックス
テータスが共有されるビットとの間に矛盾が存在する場
合は、書込動作はモツドｂレジスタにおけるプロセッサ
共有ビット制御（Ｐ　Ｓ　Ｂ　Ｃ）上の値により制御さ
れる。ＰＳＢＣが０である場合、ブロックステータス共
有ビットは影響を及ぼされず、書込ポリシーはブロック
ステータスに従って決定される。ＰＳＢＣが１である場
合、ブロックステータス共有ビットはＡＳＴＣ入力に従
って指定され、書込ポリシーはそれに応じて決定される
。
共有された書込アクセスの場合、ライトスルーまたはラ
イト回報通信アクセスは常にメモリバス上で実施される
。この場合、モッドｂレジスタにおける書込共有ヒツト
制御（ＷＳＨＣ）フィールドはＩＣＵ動作を制御し、書
込ポリシーフィールドは制御しない。
マルチプロセッサキャッシュ環境においては、ライトス
ルーポリシーはコピーバックポリシーはど問題を有さな
い。ライトスルーが利用される場合、メモリは常にデー
タの更新されたバージョンを含んでいる。ライトスルー
アクセスはまた、それら自体のコピーを無効にするため
に他のキャッシュにより使用され得る。
プロセッサバスキャッシュ命令は、マルチプロセッサ環
境においてキャッシュを制御するためのシステムにより
使用され得る。古いデータを無効にするために、無効に
せよの命令が利用され得る。
より複雑なソフトウェア制御のマルチプロセッサキャッ
シュにおいては、ブロックステータスの読出しおよび書
込みと、メモリ更新と、メモリバスでキャッシュされた
データを送ることのために、他の命令が使用され得る。
ＩＣＵのさらなるマルチプロセッサ支持特徴が「バスウ
ォッチング」である。新規のＥＣＵはメモリバスアドレ
スを見張ることが可能であり、それらがタグアレイにお
けるアドレスと一致するかどうかを検査する。これは、
プロセッサバスキャッシュアクセスに対し透明に行なわ
れる。モッドｂレジスタにおける読出バス見張り可能化
情報は、メモリバス読出アクセスに対するバスウォッチ
ング能力を制御（可能化または不能化）する。モッドｂ
レジスタにおける書込バス見張り可能化情報は、メモリ
バス書込アクセスに対し同じことを行なう。可能化され
ると、バスはＩＣＵがバススレーブである場合のみ見張
られる。アドレス一致の場合、ＩＣＵはモッドｂレジス
タにおける読出−致制御および書込一致制御情報により
制御されるような動作を実施する。
メモリバス読出しの際の一致の場合、★ＨＩＴ信号はＩ
ＣＵにより断定される。共有されたブロックステータス
ビットは、ブロックが別なキャッシュにより潜在的に取
出されるのでセットされる。
モッドｂレジスタは、データ介入動作とブロックステー
タスが修正されたビット割当てとを制御する。そのオプ
ションは、データ介入ではないのと、データ介入（修正
されたビットが未変化である）と、さらにデータ介入（
修正されたビットがリセットされる）である。
データ介入が不能化されるときには、別なマスクにより
読出されるメモリバス上の一致の場合には、ＩＣＵは★
ＨＩＴ信号を断定するが、データを駆動しない。ブロッ
クステータスが修正された情報は変えられない。データ
介入が可能化されるとき、メモリバス読出しに対し別な
マスクにより一致が見い出され、かつブロックが修正さ
れる場合、ＩＣＵが★ＤＩ出力を断定し、かつメモリバ
スで所要のデータを供給する。ブロックステータスが修
正されたビットは未変化であるかまたはリセットされる
かのいずれかである。
修正用の読出しのアクセスの際の一致の場合には、対応
するワードはスレーブキャッシュにより無効にされる。
すべての他の点で、スレーブキャッシュ動作が規則的な
読出アクセスの際の一致の場合に類似する。
メモリバスバーストモードアクセスで、最初のアドレス
はラッチされる。アドレスはすべての単一転送の間スレ
ーブキャッシュにおいて増分および検査される。一致の
場合のスレーブキャッシュ動作は、単一アクセス一致に
類似する。
読出しのためのバスウォッチングは、後で詳細に説明さ
れるべきデータ一貫性所有権機構の支持において不可欠
である。
いくつかの所有権機構によりデータ介入オプションが必
要とされる。それらの機構では、メモリはそれを支持す
るように設計されるべきである。
★ＤＩ信号は、アクセスの最初のサイクルの間マスタキ
ャッシュによりプリチャージされる。プリチャージされ
たＨＩＧＨ値を保持するために★ＤＩ信号の際には外部
プルアップレジスタが置かれるべきである。データ介入
動作が実施される場合は、★Ｄｒ信号はスレーブキャッ
シュによりディスチャージされる。この場合、データは
メモリにより供給されるべきではなく、さらに、読出ア
クセスはメモリにおいてキャンセルされるべきである。
★ＤＩ出力は、アドレスがメモリバス上に提示された後
２サイクル有効であることに注目されたい。メモリはこ
れらのサイクルの間応答不能である。
メモリバス書込みまたは書込み回報通信の際の符合の場
合、★ＨＩＴ信号は断定される。
バーストモード書込アクセスで、最初のアドレスはラッ
チされる。すべての信号データ転送の間スレーブキャッ
シュにおいてはアドレスは増分および検査される、一致
の場合のスレーブキャッシュ動作は、単一アクセス一致
に類似する。
書込みのためのバスウォッチングは、大半のデータ一貫
性機構の支持に際には不可欠である。
ブロックステータスが共有されるビットはどのようにし
て割当てられるかについての説明がここで明らかにされ
る。
ブロックステータスが共有されるビットは、ソフトウェ
ア制御かハードウェア制御のいずれかにより割当てられ
得る。ソフトウェア制御で、プロセッサはＡＳＴＣ入力
を用いることにより共有されたビットを割当て得る。こ
れらの入力は、アクセス基準によりアクセスの際に共有
されたビット割当てを規定する。アクセスは、排他的ラ
イトスルー、排他的コピーバック、または共有された、
として割当てられ得る。通常、ＡＳＴＣ入力はプロセッ
サＭＰＣＭ信号に接続され、それらはＭＭＵユーザプロ
グラム可能ビットに従ってドライブされる。共有された
かつ排他的な変数は共有されたまたは排他的なページに
置かれ、さらに、ページに対するユーザプログラム可能
ビットはそれに応じて割当てられる。モッドｂレジスタ
（のＰＳＢＣビットの状態に依存して（先に言及された
）、すべてのプロセッサアクセス（ＰＳＢＣ−１）に対
し、またはキャッシュミス（ＰＳＢＣ−０）の場合に対
してのみ、共有されたビットは修正され得る。
ハードウェア制御で、共有されたビットは★ＨＩＴ信号
を用いることにより、またはメモリバス上の特殊目的論
理および書込ブロックステータスメモリハスキャッシュ
命令を用いることにより、共在されたビットは割当てら
れ得る。読出および書込アクセスの際の★ＨｒＴ信号使
用は、モッドｂレジスタの外部の共有されたビット制御
（ＥＳＢＣ）フィールドにより制御される。
マスクキャッシュが★ＨＩＴ信号を使用する場合には、
それはメモリバスアクセスの最初のサイクルの間それを
プリチャージする。次に、★Ｈ１−Ｔ信号は３状態に置
かれる。プリチャージＨＩＧＨ値を保持するために、外
部プルアップレジスタが★ＨＩＴ信号に置かれるべきで
ある。スレーブキャッシュは、それらがそれらのタグバ
ッファにおいて一致を見い出す場合はそれをディスチャ
ージする。どちらが後にせよ、★ＭＲＤＹが断定される
ときか、またはメモリバスアドレスサイクルの２サイク
ル後に、★ＨＩＴ信号はマスクキャッシュによりラッチ
される。★ＨＩＴが断定される場合、変数はまた他のキ
ャッシュにも存在し、さらに、ブロックは共有されたス
テータスで割当てられる。★ＨＩＴ入力が割当てられな
い場合、変数はいずれのキャッシュにも存在せず、さら
に、ブロックは排他的ステータスで割当てられる。
この方法は、いくつかの所有権機構において使用される
。それは、共有されたステータスが変数の正確な状態を
反映することを保証する。それは、それが別なキャッシ
ュに存在する場合のみ共有される。★ＨＩＴ信号の使用
に関連する性能価格が存在することに注目されたい。Ｉ
ＣＵは、すべての他のキャッシュが応答するまで、２サ
イクルの間待たなければならない。共有されたビットが
修正されなければならない場合は、特殊内部キャッシュ
アレイアクセスがまた必要とされる。これは、このオプ
ションを選択する前に、利点に反して考慮されるべきで
ある。
先に説明された書込ブロックステータスメモリバスキャ
ッシュ命令は、ブロックステータスが共Ｈされたビット
に対し特殊なステータスを書込むために使用され得る。
この命令は、共有されたビットのフレキシブルな制御の
ために外部論理により使用され得る。
上記３つの方法の間での共有されたブロック割当てに関
する矛盾の場合には、この発明の好ましい実施例におい
ては、次の優先順位に従って動作が実施される。
１、　書込ブロックステータス命令 ２、　★ＨＩＴ入力制御。
３、　　ＡＳＴＣ入力制御。
たとえば、ブロックが排他的であるとしてＡＳＴＣ入力
により割当てらる場合、メモリバスアクセスが必要とさ
れる。★ＨＩＴ入カ使用は可能化され、それはブロック
が排他的であることを示す。
書込ブロックステータス命令はまた、メモリアクセスの
間使用され、かつ共有されたステータスを割当てる。ブ
ロックは最後には共有されたステータスで終わる。
共有されたブロック割当ての異なる方法とそれらの組合
わせは、新規のＩＣＵにより支持されるすべてのマルチ
プロセッサキャッシュシステムの実現のために使用され
る。
次に、書込ヒツトが共有されたブロックに対し起こる場
合のＩＣＵ動作が説明される。
書込アクセスが共有されたブロックに向けられ、かつそ
れがキャッシュにおいてヒツトする場合、メモリバス上
で特殊な動作が実施されるべきである。システムにおけ
る他のキャッシュは、共用されたデータ変数が修正され
たという事実に気がつくべきである。それらのコピーは
、共有された変数の現在のバージョンを反映するように
、無効がまたは更新のいずれかがなされるべきである。
メインメモリは、書込まれるかまたは書込まれないかの
いずれかが行なわれ得る。マスクキャッシュのブロック
ステータスはそれに応じて影響を及ぼされる。共有され
たブロックに対する書込ヒットの際のＩＣＵ動作は、モ
ッドｂレジスタにおける書込共有ヒツト制御（ＷＳＨＣ
）フィールドにより制御される。１つのコード化機構は
次のとおりである。
ＷＳＨＣマスタキャ　スレーブキャ　新しいブロワＬ　
ツシュ動作　ツシュ動作　　クスデータス００　ライト
スルー　無効にする　排他的で修正されない ０１　ライト同報　　無効にする　排他的で修正通信　
　　　　　　　　　　される １０　ライトスルー　更新する　　共有され修正されな
い １１　ライト同報　　更新する　　共有され修正通信　
　　　　　　　　　　　される ＷＳＨＣ−００の場合、ＩＣＵは共有されたブロックに
対するいずれの書込ＨＩＴもライトスルーする。メモリ
は更新され、他のキャッシュは無効にされる。ブロック
は排他的で修正されないステータスで割当てられる。ブ
ロックが排他的になるので、同一ブロックへのさらなる
書込みはキャッシュにおいてのみ書込まれ得る。共有さ
れた変数が他のプロセッサにより必要とされる前に１個
のプロセッサにより何度も書込まれる場合は、この機構
は有効である。
ＷＳＨＣ−０１の場合、ＪＣＵはメモリバス上で書込同
報通信トランザクションを利用する。メモリは更新され
ず、他のキャッシュが無効にされる。ブロックは排他的
で修正されるステータスが割当てられる。ブロックは排
他的になるので、同一ブロックへのさらなる書込みはキ
ャッシュにおいてのみ書込まれ得る。メモリが更新され
ないので、修正されるビットはセットされる。別なマス
クがこのブロックを読出そうとする場合、データ介入オ
プションは最新の値を供給するために可能化されるべき
である。
ＷＳＨＣ−１０の場合、ＩＣＵは共有されたブロックに
どのような書込ヒツトをもライトスルーする。メモリは
更新され、他のキャッシュも更新される。ＥＳＢＣが書
込アクセスに対し可能化されない場合、ブロックは共有
され修正されないステータスを割当てられる。ＥＳＢＣ
が書込アクセスに対し可能化される場合、ブロックは、
★ＨＩＴ入力に従って、排他的で修正されないステータ
スかまたは共有され修正されないステータスを割当てら
れる。この機構においては、すべてのキャッシュは、共
有されたブロックに対する各書込のためにメモリバス書
込トランザクションを費やすることにおいて、すべての
キャッシュは同期化された状態で維持される。それは、
共有される変数が他のプロセッサにより必要とされる前
に１個のプロセッサにより何度も書込まれない場合に有
効である。
ＷＳＨ−１１の場合、ＩＣＵ同報通信は共有されたブロ
ックにどのような書込ヒツトをも書込む。
メモリは更新されず、他のキャッシュは更新される。も
しＥＳＢＣが書込アクセスで不能化されないなら、ブロ
ックは共有され修正されたステータスが割当てられる。
もしＥＳＢＣが書込アクセスで可能化されるなら、ブロ
ックは★ＨＩＴ入力に従って排他的修正されたかまたは
共有されて修正されたステータスが割当てられる。この
機構においては、すべてのキャッシュが、共有されたブ
ロックに対する各書込みのためのメモリバスを書込トラ
ンザクションを費やして同期化された状態に維持される
。それは、共有される変数が他のプロセッサにより必要
とされる前に１個のプロセッサにより何度も書込まれな
い場合に有効である。
メモリは更新されないので、修正されたビットはセット
される。別なマスクがこのブロックを読出そうとする場
合、最新の値を供給するためにデータ介入オプションは
可能化されるべきである。
ＷＳＨＣオプションは異なる所有権機構のために使用さ
れる。それらはまた、他のマルチプロセッサキャッシュ
システムのために使用され得る。
書込割当てを有するコピーバック書込ミスのためのＩＣ
Ｕメモリバス動作は、モッドｂレジスタ上の書込ミスメ
モリアクセス制御（ＷＭＭＣ）　ビットにより制御され
る。それは、書込割当てを有さないライトスルーアクセ
スまたはコピーバックアクセスには影響を及はさない。
ＷＭＭＣ−１の場合、、ＩＣＵは、キャッシュ書込アク
セスが後に続く、所要のサブブロックを取出すためにメ
モリバス上の読出アクセスを使用する。このアクセスは
、別々のキャッシュ書込動作として取扱われる。
それは常にヒツトし、キャッシュへと書込まれる。
ブロックが共有される場合、メモリバス動作はモッドｂ
レジスタのＷＳＨＣフィールドに従って実施される。Ｗ
ＭＭＣ−０の場合、修正トランザクションのための読出
しは所要のサブブロックを取出すためにメモリバス上で
使用される。スレーブキャッシュは、一致の場合、ブロ
ックのそれらのコピーを無効にする。書込みはどのよう
なメモリバス動作もなしにキャッシュにおいて実施され
る。
ＷＭＭＣオプションは、異なる所有権機構のために使用
される。それらはまた、他のマルチプロセッサキャッシ
ュシステムのために使用され得る。
メモリバスキャッシュ命令は、メモリバス上の特殊論理
により出される。それはキャッシュのフレキシブフルな
制御を可能にする。キャッシュされたデータは無効にさ
れ、読出され、かつ書込まれ得る。ブロックステータス
は読出しおよび書込みがなされ得る。メモリバスキャッ
シュ命令の詳細な説明が先に明らかにされている。
マルチプロセッサ環境においては、特殊な制御論理は適
当なＩＣＵに命令を向けることか可能であるべきである
。どのような所要のマルチプロセッサシステムに対して
も論理は設計され得る。特定的には、１個の共有された
バス（クロスバ−スイッチまたは多重バス構成）のなな
いシステムに対し、この方法を使用することが必要とさ
れる。
これらのシステムにおいては、バスウォッチング機能は
有効でなく、さらに、それに従って特殊な論理がシステ
ムにおいてメモリアクセスをモニタしかつ異なるＩＣＵ
に指令を出すべきである。制御論理はまた、ＩＣＵによ
っては直接的に支持されない特殊なマルチプロセッサ機
構を実現するように設計され得る。
マルチプロセッサキャッシュ編成に対する多くの可能性
が存在する。ＩＣＵは、種々の共有されたメモリマルチ
プロセッサキャッシュ編成を支持するように設計される
。ＩＣＵはまた、共有されないメモリ編成において使用
され得るが、それはこれらのシステムに対し特殊なハー
ドウェア支持を含んではいない。後に続く詳細な説明は
、ＩＣＵにより支持される主要な共有されたメモリ編成
について述べる。変更、組合わせ、および説明されたシ
ステムとは異なるシステムも可能である。
支持される主な共有されたメモリ編成は、ソフトウェア
制御のキャッシュと、ライトスルーキャッシュと、ライ
トスルー共有変数を有するコピーバックキャッシュと、
所有権機構と、共有されないバス編成を有する共有され
るメモリである。
ソフトウェア制御のキャッシュで、すべてのマルチプロ
セッサ通信および同期化がソフトウェア制御の下で行な
われる。キャッシュ−貝柱はソフトウェアにより維持さ
れる。これは、キャッシュ不能変数と、インターロック
動作（後で詳細に説明される）と、キャッシュ命令（た
とえば、無効にせよ）の使用との組合わせを利用するこ
とによりなされ得る。共有される変数はそれらが別なプ
ロセッサにより修正され得る場合は、適当なキャッシュ
からキャッシュ不能かまたは無効にされたのいずれかと
して割当てられ得る。インターロック動作は同期化のた
めに使用される。共有されたバッファ、またはメイルボ
ックスが通信のために利用される。
これは、特殊なハードウェア要件または制約を有さない
、非常にフレキシブルな機構である。それはわずかな瓜
の共有を有するシステムにおいてうまく利用され得る。
しかしながら、共有の二が高い場合、システム性能はこ
の機構においては厳しく低下され得る。多（の変数はキ
ャッシュされ得ないか、あるいは、キャッシュ−貫性維
持に非常な大きなオーバヘッドが課される。この機構の
別な不利な点は、キャッシュはソフトウェアに対し透明
ではなく、かつそれについて変数が共有される情報がわ
からなければならないことである。
ソフトウェア制御は他のマルチプロセッサ機構のいずれ
とも組合わせて使用され得る。
この形態に対する特殊なプログラム可能オプション要件
は存在しない。モッドｂレジスタは０へとプログラムさ
れ得る。
ライトスルーキャッシュで、プロセッサは同一バスおよ
びメモリを共有し、さらに、すべてのキャッシュはライ
トスルーポリシーを利用する。マスクキャッシュがすべ
てのプロセッサキャッシュ書込動作をメモリバスに転送
する。キャッシュ−真性は書込みのためのバスウォッチ
ングを利用することにより維持される。共有されたメモ
リバス上のすべての書込動作は、すべてのスレーブキャ
ッシュにおいて検査される。一致が見い出される場合、
対応するアドレスは無効にされる。これは簡単なデータ
一貫性機構である。その主な不利な点は、すべての書込
みがメモリバス動作を引き起こすことである。性能はそ
のためにひどく低下され得る。メモリバス利用により、
はるかに高くなり得るので少数のプロセッサしかシステ
ムに配置されなくてもよい。書込バッファがこれらの有
害なな影響を減じる助けとなり得る。
このオプションで、すべてのブロックは排他的ライトス
ルーとして割当てられるべきであり、書込ポリシーはラ
イトスルーとしてプログラムされるべきであり、バスウ
ォッチングは書込アクセスに対し可能化されるべきであ
り、さらに、モッドｂレジスタは無効にするワードを特
定すべきである。
ライトスルーが共有される変数を有するコピーバックキ
ャッシュで、プロセッサは同一バスおよびメモリを共有
し、さらに、キャッシュはフレキシブルな書込ポリシー
を用いる。排他的変数はコピーバックオプション（排他
的コピーバックとして割当てられるページに置かれる）
を利用する。
１個のプロセッサにより排他的に使用される変数のみが
排他的コピーパックとして割当てられることを保証する
ことがシステム責任である。プロセス移送が許容される
場合、排他的変数は古いプロセッサのキャッシュにおい
て無効にされなければならないことに注目されたい。
共有された変数はライトスルーオプション（排他的ライ
トスルーとして割当てられるページに置かれる）を使用
する。共有されるかもしれないいずれかの変数（Ｉｌｏ
と共有すること、またはキャッシュを有さないプロセッ
サを含む）にこのステータスを割当てることがシステム
責任である。
Ｉｌｏのようない（つかの変数はキャッシュ不能として
なお割当てられなければならない。書込機構のためのバ
スウォッチング（ライトスルーキャッシュのためのもの
に類似する）がデータ一貫性を維持するために利用され
る。スレーブキャッシュが一致の場合にそれらのコピー
を無効にする。
より良い性能を有する可能な変更例は、スレーブキャッ
シュがそれらのコピーを無効にする代わりにそれを更新
することである。
この機構は、すべての共有された変数が既知であり、か
つライトスルーまたは共有されたページに置かれている
という過程に基づいている。この場合、ライトスルー機
構と比べてより良い性能が達成され得る。しかしながら
、共有の量が高い場合、共有されたデータのライトスル
ー動作の不利な点はより重要となり、性能は低下する。
共有されかつ排他的な変数割当てから除いて、バスウォ
ッチングは書込アクセスのために可能化されるべきであ
り、さらにモッドｂレジスタは無効ワードを特定すべき
である。スレーブキャッシュ更新変化が所望される場合
、モッドｂレジスタはそれに応じてプログラムされるべ
きである。
所有権機構に転じる。これらの機構は、データ一貫性を
維持するためのバスウォッチングを有する共有されたメ
モリおよび共有されたバス編成に基づいている。所有権
機構の基本的原理は、変数がただ１個のキャッシュによ
って所有されることである。所有キャッシュは変数の最
新バージョンを含み、さらに、それはその一貫性の維持
に対し責任がある。変数がキャッシュによって所有され
ない場合は、メモリは更新された値を含む。すべての所
有権機構において、変数はキャッシュにおけるいくつか
の（最大数５）状態のうちの１個にあり得る。ＩＣＵの
好ましい実施例により支持される５個の可能な状態（ブ
ロックステータス）は次のとおりである。
１、　排他的ライトスルー ２．　排他的コピーパック ３、　共有され修正されない ４、　共有され修正される ５、　有効でない 各所有権機構は、状態遷移を制御するハードウェアによ
り実現された状態マシンにより支持される。異なる所有
権機構は、読出一致、書込一致、書込ヒツト、および書
込ミスの場合において異なる動作を必要とする。キャッ
シュにおけるかつシステムにおけるハードウェア支持の
異なる量が一般にそれに応じて必要とされる。
所有権機構のいずれもキャッシュのソフトウェア制御を
必要としない。それらはより複雑なハードウェアの要求
をしてより亮性能を可能にする。
当業者には周知の６個の所有権機構が存在する。
それらは次のとおりである。
１、　　ライトワンス ２、　　バークレー ３、　　イリノイ ４、　　ファイアフライ ５、　　ドラボン ６、　　ツユ−チャーバス シナプス機構として公知であるもう１個の機構は、ライ
トワンス機構と非常に類似しているが、それは各キャッ
シュブロックに対するメインメモリに含まれる単一ビッ
トタグに依存する。この機構はＩＣＵにより直接には支
持されないが、それはライトワンスオプションおよび何
らかの外部論理を用いることにより実現され得る。
種々の所有権機構詳細は周知であり、印刷された出版物
において教示されるけれども、各機構の主な特徴の短い
説明が、完全さのために、かつこれらの機構がＩＣＵに
よりどのようにして支持されるかという説明を容易にす
るために明らかにされる。
ＩＣＵは、すべての上記所有権機構と、ことによると、
進展し得る他の機構とを支持する。これは所要のプログ
ラム可能オプションを選択することにより達成される。
すべての所有権機構において、書込ポリシーはフレキシ
ブルであるとしてプログラムされる。大半の書込アクセ
スはコピーパックポリシーを利用し得る。バスウォッチ
ングは読出しと書込みの両方に対し可能化される。先に
規定された柾々の制御フィールドを有するモッドｂレジ
スタは、種々の所有権機構を実現するために使用され得
る。
ライトワンス機構においては、排他的で修正されない状
態と、排他的で修正される状態と、共有され修正されな
い状態と、無効の状態とだけが規定される。共有され修
正される状態は使用されない。この機構の基本的な原理
は、最初にキャッシュにおいてヒツトするすべての書込
み（共有されたページへの書込み）がライトスルー動作
を引き起こすことである。次に、ブロックは排他的で修
正されるとして割当てられ、さらなる書込みがキャッシ
ュにおいてのみ実施され得る。スレーブキャッシュはブ
ロックのそれら自体のコピーを無効にする。排他的ブロ
ックへのコピーパック書込みが修正されたビットをセッ
トする。排他的で修正されたブロックがキャッシュによ
り所有され、さらに、別なキャッシュがそれを読出そう
とする（メモリはまた更新され、次にブロックは共有さ
れ修正されないとして割当てられる）場合には、データ
介入が利用される。この機構で、すべてのプロセッサア
クセスは共有されるとして割当てられるべきである。排
他的ブロックステータスはＡＳＴＣ入力により共有され
た支持を無効にすることに注目されたい。
バークレー機構においては、排他的で修正される状態と
、共有され修正されない状態と、共有され修正される状
態と、無効の状態のみが規定される。排他的で修正され
ない状態は利用されない。
排他的で修正されるブロックまたは共有され修正される
ブロックを含むキャッシュがそのオーナーである。読出
しの際のミスの場合は、ブロックは共有され修正されな
いとして割当てられる。共有されるブロックに対する書
込ヒツトの場合、書込同報通信動作が実施され、ブロッ
クは排他的で修正されないとして割当てられる。他のキ
ャッシュカフロックのそれら自体のコピーを無効にする
。
読出一致の場合においてはデータ介入がオーナにより実
施される。この機構で、すべてのプロセッサアクセスが
共有されるとして割当てられるべきである。
イリノイ機構においては、排他的で修正されない状態と
、排他的で修正される状態と、共有され修正されない状
態と、無効の状態のみが規定される。共有され修正され
ない状態は利用されない。
排他的で修正されるブロックを含むキャッシュがそのオ
ーナである。読出しの際のミスの場合は、ブロックは、
★ＨＩＴ入力に依存して、共有され修正されないかまた
は排他的で修正されないとして割当てられる。共有され
たブロックに対する書込ヒツトの場合、書込同報通信動
作が実施され、ブロックは排他的で修正されるとして割
当てられる。他のキャッシュはブロックのそれら自体の
コピーを無効にする。読出一致の場合には、データ介入
がオーナにより実施される。データ介入動作は最初のイ
リノイ機構規定とは異なっているが、終了結果は同一で
あることに注目されたい。最初の規定においては、所要
のデータのコピーを含むすべてのキャッシュが介入しよ
うとする。本件の場合においては、ブロックが修正され
る場合にのみにデータ介入が実施される。ブロックが共
有され修正されない場合、データはメモリから供給され
る。この機構で、プロセッサアクセスにより共有される
ビット割当ては不適切である。というのは、★ＨＡＴ信
号がこの目的のために利用されるからである。
ファイアフライ機構においては、排他的で修正されない
状態と、排他的で修正される状態と、共有され修正され
ない状態と、無効の状態のみが規定される。共有され修
正される状態は利用されない。排他的で修正されるブロ
ックを含むキャッシュがそのオーナである。読出しの際
のミスの場合、ブロックは★ＨＩＴ入力に依存して共有
され修正されないかまたは排他的で修正されないとして
割当てられる。共有されるブロックに対する書込ヒツト
の場合、ライトスルー動作が実施され、ブロックは★Ｈ
ＩＴ入力に従って共有され修正されないかまたは排他的
で修正されないとして割当てられる。メモリアレイにお
いては他のキャッシュがそれら自体のデータを更新する
。読出一致の場合にはオーナによりデータ介入が実施さ
れる。データ介入動作は最初のファイアフライ機構規定
とは異なっているが、終了結果は同一であることに注目
されたい。最初の規定においては、所要のデータのコピ
ーを含むすべてのキャッシュが介入しようとする。本件
の場合においては、ブロックが修正される場合のみ、デ
ータ介入が実施される。ブロックが共有され修正されな
い場合、データはメモリから供給される。この機構に対
し、プロセッサアクセスが共有されるビット割当ては不
適切である。というのは、★ＨＩＴ信号がこの目的のた
めに利用されるからである。
ドラボン機構においては、５個のブロックステータスす
べてが利用される。排他的で修正されるブロックかまた
は共有され修正されるブロックを含むキャッシュがその
オーナである。読出しの際のミスの場合は、ブロックは
★ＨＩＴ入力に依存して共有され修正されないかまたは
排他的で修正されないとして割当てられる。共有された
ブロックに対する書込ヒツトの場合は、ライトブロード
キャスト動作が実施され（メモリは更新されない）、さ
らに、ブロックは★ＨＩＴ入力に従って共有され修正さ
れないかまたは排他的で修正されないとして割当てられ
る。他のキャッシュがデータのそれら自体のコピーを更
新する。続出一致の場合、データ介入がオーナにより実
施される。この機構で、プロセッサアクセスが共有され
るビット割当ては不適切である。というのは、★ＨＩＴ
信号はこの目的のために利用されるからである。
ツユ−チャバス機構においては、５個のブロックステー
タスすべてが利用される。この機構は、他のすべての所
有権機構の実現（いくつかのわずかな修正を伴う）を可
能にするフレキシブルな機構である。読出および書込一
致ばかりでなく、ヒツトならびに読出および書込ミスの
場合に対するキャッシュ動作は、異なる所有権機構実現
に対し十分な柔軟性で規定される。★ＨＩＴ信号の利用
も任意である。ツユ−チャバス機構はＩＣＵの柔軟性に
より十分に支持される。ＩＣＵはツユ−チャバス機構に
より必要とされるよりもより多くの柔軟性を含み、その
ため、データ介入の際のメモリ更新および書込同報通信
支持と同様、いくつかの制限が除去される。この機構に
対し、プロセッサアクセスが共有されるビット割当てが
ソフトウェア割当てによりまたは★ＨＩＴ信号を利用す
ることにより実施され得る。
最後に、共有されるバス編成を有さない共有されるメモ
リに転じる。ます、共有されるバスマルチプロセッサ編
成においてのみバスウォッチング能力は有用であること
が注目されるべきである。
多重バスまたはクロスバ−スイッチを含む他の共有され
るメモリ編成もまたＩＣＵにより支持される。これらの
編成は、共有されるバスがシステムにおける、ネックと
なる場合に必要とされる。この場合、それらはより多数
のプロセッサとより良好な性能を可能にする。
これらの編成に対する基本的な支持は、メモリバスキャ
ッシュ命令である。メモリバスキャッシュ命令の詳細な
説明が先に述べられている。メモリアクセスをモニタし
かつ適当なＩＣＵにキャッシュ命令を出すために、外部
制御論理が必要とされる。この論理は、特殊なシステム
編成に従って設計され得る。それはすべてのメインメモ
リアクセスをモニタすることが可能であるべきである（
この機能はメモリ制御器に置かれ得る）。次に、包括的
な情報に従って、メモリバスキャッシュ命令が適当なキ
ャッシュに向けられ得る。そのような実現の詳細はシス
テム依存的であり、この発明の一部ではなく、多くの変
更が可能である。これらの編成に対するＩＣＵ支持を例
示するために、いくつかの基本的機能がここで説明され
る。
１個のキャッシュがメモリからブロックを読出そうとす
る場合、ブロックを共有されたまたは排他的なと示すた
めに、制御論理は書込ブロックステータス命令を利用し
得る。所有の変数の更新されたバージョンがメモリにで
はなくキャッシュの１個に存在する場合、次の命令、す
なわちワードを送れ、修正された場合はワードを送れ、
または修正された場合はブロックを送れの命令が更新さ
れたバージョンを受けるために利用され得る。
キャッシュのいくつかに存在する共有された変数はプロ
セッサの１個により書込まれる場合、ＩＣＵは書込情報
をライトスルーするかまたはライト同報通信するように
プログラムされ得る。ワードを無効にせよの命令、ブロ
ックを無効にせよの命令、またはキャッシュに書込めの
命令が、池のキャッシュのコピーを無効または更新する
ために利用され得る。
いずれかのキャッシュブロックのブロックステータスは
、ブロックステータスを読出せの命令およびブロックス
テータスを書込めの命令を利用することにより、必要な
ときはいつでも読出しまたは書込みがなされ得る。これ
は、キャッシュ内容に関する情報を集めるかまたはブロ
ックステータスを特定するために、制御論理により行な
われ得る。
共有されたヒツト、続出および書込ミスの場合にＩＣＵ
動作を特定するために、これらの編成に対しいくつかの
プログラム可能オプションがまた利用され得る。バスウ
ォッチングは、メモリバスキャッシュ命令の代わりに、
特殊な論理がＩＣＵＣ上メモリバス上出および書込動作
を出すように設計される場合に利用され得る。
多重バス編成においては、バスウォッチングとメモリバ
スキャッシュ命令の組合わせが利用され得る。バスウォ
ッチングは同一バスを共有するキャッシュのデータ一貫
性をカバーし得る。インターバスデーター質性、すなわ
ち別なバスに置かれるキャッシュにおけるデータに影響
を及ぼす１個のバス上の動作に対し、適切なアクセスを
転送するためにまたは適当なキャッシュにメモリバス命
令を出すために、特殊な論理が必要とされる。特殊論理
の設計は、当業者の能力範囲内でかつこの発明の範囲外
で申し分がない。
新規のＩＣＵの説明を完了するために、そのインターロ
ック機能が詳細に説明される。しかしながら、まず、よ
り一般的にはＩＣＵのコンテキストにおいては、当業者
は、インターロック変数がマルチプロセッサ環境または
マルチタスキング環境においてはセマフォおよび他の同
期変数のために利用されことを認めるであろう。同期変
数はまた、共有されるメモリ領域に対する保護キーとし
て利用され得る。インターロック変数へのアクセスは同
期化されるべきである。１個のプロセッサのみがいずれ
の所与の時間にもインターロック変数をアクセスするこ
とを可能にされるべきである。
インターロック変数のどのような読出しも変数の最新の
値を戻すべきである。
インターロック変数アクセスを支持するために、プロセ
ッサはいくつかのタイプのアトミック（ａｔｏｍｉｃ）
読出−修正−書込動作を含むべきである。これは、プロ
セッサによりアトミックな方法で変数を検査しかつそれ
に影響を及ぼすことを可能にするが、他のプロセッサは
干渉し得ない。
キャッシュメモリを含むシステムにおいては、インター
ロック変数は特殊な問題を生じるが、その理由は、それ
らのアクセスがキャッシュとは無関係に同期化されるべ
きであるからである。
この問題に対する簡単な解決方法は、すべてのインター
ロック変数をキャッシュ不能として割当てることである
。この場合、インターロック変数はキャッシュされるこ
とを可能にはせず、さらに、すべてのインターロックア
クセスがメモリへ向けられる。この方法は、大半の公知
のキャッシュシステムにおいて利用される。主な不利な
点は、メモリへのインターロック変数アクセスにより引
き起こされる、より低い性能と、より高いバス利用であ
る。インターロックアクセスの回数が増大するにつれて
、性能に及ぼす影響がひどくなり得る。
新規のＩＣＵと、実際に、それ自体の権利において新規
である後で説明されるべきインターロック機能は、イン
ターロック変数のキャッシングを考慮に入れている。こ
れは、達成されるべきより良好な性能とより低いバス利
用を可能にする。大半のインターロック変数アクセスは
より迅速であり、アクセスがキャッシュにおいてのみ行
なわれるので、メモリバス上には現われない。機構は簡
単であり、シングルチップＩＣＵで実現され得る。
インターロック変数と関連する同期化を保証するいくつ
かの方法がある。この発明の例示の実施例と関連するプ
ロセッサは、能率的なインターロッキングに必要とされ
る基本的動作を含む。これらは、援用されている、プロ
セッサ関連の同時係属出願において詳細に説明されてお
り、特定的には、ＬＯＡＤＳＥＴ命令、ＬＯＡＤＬ命令
、および５ＴＯＲＥＬ命令と、現プロセッサステタスレ
ジスタにおけるＬＫビットと、★ＬＯＣＫ出力である。
ＩＣＵは、インターロック変数を取扱うための２個の機
構を実現する。所望の機構は、モッドｂレジスタのキャ
ッシュインターロック可能化（ＣＩＬＥ）ビットをプロ
グラムすることにより選択され得る。
ＣＩＬＥビットがＬＯＷである場合、キャッシングイン
ターロック変数は不能化される。インターロックアクセ
ス（断定される★ＬＯＣＫビット）はキャッシュ不能ア
クセスとして取扱われる。キャッシュはヒツトを探索さ
れず、さらに、アクセスはロック支持（断定される★Ｍ
ＬＯＣＫ）てメモリバスへ転送される。このオプション
においては、インターロック変数取扱いはメモリ制御の
下にある。★ＭＬＯＣＫ信号が活性状態である間は、メ
モリはインターロック変数へのいずれのアクセスも不能
化されるべきである。メモリにおいてインターロック変
数をテストおよびセットするために、ＬＯＡＤＳＥＴ命
令が利用され得る。
ＣＩＬＥビットかＨＩＧＨである場合、インターロック
変数をキャッシュするための機能が可能化される。これ
は、インターロック変数のより有効な取扱いを可能にす
るためにＩＣＵに組込まれる、特殊機能である。それは
プロセッサと互換性　　　′があり、プロセッサの異な
るインターロック基本動作を利用する。
インターロックされた読出しおよび書込動作（★ＬＯＣ
Ｋは断定された状態にある）は特殊な方法で取扱われ得
る。インターロックされた読出しくＬＯＡＤＡＬ命令お
よびＬＯＡＤＳＥＴ命令に対しプロセッサにより発生さ
れる）は、それが共有されたブロックでヒツトしない限
り、ミスとして取扱われる。断定された状態にある★Ｍ
ＬＯＣＫで再ロード動作がメモリアドレス上で開始され
る０読出データはキャッシュにストアされ、ブロックは
共有されるとして割当てられる。共有されたブロックヒ
ツトに対し、データはメモリアドレスバスクアセクセス
なしでキャッシュにより供給される。
インターロックされた書込動作が、プロセッサＳ　Ｔ　
ＯＲＥ　Ｌ　ｌ：対してはＬＯＡＤｓＥＴ命令の書込み
とは異なって取扱われる。ＩＣＵは、書込アクセスの前
にくるサイクルにおいて★ＬＯＣＫ入力の状態に従って
２つのタイプのインターロック書込みの間で識別し得る
。★ＬＯＣＫビットがセットされた場合、その意味する
ところは、インターロック書込みはＬＯＡＤＳＥＴ命令
の書込みである、ということである。それがセットされ
なかった場合、これは５ＴＯＲＥＬの書込みである。
インターロックされた５ＴＯＲＥＬ書込みに対し、ＩＣ
Ｕはメモリに対するライトスルー動作を開始する。キャ
ツシュヒツトの場合、ブロックは無効にされる。
インターロックされたＬＯＡＤＳＥＴ書込みに対し、デ
ータはキャッシュへ書込まれる。ＬＯＡＤＳＥＴ命令の
読出アクセスがミスを発生した場合のみ、データはメモ
リにも書込まれる。これは、インターロックされた変数
が初めて読出されたときのみメモリが書込まれることを
保証する。
両方の場合に対し、★ＭＬＯＣＫ出力はメモリ書込動作
の間断室される。断定された★ＭＬＯＣＫを伴う書込み
が別なマスクにより実施される場合、他のすべてのキャ
ッシュがそれら自体のコピーを無効にする。
インターロック機能が可能化される（変数が可能である
かもしれない）場合、プロセッサがインターロック変数
をアクセスすべきである特殊な方法がある。ＬＯＡＤＳ
ＥＴ命令はインターロック変数をテストしかつセットす
るために利用される。
変数値が０である場合、それは使用中ではなく、プロセ
ッサ（またはプロセス）により利用され得る。ＬＯＡＤ
ＳＥＴ命令の結果、サブブロックがキャッシュにロード
されることに注目されたい。
このサブブロックはインターロック変数（ワード）を含
み、サブブロックサイズが１より大きい場合はことによ
るといくつかの他のワードを含む。ユーザは、この事実
を利用することが可能であり、かつインターロックされ
た変数の同一サブブロックに関連する情報を置くことが
可能である。
変数値が１である場合、それは使用中であり、それ（ま
たはそれが保護する領域）は利用され得ない。プログラ
ムは、使用中の待ち機構を利用して変数がフリーになる
までテストを続行し得るか、または他の動作（またはタ
スク）を行ないかつ後で変数を検査し得る。変数のテス
トは、ＬＯＡＤＳＥＴ命令を利用することにより行なわ
れる。
マスクＩＣＵは、最初のＬＯＡＤＳＥＴ命令に対しての
みメモリアドレスバスを使用する。変数はメモリから読
出され、共有されたブロックステータスでキャッシュに
置かれる。ＬＯＡＤＳＥＴの最初の書込みはまたメモリ
に書込まれる。次のＬＯＡＤＳＥＴ命令はキャッシュに
おいて（大抵の場合）ヒツトしメモリアドレスバスを使
用しない。他のキャッシュは、断定された★ＭＬＯＣＫ
での書込みの際の一致の場合、それら自体のコピーを無
効にする。
５ＴＯＲＥＬ命令は、インターロックされた変数のリリ
ースのために使用される。５ＴＯＲＥＬ命令の結果、断
定された★ＭＬＯＣＫでの書込アクセスがマスクキャッ
シュによりメモリアドレスバス上で開始され、変数はす
べての他のキャッシュにおいて無効にされる。変数がマ
スクキャッシュになお存在する場合は、それはまた無効
にされる。これは、プロセッサによるこの変数への次の
アクセスがミスになることを保証するために行なわれる
。変数は、最新値を得るためにメモリから読出されるで
あろう。マスクキャッシュによるインターロック変数の
利用の間、別なプロセッサが初めて（ＬＯＡＤＳＥＴを
用いて）同一変数をテストしようとしている場合には、
ＬＯＡＤＳＥＴの書込みはメモリアドレスバス上で出さ
れ、変数は他のすべてのキャッシュ（マスクキャッシュ
を含む）において無効にされる。
変数を待ち続けていたすべての他のプロセッサは、それ
らが次にそれをテストする場合にはメモリをアクセスし
なければならない。バス調停でかつ１個のキャッシュだ
けがフリーなインターロックされた変数を得る。
インターロック機能を用いることの主な利点は、より良
好な性能とより低いメモリバス利用である。
多くのインターロック変数アクセスを伴うマルチプロセ
ッサシステムにおいては、かなり性能改良がそれを用い
ることにより達成され得る。別な利点は、メモリ制御器
がインターロックアクセスを規則的なアクセスとして取
扱い得ることである。
インターロック機能は、ここで５照される適切な同時係
属出願において規定されるＲＩＳＣ／ＳＩＰプロセッサ
以外のもので実現され得ることがまた注目されるべきで
ある。
ここで説明されたものは、それ自体新規のＩＣＵと、フ
レキシブルなキャッシュシステム設計、新規のキャッシ
ュインターロック機能、新規でかつフレキシブルなマル
チプロセッサ支持機構、および集積キャッシュメモリ用
プリロード機構のためのＩＣＵの新規の返送とともに含
む。上述のことに関する詳細は、新規のＩＣＵ機能、そ
の内部レジスタ、入出力、サンプル命令セット、データ
フォーマット、プログラム可能性、支持されるシステム
のタイプなどに関して明らかされてきた。
この提示の点から、当業者は、先に明らかにされたこの
発明の目的が満たされたことを容易に認めるであろう。
新規の方法および装置の好ましい実施例および例示の具
体例の先の説明は、例示および説明のためのみに提示さ
れてきた。余すところがないことまたはこの発明を開示
された厳密な形態に限定することは意図されておらず、
さらに、明らかに多くの修正および変更が上記の教示に
鑑みて可能である。
ここに明らかにされた実施例および具体例は、それによ
って実行される特定の用途に適するように種々の実施例
においてかつ種々の修正を伴ってこの発明を最もうまく
当業者が利用することを可能にするように、この発明の
原理およびその実際の応用を最もうまく説明するために
提示された。
この発明の範囲は前掲の特許請求の範囲により規定され
ることが意図されている。
【図面の簡単な説明】
第１図は、２個の新規のＩＣＵを含む計算システムのブ
ロック図である。 第２図は、ピンパッケージと、新規のＩＣＵへのおよび
そこからの種々の人出力の図である。 第３図は、新規なＩＣＵを介する、第１図のプロセッサ
バスユニットとメモリバスユニットとの間のデータの流
れを描く、データの流れの図である。 第４図は、一方が命令キャッシュとして使用され、他方
がデータキャッシュとして使用される、１プロセツサあ
たり２個のＩＣＵを有する、簡略化され共有されるバス
マルチプロセッサのシステムの図である。 図において、１０は命令キャッシュ、１０２はデータキ
ャッシュ、１１０は命令プロセッサ、１５０は命令ＲＯ
Ｍ、１９０はメモリ、１９５は算術加速器、１９８はデ
ータ転送制御器である。 特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーホレーテッド

Claims (1)

  1. 【特許請求の範囲】 （１）計算シスムテにおいて、他のキャッシュ機能の実
    現と一緒に複数個のマルチプロセッサ支持機構の実現を
    支持する集積キャッシュユニット（ＩＣＵ）アーキテク
    チャであって、前記システムは、少なくとも中央処理ユ
    ニット（ＣＰＵ）と、前記ＣＰＵとＩＣＵの間の通信を
    容易にするプロセッサバス手段と、メモリと、前記メモ
    リとＩＣＵの間の通信を容易にするメモリバス手段とを
    含み、さらに （ａ）前記プロセッサバス手段に結合され、ＩＣＵ／プ
    ロセッサバスインターフェイスを制御するためのプロセ
    ッサバスユニットと、 （ｂ）前記メモリバス手段に結合され、ＩＣＵ／メモリ
    バスインターフェイスを制御するためのメモリバスユニ
    ットと、 （ｃ）前記プロセッサバスユニットと前記メモリバスユ
    ニットの両方に結合され、キャッシュ機能を実施するた
    めのプログラム可能キャッシュユニットとを備え、前記
    プロセッサ可能キャッシュが、前記ＩＣＵがマルチプロ
    セッサモードにおいて動作されるときはいつでも、前記
    複数個のマルチプロセッサ支持機構から特定のマルチプ
    ロセッサ支持機構を選択するために使用される得る１組
    の特殊レジスタを含む、集積キャッシュユニットアーキ
    テクチャ。 （２）前記プログラム可能キャッシュユニットが、第１
    の構成においては前記プログラム可能キャッシュ手段内
    に配置されかつ第２の構成においては前記プログラム可
    能キャッシュ手段の外部に配置されるメモリアレイ手段
    と関連する、請求項１に記載のＩＣＵアーキテクチャ。 （３）前記メモリアレイ手段が、キャッシュされたデー
    タおよび命令信号をストアし、かつ１組のブロックとし
    て編成され、各ブロックが予め定められた数のキャッシ
    ュされたワードに対応する、請求項２に記載のＩＣＵア
    ーキテクチャ。 （４）前記プログラム可能キャッシュユニットが可変な
    ブロックおよびサブブロックサイズ決定を支持する、請
    求項３に記載のＩＣＵアーキテクチャ。 （５）前記プログラム機能キャッシュユニットが、 （ａ）前記プロセッサバスユニットと前記メモリバスユ
    ニットとに結合され、アドレス信号を搬送するためのキ
    ャッシュユニットアドレスバスと、 （ｂ）前記プロセッサバスユニットと前記メモリバスユ
    ニットとに結合され、データ信号を搬送するためのキャ
    ッシュユニットデータバスと、 （ｃ）前記キャッシュデータバスに結合され、各ブロッ
    クの修正され、共有され、かつロックされたステータス
    の指示をストアするためのブロックステータスアレイ手
    段と、 （ｄ）前記プロセッサバス制御手段と前記メモリバス制
    御手段とに結合され、前記プログラム可能キャッシュユ
    ニットと、前記プロセッサバスユニットと、前記メモリ
    バスユニットとの動作を同期化しかつ制御するためのキ
    ャッシュユニット制御手段とをさらに備える、請求項３
    に記載のＩＣＵアーキテクチャ。 （６）前記キャッシュ制御手段が、有効なキャッシュア
    クセスのためにヒット信号を発生させるようにさらに働
    き、かつ前記特殊レジスタの組と前記ブロックステータ
    スアレイとにストアされたデータを維持および更新する
    、請求項５に記載のＩＣＵアーキテクチャ。（７）前記
    特殊レジスタの組が、２＾ｎ方向セット連想キャッシュ
    編成を選択するために少なくとも１ビットを有する少な
    くとも１個のプログラム可能レジスタを含み、その場合
    ｎが０より大きいかまたは０に等しい整数である、請求
    項６に記載のＩＣＵアーキテクチャ。 （８）前記複数個のマルチプロセッサ支持機構が、バス
    ウォッチングに関連する少なくとも１個の機構を含み、
    さらに、前記ＩＣＵアーキテクチャが、プロセッサバス
    キャッシュアクセスに対し透明である態様でバスウォッ
    チング能力を実現するための手段を備える、請求項７に
    記載のＩＣＵアーキテクチャ。 （９）前記マルチプロセッサ支持機構の組が所有権機構
    を含み、さらに、前記ＩＣＵアーキテクチャが、キャッ
    シュデータ一貫性を維持するためにバスウォッチングを
    利用する共有されたメモリ編成に基づいて少なくとも１
    個の所有権機構を支持するための手段を備える、請求項
    ８に記載のＩＣＵアーキテクチャ。 （１０）メモリバス読出アクセスとメモリバス書込アク
    セスの両方に対しバスウォッチングを可能化および不能
    化するための手段をさらに備える、請求項８に記載のＩ
    ＣＵアーキテクチャ。 （１１）データ介入オプションがバスウォッチングに関
    連して使用されることを選択的に可能化するための手段
    をさらに備える、請求項１０に記載のＩＣＵアーキテク
    チャ。 （１２）前記バスウォッチング能力の使用を介してキャ
    ッシュデータ一貫性を保証するための手段をさらに備え
    る、請求項１１に記載のＩＣＵアーキテクチャ。 （１３）読出しおよび書込みのキャッシュされたデータ
    を無効にする能力を含むＩＣＵのフレキシブルな制御を
    可能にする１組のキャッシュ命令を実現するための手段
    をさらに備える、請求項６に記載のＩＣＵアーキテクチ
    ャ。 （１４）マルチプロセッサにより共有されるメモリと共
    有されないメモリの両方の編成を支持する、請求項６に
    記載のＩＣＵアーキテクチャ。 （１５）すべてのマルチプロセッサ通信および同期化が
    、キャッシュデータ一貫性と一緒に、ソフトウェア制御
    を介して実施される手段をさらに備える、請求項１４に
    記載のＩＣＵアーキテクチャ。 （１６）共有されるメモリ編成が、プログラム可能イン
    ターロック動作および内部ＩＣＵ命令セットを介して制
    御される、請求項１５に記載のＩＣＵアーキテクチャ。 （１７）ライトスルーキャッシュを実現するための手段
    をさらに備える、請求項６に記載のＩＣＵアーキテクチ
    ャ。 （１８）ライトスルーの共有された変数でコピーバック
    キャッシュを実現するための手段をさらに備える、請求
    項６に記載のＩＣＵアーキテクチャ。 （１９）無効の動作を選択的に可能化するための、かつ
    前記無効の動作が可能化されないときはいつでも更新動
    作を可能化するための手段をさらに含む、請求項１０に
    記載のＩＣＵアーキテクチャ。 （２０）ライトスルーおよび無効動作と、ライト同報通
    信および無効動作と、ライトスルーおよび更新動作と、
    ライト同報通信および更新動作とを選択的に可能化する
    ための手段をさらに含む、請求項１０に記載のＩＣＵア
    ーキテクチャ。 （２１）前記ブロックステータスアレイ手段にストアさ
    れた共有されたブロックステータス情報のフレキシブル
    な割当てのための手段をさらに含む、請求項５に記載の
    ＩＣＵアーキテクチャ。 （２２）計算システムにおいて他のキャッシュ機能を支
    持する集積キャッシュユニット（ＩＣＵ）アーキテクチ
    ャにおいて複数個のマルチプロセッサ支持機構をフレキ
    シブルに実現する方法であって、前記システムが、少な
    くとも１個の中央処理ユニット（ＣＰＵ）と、前記ＣＰ
    ＵとＩＣＵの間の通信を容易にするプロセッサバス手段
    と、メモリと、前記メモリとＩＣＵの間の通信を容易に
    するメモリバス手段とを含み、さらに （ａ）前記プロセッサ手段に結合されるプロセッサバス
    ユニットを利用して前記ＩＣＵ内からＩＣＵ／プロセッ
    サバスインターフェイスを制御するステップと、 （ｂ）前記メモリバス手段に結合されるメモリバスユニ
    ットを利用して前記ＩＣＵ内からＩＣＵ／メモリバスイ
    ンターフェイスを制御するステップと、 （ｃ）前記プロセッサバスユニットと前記メモリバスユ
    ニットの両方に結合されるプロセッサ可能キャッシュユ
    ニットを利用して前記ＩＣＵ内からキャッシュ機能を実
    施するステップとを含み、前記プログラム可能キャッシ
    ュユニットが、前記ＩＣＵがマルチプロセッサモードで
    動作されるときはいつでも、前記複数個のマルチプロセ
    ッサ支持機構からマルチプロセッサ支持機構を選択する
    ために使用され得る少なくとも１個の特殊レジスタを含
    む、方法。 （２３）前記特殊レジスタにおいてビットを設定するこ
    とによりマルチプロセッサ支持オプションを可能化する
    ステップをさらに含む、請求項２２に記載の方法。 （２４）プログラム可能キャッシュユニットを利用して
    キャッシュ機能を実施する前記ステップが、 （ａ）前記プロセッサバスユニットと前記メモリバスユ
    ニットとに結合される内部キャッシュユニットアドレス
    バス上で前記ＩＣＵ内のアドレス信号を搬送するステッ
    プと、 （ｂ）前記プロセッサバスユニットと前記メモリバスユ
    ニットとに結合される内部キャッシュユニットデータバ
    ス上で前記ＩＣＵ内のデータ信号を搬送するステップと
    、 （ｃ）前記キャッシュデータバスに結合されるクロック
    ステータスアレイ手段に、各ブロックの修正され、共有
    され、かつロックされたステータスの指示をストアする
    ステップと、 （ｄ）前記プログラム可能キャッシュユニットと、前記
    プロセッサバスと、前記メモリバスユニットとの動作を
    キャッシュユニット制御手段を介して同期化および制御
    するステップとをさらに含む、請求項２３に記載の方法
    。 （２５）有効なキャッシュアクセスのためにヒット信号
    を発生させ、かつ前記キャッシュ制御手段を介して、前
    記特殊レジスタの組と前記ブロックステータスアレイと
    にストアされたデータを維持および更新するステップを
    さらに含む、請求項２４に記載の方法。 （２６）マルチプロセッサ環境において特定されたプロ
    セッサにより排他的に使用されるように変数をロックす
    るステップをさらに含む、請求項２２に記載の方法。 （２７）キャッシュデータ一貫性を保証することに向か
    うステップとして、プロセッサバスキャッシュアクセス
    に対し透明である態様で、バスウォッチングのステップ
    をさらに含む、請求項２２に記載の方法。 （２８）キャッシュデータ一貫性を保証するためのさら
    なるステップとしてデータ介入オプションがバスウォッ
    チングと関連して使用されることを可能にするステップ
    をさらに含む、請求項２７に記載の方法。
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