JPH01240959A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、システムバスに対するバス使用権の制御を行
うマイクロコンピュータ装置に関する。

（従来の技術） 第２図に、従来のシステムバス形式を採用したマイクロ
コンピュータ装置のブロック図を示す。

この装置は、システムバス制御部１により使用権を制御
されるシステムバス２と、このシステムバス２に接続さ
れてデータの処理演算を行う０２０部３と、同じくシス
テムバス２に接続されてダイレクトメモリアクセスを行
うＤＭＡ制御部４と、ランダム・アクセス・メモリ等か
ら成る記憶部５とから構成されている。この装置におい
て、０２０部３にはマイクロコンピュータ、例えば米国
モトローラ社製ＭＣ６８０１０が使用され、ＤＭＡ制御
部４には例えば、日立製作新製ＨＤ６３４５０が使用さ
れる。

このような装置は、０２０部３やＤＭＡ制御部４が、バ
ス使用権要求をシステムバス制御部１に対して出力する
と、システムバス制御部１は、そのバス使用権を要求し
たものにバスを占有させ、所定の処理を実行させる。例
えば、ＣＰＵ部３がバス使用権を獲得すると、記憶部５
の中に格納されたデータをアクセスし、或はＤＭＡ制御
部４に対し所定の制御のためのアクセスを実行する。ま
た、ＤＭＡ制御部４がバス使用権を獲得すると、例えば
図示しない外部記憶装置から記憶部５に対して、ダイレ
クトメモリアクセス制御を実行する。

第３図には、このようなバス使用権の制御の説明図を示
す。また第４図には、その動作のタイムチャートを示す
。

図において、０２０部３からシステムバス制御部１に対
し、バスリクエスト信号１０１が出力されるよう結線さ
れ、ＤＭＡ制御部４からシステムバス制御部１に対し、
バスリクエスト信号１０３が出力されるよう結線されて
いる。又、システムバス制御部１から０２０部３及びＤ
ＭＡ制御部４に対し、バスグランド信号１０２或は１０
４が出力されるよう結線されている。更に、プルアップ
抵抗６を接続したラインに対してＣＰｔＪ部３及びＤＭ
Ａ制御部４からバスビジー信号１０５が出力され、これ
がシステムバス制御部１に入力するよう結線されている
。又、０２０部３とＤＭＡ制御部４との間は、互いにア
クセス制御線１０６で結線されている。

上記バスリクエスト信号１０１は、０２０部３がシステ
ムバス制御部１に対し、バス使用権を要求する信号であ
る。又、バスリクエスト信号１０３は、ＤＭＡ制御部４
がシステムバス制御部１に対しバス使用権を要求する信
号である。一方、パスグランド信号＋０２は、システム
バス制御部１が０２０部３に対しシステムバスの使用権
を許可する信号である。更に、パスグランド信号１０４
は、システムバス制御部１がＤＭＡ制御部４に対し、シ
ステムバスの使用権を許可する信号である。

また、バスビジー信号１０５は、０２０部３或はＤＭＡ
制御部４がバス使用権を許可された場合に出力される信
号である。

ここで、先ず０２０部３がバス使用権を要求する動作を
説明する。

尚、本発明の説明において、以下、各回路ブロックから
出力される信号は全ていわゆるロウアクティブ、即ちロ
ウレベル“Ｌ”の場合に有効であり、ハイレベル゛°Ｈ
”の場合に無効であるものとする。まず、０２０部３が
バス使用権を要求する場合、０２０部３がバスリクエス
ト信号１０１を有効”Ｌ”にし、これがシステムバス制
御部１に入力する［第４図（ａ）］。システムバス制御
部１がこのバスリクエスト信号１０１を受け入れると、
バスグランド信号１０２を有効“Ｌ”にし、０２０部３
に対し応答する［第４図（ｂ）］。

ＣＰｔＪ部３は、ここで予めバスビジー信号＋０５ライ
ンが無効状態“Ｈ”であることを確認した後、バスビジ
ー信号１０５を有効“Ｌ”にする［第４図（ｅ）］。バ
スビジー信号１０５が有効“Ｌ“にされると同時にバス
使用権は０２０部３の所有となる。これによって、０２
０部３は、例えば記憶部５とアクセスを開始し、ＣＰＵ
サイクルが実行される［第４図（ｆ）］。こうしてＣＰ
ｔＪサＣＰＵサイクル後、０２０部３はバスリクエスト
信号１０１を無効“Ｈ”にする［第４図（ａ）］。この
バスリクエスト信号１０１が無効“Ｈ”になると、シス
テムバス制御部１はパスグランド信号１０１を無効“Ｈ
”にする［第４図（ｂ）］。この後もＣＰＵサイクルが
継続するが［第４図（ｆ）］、このＣＰＵサイクルが終
了すると、０２０部３はバスビジー信号１０５を無効“
Ｈ”にしてバス使用権を放棄する［第４図（ｅ）］。こ
うしてＣＰＵザイクルが終了する［第４図（ｆ）］。

ＤＭＡ制御部４がバス使用権を要求する場合には、バス
リクエスト信号１０３が出力される［第４図（Ｃ）］。

これに対してシステムバス制御部１は０２０部３に対す
るパスグランド信号１０２が無効“Ｈ”になった後、パ
スグランド信号１０４を出力する［第４図（ｄ）］。Ｄ
ＭＡ制御部４は、先に０２０部３によって有効”Ｌ“に
されたバスビジー信号ＩＱ５を監視して、これが無効”
　Ｈ”になった後、バスビジー信号１０５を有効“Ｌ”
にし、バス使用権を獲得する［第４図（ｅ）］。

以下、ＤＭＡサイクルが実行される［第４図（ｆ）　　
コ　。

尚、このような回路において、０２０部３とＤＭＡ制御
部４の出力するバスリクエスト信号１０１と１０３が競
合した場合には、予め定められた優先度により何れか一
方の信号が採用される。

（発明が解決しようとする課題） 第５図には、従来のＤＭＡ制御部４の周辺回路も含めた
実際の詳細なブロック図も示した。この回路は、４つの
インバータ１１，１４，１５゜１６と、アンド回路１２
と、ナンド回路１３と、オーブンコレクタ出力用のナン
ド回路１７とを備久ている。そしてこれらの間に３つの
Ｄタイプフリップフロップ素子２１，２２．２３が挿入
されている。

ここで、インバータ１１，１４，１５．１６には、例え
ば米国ＴＩ社製５Ｎ７４０４が使用されている。又、ア
ンド回路１２には例久ば米国ＴＩ社製５Ｎ７４０８が使
用される。又ナンド回、路１３には、例えば米国ＴＩ社
製５Ｎ７４００が使用される。更にオーブンコレクタ出
力用ナンド回路１７には、例えば米国１゛１社製５Ｎ７
４Ｓ３８が使用される。又、Ｄタイプフリップフロップ
２１，２２．２３には、例えば米国ＴＩ社製ＳＮ７４７
４が使用される。そしてＤＭＡ制御部４には、例えば日
立製作新製ＨＤ　６３４５０が使用される。

ここでインバータ１１には、システムバス制御部１から
パスグランド信号１０４が人力するよう結線され、この
インバータ１１の出力とオーブンコレクタ出力用ナンド
回路１７から出力されるバスビジー信号１０５とがアン
ド回路１２に入力される。アンド回路１２の出力はフリ
ップフロップ２１に入力する。フリップフロップ２１の
出力とフリップフロップ２２の出力とがナンド回路１３
に入力し、ナンド回路１３の出力がＤＭＡ制御部４のバ
スグランド端子（ＢＧ）に入力する。ＤＭＡ制御部４の
バスリクエスト端子（ＢＲ）は、インバータ１４を介し
てフリップフロップ２２に入力し、このフリップフロッ
プ２２の出力は、インバータ１５を介してバスリクエス
ト信号１０３として出力される。

また、ＤＭＡ制御部４のバスグラントアック信号（ＢＧ
ＡＣＫ）はプルアップ抵抗７に接続された信号線を介し
て、インバータ１６に入力し、このインバータ１６の出
力信号がフリップフロップ２３に人力する。フリップフ
ロップ２３の出力はオーブンコレクタ出力用ナンド回路
１７に入力する。このナンド回路１７の出力は、バスビ
ジー信号１０５となる。

第６図は、第５図に示したＤＭＡ制御部４の動作を説明
するタイムチャートである。

まず、第５図に示した各Ｄタイプフリップフロップ２１
，２２．２３には、制御用の基準クロック信号１００　
（ＣＬＫ）が入力する［第６図（ａ）］。ここで、ＤＭ
Ａ制御部４がバス使用権を要求する場合、そのＢＲ端子
から出力された信号１０３ａがロウレベルになり、イン
バータ１４の出力側の信号１０３ｂがハイレベルになっ
てＤタイプフリップフロップ２２に入力する。このフリ
ップフロップ２２の出力信号１０３ｃは、クロック信号
１００の立ち上がりに同期してハイレベルになり、イン
バータ１５を介して有効“Ｌ”のバスリクエスト信号１
０３が出力される［第６図（ｂ）］。このバスリクエス
ト信号１０３が、先に第３図を用いて説明したように、
システムバス制御部１に入力すると、システムバス制御
部１はバスグランド信号１０４を出力する［第６図（Ｃ
）］。このパスグランド信号１０４は、第５図において
インバータ１１を介して入力する。

ここで、バスビジー信号１０５が無効“Ｈ”である場合
には、アンド回路１２を介してパスグランド信号＋０４
がフリップフロップ２１に入力する。

そして、このフリップフロップ２１からは、クロック信
号１００の立ち上がりのタイミングに同期してハイレベ
ルになる信号がナンド回路１３に入力する。ここで、ナ
ンド回路１３にはフリップフロップ２２の出力信号が入
力しているが、フリップフロップ２２の出力信号は、先
にバスリクエスト信号１０３を有効“Ｌ“にした段階で
ハイレベルとなっているので、ナンド回路１３の出力が
ロウレベルになり、ＤＭＡ制御部４のＢＧ端子にパスグ
ランド信号１０４が入力することになる。

このＤＭＡ制御部４は、パスグランド信号１０４が入力
すると、バスグラントアック端子からバスグラントアッ
ク信号１０７を出力する［第６図（ｄ）］。このバスグ
ラントアック信号１０７は、インバータ１６により反転
されてフリップフロップ２３に入力する。フリップフロ
ップ２３の出力は、クロック信号１１の立ち上がりに同
期してハイレベルとなる。この信号はナンド回路１７を
経て出力され、バスビジー信号１０５を有効“Ｌ“にす
る。その後ＤＭＡサイクルが開始されることは、先に第
２図等を用いて説明した通りである。

ＤＭＡサイクルが開始されると、ＤＭＡ制御部４は、そ
のＢＲ端子の出力信号１０３ａをハイレベルにする。こ
れによってインバータ１４の出力信号はロウレベルとな
り、フリップフロップ２２及びインバータ１５を介して
バスリクエスト信号１０３が無効′Ｈ”になる。それに
呼応して、システムバス制御部１から出力されるパスグ
ランド信号１０４が無効“Ｈ”になり、インバータ１１
、アンド回路１２、フリップフロップ２１及びナンド回
路１３を介してＤＭＡ制御部４のＢＧ端子に入力する。

その後、ＤＭＡサイクルが終了すると、ＤＭＡ制御部４
はパスゲランドアツク端子の出力をハイレベルにし、こ
れによってインバータ１６、フリップフロップ２３及び
ナンド回路１７を介して、バスビジー信号１０５が無効
“Ｈ”になる。こうしてバス使用権が放棄される。

ところで、ここで第６図のタイムチャートを眺めてみる
と、ＤＭＡ制御部４がバスリクエスト信号１０３を出力
し、これに対し、システムバス制御部からパスグランド
信号１０４が返されるそのタイミングは、同図（ｂ）及
び（Ｃ）に示すように、比較的速い応答で行われる。

ところが、パスグランド信号１０４がＤＭＡ制御部４に
入力した後、バスグラントアック信号１０７が出力され
るのは、第６図（Ｃ）、（ｄ）に示すように比較的応答
が遅い。これは、従来使用されているＤＭＡ制御部４の
回路素子に一般に見られる特性である。パスグランド信
号１０４がシステムバス制御部１から出力された後は、
ＤＭＡサイクルが終了するまで、いわゆるＤＭＡ転送モ
ードと呼ばれて、ＤＭＡ制御部４が実質的にシステムバ
スを占有している状態になる。この図を見て分るように
、ｌ）ＭＡサイクルが実行されている以前、即ち、パス
グランド信号１０４がＤＭＡ制御部４に入力されてから
、ＤＭＡ制御部４からバスグラントアック信号１０７が
出力されるまでの間の時間Ｔが比較的長いということは
、バス占有時間を実質的に増大していることになる。こ
れではシステムバスの有効利用が図れない。

本発明は以上の点に着目してなされたもので、ＤＭＡ制
御部によるバス占有時間の実質的な増大を抑え、データ
処理能力を改善したマイクロコンピュータ装置を提供す
ることを目的とするものである。

（課題を解決するための手段） 本発明のマイクロコンピュータ装置は、システムバス制
御部により使用権を制御されるシステムバスと、このシ
ステムバスに接続されてデータの処理演算を行うＣＰＵ
部と、同じく前記システムバスに接続されてダイレクト
メモリアクセス制御を行なうＤＭＡ制御部と、このＤＭ
Ａ制御部が、前記システムバス制御部に対してバス使用
権を要求するために出力するバスリクエスト信号を受け
入れて高速処理用バスリクエスト信号を出力する高速処
理回路とを有し、この高速処理回路は、前記ＤＭＡ制御
部の出力するバスリクエスト信号に基づき、前記システ
ムバス制御部がバスの使用を認めるとき出力すべきバス
グランド信号を生成して前記ＤＭＡ制御部に返送し、こ
れに対してそのＤＭＡ制御部から出力される、バス権占
有表示用のパスゲランドアツク信号を高速処理用バスリ
クエスト信号として、前記システムバス制御部に向けて
出力することを特徴とするものである。

（作用） 以上の装置は、高速処理回路がＤＭＡ制御部の出力する
バスリクエスト信号を用いてパスグランド信号を生成し
、システムバス制御部の介在なしにＤＭＡ制御部にパス
ゲランドアツク信号を出力させてしまう。このパスゲラ
ンドアツク信号を高速処理用バスリクエスト信号として
システムバス制御部に向けて出力する。この高速処理用
バスリクエスト信号がシステムバス制御部に入力すると
、システムバス制御部からパスグランド信号がＤＭＡ制
御部に入力したとき、その信号を利用して直ちにバスビ
ジー信号を生成することができる。このようにして、Ｄ
ＭＡ制御部がパスグランド信号を受け入れてからパスゲ
ランドアツク信号を出力する応答時間を短縮することが
できる。

尚、このように高速応答を可能にすると、ＣＰＵ部と、
ＤＭＡ制御部の出力するバスリクエスト信号が競合し易
い。そこで、ＣＰＵ部がＤＭＡ制御部を制御し、そのバ
ス使用権要求のためのバスリクエスト信号の出力タイミ
ングを自ら決定するようにすれば、バスリクエスト信号
の競合を防止することができる。又１．或は、一定の競
合調整回路を設ける。この場合、ＣＰＵ部はバスリクエ
スト信号の出力に先行してアクセス予告信号を出力する
。このアクセス予告信号は、ＤＭＡ制御部から出力され
るバスリクエスト信号と比較され、これによってＣＰＵ
部とＤＭＡ制御部のバスリクエスト信号の優先度が決定
される。

（実施例） 第１図は、本発明のマイクロコンピュータ装置の実施例
を示すブロック図である。

この装置のシステム構成は、第２図に示した従来装置と
全く同様である。そして、バス使用権制御に着目すると
第１図に示すようになる。

ここには、システムバスの使用権を制御するシステムバ
ス制御部１と、このシステムバスに接続されてデータの
処理演算を行うＣＰＵ部３と、ＤＭＡ制御部４が設けら
れている。これらの各回路ブロックは、既に第２図や第
３図を用いて説明したものと同一であり、同一部分には
同一符合を付した。

更にこの装置には、ＤＭＡ制御部４とシステムバス制御
部１との間に高速処理回路１０が挿入されている。又、
ＣＰＵ部３のバスリクエスト信号をシステムバス制御部
１に向けて出力する回路に競合調整回路１１が挿入され
ている。

高速処理回路１０は、ＤＭＡ制御部４からバスリクエス
ト信号ＩＱ３を受け入れ、これに対して高速処理回路１
０の内部で生成したパスグランド信号１０８を出力し、
更にＤＭＡ制御部４から出力されたパスゲランドアツク
信号１０７を受け入れるよう結線されている。又、高速
処理回路１０からは、システムバス制御部ｌに対し高速
処理用バスリクエスト信号１０９が出力されるよう結線
されている。更に、この高速処理回路１０には、システ
ムバス制御部１からバスグランド信号１０４が入力し、
これに対してバスビジー信号１０５が返されるよう構成
されている。

一方、競合調整回路１１には、０２０部３からバスリク
エスト信号１０１とアクセス予告信号２０２とが入力し
、ＤＭＡ制御部４からバスリクエスト信号１０３が入力
するよう結線されている。そして、この競合調整回路１
１からシステムバス制御部１に向けて、０２０部３から
のバスリクエスト信号２０１が出力されるよう結線され
ている。

〈回路の基本動作〉 以上の回路において、バス使用権確保に関する動作モー
ドは次の３種類となる。

第１に、０２０部３がＤＭＡ制御部４を除くシステムバ
ス上の資源をアクセスするモードである。又、第２には
、ＤＭＡ制御部４がシステムバス上の資源である記憶部
等をアクセスするモードである。そして第３番目は、０
２０部３がＤＭＡ制御部４をアクセスするモードである
。

先ず、第１番目の、０２０部３がバス使用権を確保する
モードの動作を説明する。

この実施例においても、既に第３図を用いて説明したと
同様、各部の信号はロウアクティブであるものとする。

先ず、０２０部３から出方されるバスリクエスト信号＋
０１が有効“Ｌ”となる。そして他の信号、即ちアクセ
ス予告信号２０２、ＤＭＡ制御部４から出力されるバス
リクエスト信号１０１等は無効“Ｈ”とされている。

競合調整回路１１は、このバスリクエスト信号１０１を
そのままバスリクエスト信号２０１として、システムバ
ス制御部１に向けて出力する。システムバス制御部１は
、パスグランド信号＋０２を有効“Ｌ”にし、これを０
２０部３に向けて出力する。０２０部３は、バスビジー
信号１０５が無効状態であることを確認した後、このバ
スビジー信号１０５を有効“Ｌ“にする。これと同時に
バス使用権は０２０部３の所有となり、ＣＰＵサイクル
が実行される。その後ＣＰＵ部３は、バスリクエスト信
号１０１を無効“Ｈ”にし、これに呼応してシステムバ
ス制御部１はパスグランド信号１０２を無効“Ｈ”にす
る。その後ＣＰＵ部３によるＣＰＵサイクルが完了する
と、０２０部３はバスビジー信号１０５を無効“Ｈ”に
しバス使用権を放棄する。

以上、ＣＰＵ部のバス使用権獲得に対する第１番目のモ
ードの一連の動作は、既に第３図を用いて説明した従来
の装置とほぼ同様である。

〈高速処理回路の動作〉 次に、ＤＭＡ制御部４がバス使用権を要求する動作を説
明する。

先ず、ＤＭＡ制御部４がバスリクエスト信号１０３を有
効“Ｌ　”にすると、この信号が高速処理回路１０に入
力する。

高速処理回路１０は、バスリクエスト信号の競合がない
場合、直ちにパスグランド信号１０８を生成しこれをＤ
ＭＡ制御部４に対して出力する。

ＤＭＡ制御部４は、このパスグランド信号１０８を受け
て、バスグラントアック信号１０７を高速処理回路１０
に向けて出力する。高速処理回路１゜は、このバスグラ
ントアック信号１０７を高速処理用バスリクエスト信号
１０９として、システムバス制御部１に対して送り出す
。そしてシステムバス制御部１は、この高速処理用バス
リクエスト信号１０９が有効“Ｌ”となった場合、パス
グランド信号１０４をＤＭＡ制御部４に向けて出力する
。高速処理回路１０は、このパスグランド信号１０４を
受け、バスビジー信号１０５が有効でないことを確認し
た後、バスビジー信号１０５を有効”Ｌ”にする。この
時点から、ＤＭＡ制御部４はシステムバスの使用権を獲
得し、Ｄ　Ｍ　Ａサイクルが開始される。

その後、ＤＭＡ制御部４は、バスリクエスト信号＋０３
を無効“Ｈ”にし、高速処理回路１ｏはこれを受けてパ
スグランド信号１０８と高速処理用バスリクエスト信号
＋０９を無効“Ｈ”にする。システムバス制御部１は、
それに呼応してバスグランド信号１０４を無効“Ｈ”に
する。ＤＭＡ制御部４がＤＭＡサイクルを終了した後、
バスグラントアック信号１０７を無効“Ｈ″“にすると
、高速処理回路１０はこれを受けてバスビジー信号１０
５を無効にする。これにより、ＤＭＡ制御部４における
バス使用権が放棄される。

以上の処理を見て分るように、本発明の装置においでは
、ＤＭＡ制御部４がバスリクエスト信号１０３を出力し
ても、これはシステムバス制御部１に直接出力されない
。そして、バスグラントアック信号１０７に基づいて、
高速処理回路１０は、高速処理用バスリクエスト信号１
０９をシステムバス１に出力し、システムバス制御部１
からパスグランド信号１０４を受けて直ちにＤＭＡサイ
クルを開始することができる。

従って、このような処理を行なうと、第５図に示したＤ
ＭＡ転送モード開始からＤＭＡサイクル開始までの時間
、即ち、Ｄ　Ｍ　Ａ制御部４がパスグランド信号号１０
４を受け入れて、バスグラントアック信号１０７を出力
するまでのＴの時間については、高速処理回路１０がそ
の応対をしており、この間システムバスを占有すること
がない。即ち、ＤＭＡ制御部４がバス使用権要求をする
手順において、システムバスな占有する時間が、従来の
場合に比べて、第６図に示したおよそＴの時間分短縮化
されることになる。この結果、システムバスはその空き
時間を利用して、ＣＰＵ部３等により有効に活用される
ことになる。

〈競合調整回路の動作〉 ところで、このような高速回路を採用した場合、ＣＰＵ
部３がＤＭＡ制御部４をアクセスしようとした場合に、
特にＤＭＡ制御部４がバスリクエスト信号１０３を出力
し、高速処理回路１０から高速処理用バスリクエスト信
号１０９がシステムバス制御部１に向けて出力されるま
での間に、ＣＰ　Ｕ部３がＤＭＡ制御部４に対するアク
セスのためのバスリクエスト信号１０１を出力したよう
な場合に、バスリクエスト信号の競合が生じ、システム
バス制御部１による効率的な制御が困難となろ。

その解決のためには２通りの手段がある。１つには、Ｃ
ＰＵ部３が、ＤＭＡ制御部４の動作を制御し、そのバス
使用権の要求等の動作を予め掌握して動作するようにす
る。このような場合には、ＣＰＵ部３が自発的にバスリ
クエスト信号の競合を避けることになるから問題は生じ
ない。又、別の手段として、ＣＰｔＪ部３からバスリク
エスト信号が出力される場合に、ＤＭＡ制御部４からバ
スリクエスト信号が出力されているか否かによって、一
定の競合調整を行なう回路を設けることである。

第１図の実施例には、そのための競合調整回路を挿入し
ている。

この競合調整を有効に行なうために、ＣＰＵ部３からは
、本来のバスリクエスト信号１０１の他に、予めＤＭＡ
制御部４に対しアクセスを実行する予告を行なうための
アクセス予告信号２０２が出力されるようになっている
。そして、競合調整回路１１は、ＣＰＵ部３から既にア
クセス予告信号２０２が出力されている場合には、ＤＭ
Ａ制御部４からバスリクエスト信号１０３が出力された
としでも、高速処理回路１０による高速処理用バスリク
エスト信号１０９の出力を抑止する。

その逆に、アクセス予告信号２０２が出力される前に、
ＤＭＡ制御部４からバスリクエスト信号１０３が出力さ
れていた場合には、ＤＭＡ制御部４のバス使用権獲得を
優先させる。

アクセス予告信号２０２によって、競合調整回路中でバ
スリクエスト信号を選択的に抑止するようにすれば、見
掛は上システムバスには最適タイミングでいずれかのバ
スリクエスト信号が出力される。これによっても無駄な
競合を防止し、システムバスの占有時間を短縮できる。

〈具体的な実施例の結線図〉 第７図に、本発明のより具体的な実施例の結線図を示し
、その詳細な動作を説明する。

この回路は、ＣＰＵ部３から出力されるバスリクエスト
信号１０１と、アクセス予告信号２０２と、ＤＭＡ制御
部４から出力されるバスリクエスト信号１０３　と、バ
スグラントアック信号１０７と、システムバス制御部ｌ
からＤＭＡ制御部４へ入力するバスグランド信号１０４
とを受け入れ、ＤＭＡビジー信号２０３と、０２０部３
のシステムバス制御部１へのバスリクエスト信号と、Ｄ
ＭＡ制御部４に対するパスグランド信号＋０８と、高速
処理用バスリクエスト信号１０９と、バスビジー信号１
０５とを出力するよう構成された回路である。

この回路には、２つのノア回路３１及び５２と、４つの
オア回路３４，３５．４１及び５３と、１つのアンド回
路３８と、７つのナンド回路３６．４０，４４．４６，
４７，４８．５１と、３つのインバータ４２，４５．５
０とが設けられている。又、この他に６個のＤタイプフ
リップフロップ回路３２，３３，３７，３９．４３．４
９が設けられている。

先ず、０２０部３からのバスリクエスト信号］、　０１
は、オア回路５３の一端に入力し、０２０部３から出力
されたアクセス予告信号２０２はノア回路５２に入力し
、同時にノア回路３１に入力する。ノア回路５．２の出
力は、オア回路５３の他端に入力する。オア回路５３か
らは、システムバス制御部ｌヘバスリクエスト信号２０
１が出力される。ノア回路３１の出力はフリップフロッ
プ３２に入力し、その出力はフリップフロップ３３に入
力してオア回路３４を通じてＤＭＡビジー信号２０３と
して出力される。このＤＭＡビジー信号２０３は、ノア
回路５２の他端に入力している。

一方、ＤＭＡ制御部４の出力するバスリクエスト信号１
０３は、オア回路３５の一端に入力する。

このオア回路３５の他端には、フリップフロップ３２の
出力が入力する。オア回路３５の出力は、３人カナン回
路３６に入力する。このナンド回路３６には、ＤＭＡ制
御部４のパスゲランドアツク信号１０７が入力し、更に
ＤＭＡ制御部４に入力すべきパスグランド信号１０８が
入力する。３人力ナント回路３６の出力はフリップフロ
ップ３７に入力し、このフリップフロップ３７の出力と
フリップフロップ３２の反転出力が、アンド回路３８に
入力する。

アンド回路３８の出力は、先にアクセス予告信号２０２
が入力したノア回路３１に入力すると共に、フリップフ
ロップ３９を介してナンド回路４０に入力する。ナンド
回路４０のもうの一方端子には、３人力ナント回路３６
の出力が入力する。そして、このナンド回路４０の出力
は、フリップフロップ３３の出力と共にオア回路３４に
入力して、ＤＭＡビジー信号２０３となる。又、このＤ
ＭＡビジー信号２０３とノア回路３５から出力されるＤ
ＭＡ制御部４のバスリクエスト信号１０３は、オア回路
４１に入力し、これがパスグランド信号１０８としてＤ
ＭＡ制御部４のＢＧ端子に入力される。

更に、ＤＭＡ制御部４の出力するパスゲランドアツク信
号１０７は、インバータ４２を介してフリップフロップ
４３に入力する。このフリップフロップ４３の出力は、
ナンド回路４４及びナンド回路４７に向けて出力される
。ナンド回路４７の出力は、ナンド回路４８に入力しＤ
タイプフリップフロップ４９に入力するが、このフリッ
プフロップ４９の出力がナンド回路４７の一端に入力し
ている。

又、システムバス制御部１から入力するＤＭＡ制御部４
へのパスグランド信号１０４は、インバータ４５を介し
てナンド回路４６に入力し、このナンド回路４６の出力
信号がナンド回路４８に入力している。又、フリップフ
ロップ４９の出力は、インバータ５０を介してナンド回
路４４に入力し、高速処理用バスリクエスト信号１０９
の生成の制御を行なう他、オーブンコレクタ出力用アン
ド回路５１を通じてバスビジー信号１０５として出力さ
れる。このバスビジー信号１０５は、パスグランド信号
１０４の反転信号と共にアンド回路４６にも入力してい
る。

尚、各フリップフロップ３２，３３，３９゜４３．４９
には、システムバスから第６図で説明した基準クロック
（ＣＬＫ）が入力する他、ＤＭ’Ａ機能のリセットのた
めのリセット信号（これもロウアクティブ）が入力する
よう結線されている。

以上の構成の回路においては、ＤＭＡ制御部４には例え
ば日立製作所１１ＨＤ６３４５０を使用し、ノア回路に
は例えば米国Ｔ１社製５Ｎ７４０２を使用し、Ｄタイプ
フリップフロラプ回路については例えば米国ＴＩ社製５
Ｎ７４７４を使用し、オア回路においては例λば米国Ｔ
１社製５Ｎ７４３２を使用し、ナンド回路については例
えば米国ＴＩ社製５Ｎ７４１０を使用し、アンド回路に
ついては例λば米国ＴＩ社製５Ｎ７４０８を使用し、ナ
ンド回路については例えば米国ＴＩ社製５Ｎ７４００を
使用し、インバータについては例えば米国ＴＩ社製５Ｎ
７４０４を使用し、オーブンコレクタ出力のナンド機能
回路については例えば米国ＴＩ社製５Ｎ７４３３８を使
用する。

この回路において、オア回路５３は、０２０部３からの
バスリクエスト信号１０１が出力され、アクセス予告信
号２０２やＤ　Ｍ　Ａビジー信号２０３が無効である場
合に、その０２０部３からのバスリクエスト信号１０１
をシステムバス制御部１にそのまま出力するために設け
られた回路である。

又、オア回路５２は、アクセス予告信号２０２が出力さ
れており、ＤＭＡビジー信号２０３がこれより早く出力
されている場合には、ＣＰＵバスリクエスト信号１０１
の出力を阻止し、反対に、ＣＰＵからバスリクエスト信
号１０１が出力され、かつ、アクセス予告信号２０２が
ＤＭＡビジー信号２０３より早く出力されている場合に
、バスリクエスト信号１０１のシステムバス制御部１へ
の出力を許容する回路である。

尚、このＤＭＡビジー信号２０３というのは、ＤＭＡ制
御部４が既にバスリクエスト信号１０３を出力し、オア
回路４１からバスグランド信号１０８が返され、バスグ
ラントアック信号＋０７が出力されてナンド回路３６が
開いたとき、即ち、まだシステムバス制御部１からパス
グランド信号１０４を受けていない段階で出力され、０
２０部３からのバスリクエスト信号１０１との競合を調
整するための信号である。又、アクセス信号２０２が先
に出力されている場合、ＤＭＡビジー信号１０３はノア
回路５２に達しない。

このような処理をするために、ノア回路３１、フリップ
フロップ３２，３３，３７，３９、オア回路３４，３５
、アンド回路３６，３８．４０等が使用される。

又、オア回路４１は、オア回路３５を通じてバスリクエ
スト信号１０３を受け入れて、これを直ちにパスグラン
ド信号１０８としてＤＭＡ制御部４に返すために使用さ
れている。このように、この回路でパスグランド信号１
０８を生成すれば、ＤＭＡ制御部４はバスリクエスト信
号１０３を出力すると直ちにパスグランド信号１０８を
受け、その後パスゲランドアツク信号１０７を出力する
ことができる。このバスグラントアック信号１０７は、
アンド回路３６によってアクセス予告信号２０２が出力
されていない場合にのみ、ＤＭＡビジー信号２０３を生
成することに寄与する。

又、このパスゲランドアツク信号１０７は、インバータ
４２、フリップフロップ４３及びナンド回路４４を介し
て、高速処理用のバスリクエスト信号１０９としてシス
テムバス制御部１に向けて出力される。そして、システ
ムバス制御部１からパスグランド信号１０４が返された
場合に、インバータ４５、ナンド回路４６、ナンド回路
４８、フリップフロップ４９及びナンド回路５１を通じ
てバスビジー信号１０５が出力される。この回路は、実
質的に第５図におけるＤＭＡ制御部４を除いた部分と同
等であり、バスグラントアック信号１０７が出力され次
第、高速処理用バスリクエスト信号１０９とバスビジー
信号１０５を速やかに出力することができる。

〈具体的な回路動作〉 第８図に、このような回路の動作を示すタイミングチャ
ートを示した。

ここでは、特にＤＭＡ制御部４が既にバスリクエスト信
号を出力して、予めＤＭＡビジー信号２０３が有効“Ｌ
”になった後に、０２０部３がバスリクエスト信号１０
１を出力するケースを説明する。

図において、ＤＭＡ制御部４のバスリクエスト信号の出
力によってＤＭＡビジー信号２０３が有効“Ｌ　”とな
っている［第８図（ｄ）］。その直後に、０２０部３か
らのアクセス予告信号２０２が有効”　Ｌ　”となり［
第８図（ａ）］、続いてＣＰＵ部３からのバスリクエス
ト信号１０１が有効”Ｌ”となる［第８図（ｂ）］。第
７図に示した回路は、この場合、ＣＰＵ部３のバスリク
エスト信号１０１を抑止し［第８図（Ｃ）］　、パスグ
ランド信号１０８を生成し、バスグラントアック信号１
０７が有効“Ｌ”となり、これが高速処理用バスリクエ
スト信号１０９を有効“Ｌ“にする［第８図（ｅ）］。

システムバス制御部１は、これに対してバスグランド信
号１０４を有効“Ｌ”にし［第８図（ｆ）］　、ＤＭＡ
サイクルが開始される［第８図　（ｊ）　　コ　。

その後、ＤＭＡサイクルが終了すると、ＤＭＡビジー信
号２０３が無効“Ｈ”となり［第８図（ｄ）］、これに
よって第７図に示したノア回路５２の出力する抑止信号
２０４がロウレベルとなり、ＣＰＵ部３からのバスリク
エスト信号１０１がノア回路５３を通ってシステムバス
制御部１に出力されることになる［第８図（ｇ）］。こ
れに対応して、システムバス制御部１がパスグランド信
号を有効゛Ｉ、”・にし［第８図（ｈ）］　、バスビジ
ー信号１０５が有効”　Ｌ　”となり、ＣＰＵサイクル
が実行される［第８図（ｊ）］。

以上のようにして、第７図の回路によれば、高速処理用
バスリクエスト信号の生成やバスリクエスト信号の競合
調整が実行される。

（発明の効果） 以上説明した本発明のマイクロコンピュータ装置によれ
ば、ＤＭＡ制御部によるシステムバスの占有時間が高速
処理回路によって短縮化される。

これによって、システムバスを効率的に使用することが
でき、又、これに競合回路を設けることによって、ＣＰ
Ｕ部がＤＭＡ制御部の動作を意識することなく、自由に
ＤＭＡ制御部をアクセスし円滑な制御を実行することが
できる。

【図面の簡単な説明】

第１図は本発明のマイクロコンピュータ装置の実施例を
示すブロック図、第２図は従来のシステムバス形式を採
用したマイクロコンピュータ装置の構成を示すブロック
図、第３図はバス使用権制御に関する従来の装置のブロ
ック図、第４図はバス使用権制御に関する従来装置の動
作タイミングチャート、第５図は従来のＤＭＡ制御部と
その周辺回路を示すブロック図、第６図はその装置の動
作を示すタイムチャート、第７図は本発明の装置の具体
的な実施例を示す回路の結線図、第８図はその動作を示
すタイムチャートである。 １・・・システムバス制御部、２・・・システムバス、
３・・・ＣＰＵ部、４・・・ＤＭＡ制御部、１０・・・
高速処理回路、１１・・・競合調整回路、１０１、１０
３．２０１・・・バスリクエスト信号、１０２、１０４
．１０８・・・パスグランド信号、１０７・・・パスゲ
ランドアツク信号、１０９・・・高速処理用バスリクエ
スト信号、２０２・・・アクセス予告信号。 特許出願人　沖電気工業株式会社 才亀明り娑雷の実施例７゛口；・り凹 第１図

Claims (1)

1. 【特許請求の範囲】 １、システムバス制御部により使用権を制御されるシス
   テムバスと、 このシステムバスに接続されてデータの処理演算を行う
   ＣＰＵ部と、 同じく前記システムバスに接続されてダイレクトメモリ
   アクセス制御を行なうＤＭＡ制御部と、このＤＭＡ制御
   部が、前記システムバス制御部に対してバス使用権を要
   求するために出力するバスリクエスト信号を受け入れて
   高速処理用バスリクエスト信号を出力する高速処理回路
   とを有し、この高速処理回路は、 前記ＤＭＡ制御部の出力するバスリクエスト信号に基づ
   き、前記システムバス制御部がバスの使用を認めるとき
   出力すべきバスグランド信号を生成して前記ＤＭＡ制御
   部に返送し、これに対してそのＤＭＡ制御部から出力さ
   れる、バス権占有表示用のバスグラントアック信号を高
   速処理用バスリクエスト信号として、前記システムバス
   制御部に向けて出力することを特徴とするマイクロコン
   ピュータ装置。 ２、前記ＣＰＵ部は、前記ＤＭＡ制御部が前記システム
   バス制御部に対してバス使用権を要求するタイミングを
   予め認識して、前記システムバス制御部に対してバス使
   用権を要求するためのバスリクエスト信号の出力タイミ
   ングを決定し、これにより前記バスリクエスト信号の競
   合を防止することを特徴とする請求項１記載のマイクロ
   コンピュータ装置。 ３、前記ＣＰＵ部とＤＭＡ制御部とが、前記システムバ
   ス制御部に対してそれぞれ出力するバスリクエスト信号
   の競合の調整を図る競合調整回路を設け、 前記ＣＰＵ部は、 前記システムバスを介して前記ＤＭＡ制御部をアクセス
   する場合に、 前記バスリクエスト信号の出力に先行して、アクセス予
   告信号を出力し、 前記アクセス予告信号が前記ＤＭＡ制御部のバスリクエ
   スト信号より早く出力された場合には、前記高速処理回
   路からの前記高速処理用バスリクエスト信号の前記シス
   テムバス制御部へ向けての出力を抑止し、 前記ＤＭＡ制御部のバスリクエスト信号が前記アクセス
   予告信号より早く出力された場合には、前記ＣＰＵ部の
   バスリクエスト信号の前記システムバス制御部へ向けて
   の出力を抑止することを特徴とする請求項１記載のマイ
   クロコンピュータ装置。