JPH01241457A - ページバッファ制御回路 - Google Patents
ページバッファ制御回路Info
- Publication number
- JPH01241457A JPH01241457A JP6853588A JP6853588A JPH01241457A JP H01241457 A JPH01241457 A JP H01241457A JP 6853588 A JP6853588 A JP 6853588A JP 6853588 A JP6853588 A JP 6853588A JP H01241457 A JPH01241457 A JP H01241457A
- Authority
- JP
- Japan
- Prior art keywords
- page buffer
- port
- control circuit
- buffer control
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storing Facsimile Image Data (AREA)
- Dot-Matrix Printers And Others (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はページバッファ制御回路に関し、特に一定速度
で記録動作を行う記録装置の記録データを記憶するペー
ジバッファの制御を行うに好適なページバッファ制御回
路に関する。
で記録動作を行う記録装置の記録データを記憶するペー
ジバッファの制御を行うに好適なページバッファ制御回
路に関する。
従来技術
従来、ページメモリをｌＣＰＵで構成する場合には、１
つのバスを使用して、ダイレクトメモリアクセス（ＤＭ
Ａ）でページメモリの書込み・読出しを行っていたため
、バスが複数回アクセスされることになって速度が低下
することとなり、高速にするためには、高価な速度の速
いメモリを使わなければならなかった。
つのバスを使用して、ダイレクトメモリアクセス（ＤＭ
Ａ）でページメモリの書込み・読出しを行っていたため
、バスが複数回アクセスされることになって速度が低下
することとなり、高速にするためには、高価な速度の速
いメモリを使わなければならなかった。
これに対しては、２ＣＰＵで構成することも可能である
が、システムを制御するＣＰＵとは別にページメモリを
制御する専用ＣＰＵを設け、システム側ＣＰＵからペー
ジメモリ制御側ＣＰＵヘデータを転送して分散処理して
いるため、構成が複雑になり、高価になるとい、う問題
があった。
が、システムを制御するＣＰＵとは別にページメモリを
制御する専用ＣＰＵを設け、システム側ＣＰＵからペー
ジメモリ制御側ＣＰＵヘデータを転送して分散処理して
いるため、構成が複雑になり、高価になるとい、う問題
があった。
目 的
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のページバッファ制御回路における
上述の如き問題を解消し、安価で超高速アクセスが可能
なページバッファ制御回路を提供することにある。
するところは、従来のページバッファ制御回路における
上述の如き問題を解消し、安価で超高速アクセスが可能
なページバッファ制御回路を提供することにある。
構成
本発明の上述の目的は、ダイナミック型ＲＡＭを用いた
ページバッファを制御するページバッファ制御回路にお
いて、前記ページバッファの書込み・読出しを行う第一
のポートと、該第一のポートと非同期に前記ページバッ
ファの書込み・読出しを行う第二のポートとを設けると
ともに、該第二のポートには、前記ページバッファのア
ドレスを指定するアドレスカウンタと、連続的な書込み
動作あるいは読出し動作を指定するコマンドレジスタを
設け、更に、前記第一のポートと第二のポートとを分離
するバス分離回路を設けたことを特徴とする、ページバ
ッファ制御回路によって達成される。
ページバッファを制御するページバッファ制御回路にお
いて、前記ページバッファの書込み・読出しを行う第一
のポートと、該第一のポートと非同期に前記ページバッ
ファの書込み・読出しを行う第二のポートとを設けると
ともに、該第二のポートには、前記ページバッファのア
ドレスを指定するアドレスカウンタと、連続的な書込み
動作あるいは読出し動作を指定するコマンドレジスタを
設け、更に、前記第一のポートと第二のポートとを分離
するバス分離回路を設けたことを特徴とする、ページバ
ッファ制御回路によって達成される。
以下、本発明の構成を、実施例に基づいてより詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロック構成図であ
る１図において、１０はいわゆるダイナミック型ＲＡＭ
（ＤＲＡＭ）で構成されているページバッファであり、
これを制御するためのページバッファ制御回路（図中の
破線部分）２０には、ページバッファＩＯのアドレスを
ＲＯＷアドレスとＣＯＬＵＭＮアドレスとに分けるマル
チプレクサＭＰＸ（１）２１．ＭＰＸ（２）２２と、Ｒ
ＯＷアドレスをラッチするＲＡＳ、ＣＯＬＵＭＮアドレ
スをラッチするＣＡＳ、リードまたはライト動作を行う
ＷＥ。
る１図において、１０はいわゆるダイナミック型ＲＡＭ
（ＤＲＡＭ）で構成されているページバッファであり、
これを制御するためのページバッファ制御回路（図中の
破線部分）２０には、ページバッファＩＯのアドレスを
ＲＯＷアドレスとＣＯＬＵＭＮアドレスとに分けるマル
チプレクサＭＰＸ（１）２１．ＭＰＸ（２）２２と、Ｒ
ＯＷアドレスをラッチするＲＡＳ、ＣＯＬＵＭＮアドレ
スをラッチするＣＡＳ、リードまたはライト動作を行う
ＷＥ。
ＯＥ倍信号発生するタイミングジェネレータ２３、およ
び、リフレッシュ制御を行うリフレッシュリクエストＩ
／Ｆ２４等が配置されている。他の構成要素については
、以下、逐次説明する。
び、リフレッシュ制御を行うリフレッシュリクエストＩ
／Ｆ２４等が配置されている。他の構成要素については
、以下、逐次説明する。
第１図においては、第１のポートはＣＰＵ５０に接続さ
れている。すなわち、ＣＰＵ５０から、マルチプレクサ
ＭＰＸ（１）２１．ＭＰＸ（３）２５を通して送られる
アドレスで指定されたＤＲＡＭＩＯへ、データがバス分
離回路（２）２６を通してリード／ライトされる。なお
、第１図には示されていないが、上記ＣＰＵ５０以外に
ＤＭＡコントローラから当然リード／ライトすることが
可能であることは言うまでもない。
れている。すなわち、ＣＰＵ５０から、マルチプレクサ
ＭＰＸ（１）２１．ＭＰＸ（３）２５を通して送られる
アドレスで指定されたＤＲＡＭＩＯへ、データがバス分
離回路（２）２６を通してリード／ライトされる。なお
、第１図には示されていないが、上記ＣＰＵ５０以外に
ＤＭＡコントローラから当然リード／ライトすることが
可能であることは言うまでもない。
第２のポートは、アドレスカウンタ２７．ワードカウン
タ２８．コマンドレジスタ２９．タイミング制御ロジッ
ク３０．ＤＭＡリクエストＩ／Ｆ３１によりＤＭＡコン
トローラを構成しており、レーザプリンタ４０からのＤ
ＭＡ要求（Ｄ ＲＥ Ｑ）が発生した場合、上記タイミ
ング制御ロジック３０からＤＭＡ可信号（Ｄ Ａ ＣＫ
）とＲ／Ｗ信号を出力し、バス分離回路（３）３２を通
して、ＤＲＡＭＩＯとレーザプリンタ４０との間でデー
タ転送を行う。このとき、第１のポートは、バス分離回
路（２）２６により分離されているので、第２のポート
とは全く非同期に他の処理が可能である。
タ２８．コマンドレジスタ２９．タイミング制御ロジッ
ク３０．ＤＭＡリクエストＩ／Ｆ３１によりＤＭＡコン
トローラを構成しており、レーザプリンタ４０からのＤ
ＭＡ要求（Ｄ ＲＥ Ｑ）が発生した場合、上記タイミ
ング制御ロジック３０からＤＭＡ可信号（Ｄ Ａ ＣＫ
）とＲ／Ｗ信号を出力し、バス分離回路（３）３２を通
して、ＤＲＡＭＩＯとレーザプリンタ４０との間でデー
タ転送を行う。このとき、第１のポートは、バス分離回
路（２）２６により分離されているので、第２のポート
とは全く非同期に他の処理が可能である。
第１図からも明らかな如＜、ＤＲＡＭＩＯは、ＣＰＵリ
クエストＩ／Ｆ３３．ＤＭＡリクエストＩ／Ｆ３１．リ
フレッシュリクエストＩ／Ｆ２４からアクセスされる。
クエストＩ／Ｆ３３．ＤＭＡリクエストＩ／Ｆ３１．リ
フレッシュリクエストＩ／Ｆ２４からアクセスされる。
この三つの要求を調整するのが、バスアービタ３４であ
る。バスアービタ３４は、クロック（ＣＬＯＣＫ）に基
づいて三相のクロックを発生し、ＣＰＵ５０からの要求
、ＤＭＡ要求、リフレッシュ要求の存在の有無を１時間
をずらしてサンプリングしている。サンプリングされた
場合にはその要求がサービスされる。ＤＭＡ要求あるい
はリフレッシュ要求のサービスが完了しない状態で。
る。バスアービタ３４は、クロック（ＣＬＯＣＫ）に基
づいて三相のクロックを発生し、ＣＰＵ５０からの要求
、ＤＭＡ要求、リフレッシュ要求の存在の有無を１時間
をずらしてサンプリングしている。サンプリングされた
場合にはその要求がサービスされる。ＤＭＡ要求あるい
はリフレッシュ要求のサービスが完了しない状態で。
ＣＰＵ５０からの要求があると、バスアービタ３４はウ
ェイトジェネレータ３５を通してＣＰＵ５０へＷＡＩＴ
信号を発生し、サービスを待たせる。また、ＣＰＵ５０
からの要求あるいはリフレッシュ要求のサービスが完了
しない状態で、ＤＭＡ要求があると、バスアービタ３４
は、タイミング制御ロジック３０への信号を遅らせ、前
記ＤＡＣＫ信号およびＲ／Ｗ信号の出力を遅らせる。
ェイトジェネレータ３５を通してＣＰＵ５０へＷＡＩＴ
信号を発生し、サービスを待たせる。また、ＣＰＵ５０
からの要求あるいはリフレッシュ要求のサービスが完了
しない状態で、ＤＭＡ要求があると、バスアービタ３４
は、タイミング制御ロジック３０への信号を遅らせ、前
記ＤＡＣＫ信号およびＲ／Ｗ信号の出力を遅らせる。
また、バス分離回路（１）３６は、タイミング制御ロジ
ック３０がＲ／Ｗ信号を出力しているとき、ＣＰＵ５０
の■／○ＲＥＱ信号とのバス衝突を避けるためのもので
あり、ｌ１０ＲＥＱ信号がバス分離回路（１）３６を通
してＲ／Ｗ信号として出力されるのは、タイミング制御
ロジック３０からの５ＴＡＴＥ信号が出力されていない
ときで、５ＴＡＴＥ信号が出力されているとき、すなわ
ち、ＤＭＡ転送中は、ＣＰＵ５０はｌ１０ＲＥＱ信号の
出力を中止するものである。
ック３０がＲ／Ｗ信号を出力しているとき、ＣＰＵ５０
の■／○ＲＥＱ信号とのバス衝突を避けるためのもので
あり、ｌ１０ＲＥＱ信号がバス分離回路（１）３６を通
してＲ／Ｗ信号として出力されるのは、タイミング制御
ロジック３０からの５ＴＡＴＥ信号が出力されていない
ときで、５ＴＡＴＥ信号が出力されているとき、すなわ
ち、ＤＭＡ転送中は、ＣＰＵ５０はｌ１０ＲＥＱ信号の
出力を中止するものである。
第２図に、上記バス分離回路（１）〜（３）の具体的構
成例を示す。第２図に回路においては、制御信号のｌ
ＨＩＴ 、 ＩＩ Ｌ Ｉ＋レベルに対応して、Ａ、Ｂ
の信号の有効、無効が制御される。
成例を示す。第２図に回路においては、制御信号のｌ
ＨＩＴ 、 ＩＩ Ｌ Ｉ＋レベルに対応して、Ａ、Ｂ
の信号の有効、無効が制御される。
上記実施例によれば、１台のＣＰＵの管理の下で、ペー
ジメモリの書込み・読出しを同時に行うことができ、高
速のＣＰＵおよびメモリを使うことなく、高速のページ
メモリを構成できるという効果がある。
ジメモリの書込み・読出しを同時に行うことができ、高
速のＣＰＵおよびメモリを使うことなく、高速のページ
メモリを構成できるという効果がある。
上記実施例においては５本発明に係わるページバッファ
制御回路を、１台のＣＰＵの管理の下でページメモリの
書込み・読出しを同時に行う如く使用する例を示したが
、本発明に係わるページバッファ制御回路は、前記第一
のポートと第二のポートとを別々のＣＰＵで制御する如
く構成することも可能である。
制御回路を、１台のＣＰＵの管理の下でページメモリの
書込み・読出しを同時に行う如く使用する例を示したが
、本発明に係わるページバッファ制御回路は、前記第一
のポートと第二のポートとを別々のＣＰＵで制御する如
く構成することも可能である。
効 果
以上述べた如く、本発明によれば、ダイナミック型ＲＡ
Ｍを用いたページバッファを制御するページバッファ制
御回路において、前記ページバッファの書込み・読出し
を行う第一のポートと、該第一のポートと非同期に前記
ページバッファの書込み・読出しを行う第二のポートと
を設けるとともに、該第二のポートには、前記ページバ
ッファのアドレスを指定するアドレスカウンタと、連続
的な書込み動作あるいは読出し動作を指定するコマンド
レジスタを設け、更に、前記第一のポートと第二のポー
トとを分離するバス分離回路を設けたので、安価で超高
速アクセスが可能なページバッファ制御回路を実現でき
るという顕著な効果を奏するものである。
Ｍを用いたページバッファを制御するページバッファ制
御回路において、前記ページバッファの書込み・読出し
を行う第一のポートと、該第一のポートと非同期に前記
ページバッファの書込み・読出しを行う第二のポートと
を設けるとともに、該第二のポートには、前記ページバ
ッファのアドレスを指定するアドレスカウンタと、連続
的な書込み動作あるいは読出し動作を指定するコマンド
レジスタを設け、更に、前記第一のポートと第二のポー
トとを分離するバス分離回路を設けたので、安価で超高
速アクセスが可能なページバッファ制御回路を実現でき
るという顕著な効果を奏するものである。
第１図は本発明の一実施例を示すブロック構成図、第２
図はバス分前回路の具体的構成例を示す図である。 １０：ＤＲＡＭ、２０：ページバッファ制御回路、２１
．２２，２５ ：マルチプレクサ、２３：タイミングジ
ェネレータ、２４：リフレッシュリクエストＩ／Ｆ、２
６．３２，３６ ：バス分離回路、２７：アドレスカウ
ンタ、２８：ワードカウンタ、２９：コマンドレジスタ
、３０：タイミング制御ロジック、３１：ＤＭＡリクエ
ストＩ／Ｆ、３３：ＣＰＵリクエストＩ／Ｆ、３４：バ
スアービタ、３５：ウェイトジェネレータ、４０：レー
ザプリンタ、５０：ＣＰＵ。 第 ２ 図 （“Ｈ”＝Ａ＋’“Ｌ”＝Ｂ）
図はバス分前回路の具体的構成例を示す図である。 １０：ＤＲＡＭ、２０：ページバッファ制御回路、２１
．２２，２５ ：マルチプレクサ、２３：タイミングジ
ェネレータ、２４：リフレッシュリクエストＩ／Ｆ、２
６．３２，３６ ：バス分離回路、２７：アドレスカウ
ンタ、２８：ワードカウンタ、２９：コマンドレジスタ
、３０：タイミング制御ロジック、３１：ＤＭＡリクエ
ストＩ／Ｆ、３３：ＣＰＵリクエストＩ／Ｆ、３４：バ
スアービタ、３５：ウェイトジェネレータ、４０：レー
ザプリンタ、５０：ＣＰＵ。 第 ２ 図 （“Ｈ”＝Ａ＋’“Ｌ”＝Ｂ）
Claims (1)
- （１）ダイナミック型ＲＡＭを用いたページバッファを
制御するページバッファ制御回路において、前記ページ
バッファの書込み・読出しを行う第一のポートと、該第
一のポートと非同期に前記ページバッファの書込み・読
出しを行う第二のポートとを設けるとともに、該第二の
ポートには、前記ページバッファのアドレスを指定する
アドレスカウンタと、連続的な書込み動作あるいは読出
し動作を指定するコマンドレジスタを設け、更に、前記
第一のポートと第二のポートとを分離するバス分離回路
を設けたことを特徴とするページバッファ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6853588A JPH01241457A (ja) | 1988-03-23 | 1988-03-23 | ページバッファ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6853588A JPH01241457A (ja) | 1988-03-23 | 1988-03-23 | ページバッファ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241457A true JPH01241457A (ja) | 1989-09-26 |
Family
ID=13376530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6853588A Pending JPH01241457A (ja) | 1988-03-23 | 1988-03-23 | ページバッファ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220308784A1 (en) * | 2021-03-25 | 2022-09-29 | Kyocera Document Solutions Inc. | Single Command for Reading then Clearing Dynamic Random Access Memory |
-
1988
- 1988-03-23 JP JP6853588A patent/JPH01241457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220308784A1 (en) * | 2021-03-25 | 2022-09-29 | Kyocera Document Solutions Inc. | Single Command for Reading then Clearing Dynamic Random Access Memory |
| US11775197B2 (en) * | 2021-03-25 | 2023-10-03 | Kyocera Document Solutions Inc. | Single command for reading then clearing dynamic random access memory |
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