JPH09198341A5

JPH09198341A5 -

Info

Publication number: JPH09198341A5
Application number: JP1997002099A
Authority: JP
Filing date: 1997-01-09
Publication date: 2004-10-14

Claims

プロセッサ（１２）とランダムアクセスメモリ（ＲＡＭ）（１４）とを含むデータ処理システム（１０）において、
標準プロトコルに従って動作するように構成され、前記プロセッサ（１２）に結合された第１のバス手段（２２）と、
それぞれ前記データ処理システム（１０）が必要とする機能を実行する複数の機能モジュール（３０ないし５２）と、
前記各機能モジュール（３０ないし５２）に接続されるとともに、前記機能モジュールの各々に接続された専用読出し／書込み制御線（７４、７６）及び全ての前記機能モジュール（３０ないし５２）に共通に結合された複数のデータ線（８０）とを含む第２のバス手段（５４）と、
前記第１のバス手段（２２）と第２のバス手段（５４）との間に結合され、前記第１のバス手段（２２）からのコマンドに応答して、指定された機能モジュール（３０ないし５２）にデータを書き込み、前記指定された機能モジュール（３０ないし５２）に接続された専用読出し／書込み線（７４、７６）に書込み制御信号を印加し、更に、書き込むべきデータを前記複数のデータ線（８０）に印加する制御手段（６２）を含むブリッジモジュール手段（５６、５８、６０、６２）と
を備え、
前記指定された機能モジュール（３０ないし５２）は、前記指定された機能モジュール（３０ないし５２）に存在するレジスタに前記データを書き込むことによって前記書込み制御信号に応答する
データ処理システム（１０）。
前記制御手段（６２）が、前記第１のバス手段（２２）を介して受け取ったところの、指定された機能モジュール（３０ないし５２）の記憶されているデータを所与のアドレスに読み出すコマンドに応答して、前記指定された機能モジュール（３０ないし５２）に接続された専用の読出し／書込み回路に読出し制御信号（７４、７６）を印加し、
前記指定された機能モジュール（３０ないし５２）は、前記記憶されているデータを前記複数のデータ線（８０）に印加することによって前記読出し制御信号に応答し、
前記制御手段（６２）は、前記記憶されているデータを、前記所与のアドレスへの送出のために、前記複数のデータ線（８０）から前記第１のバス手段（２２）へ送出せしめる
請求項１に記載のデータ処理システム（１０）。
前記ブリッジモジュールが、更に以下のものを設けた請求項２に記載のデータ処理システム（１０）：
前記第２のバス手段（５４）に結合された機能モジュール（３０ないし５２）の少なくともサブセットを識別する構成モジュール手段（５６、５８、６０）：
前記構成モジュール手段は、前記第２のバス手段（５４）に結合されるとともに専用読出し／書込み回路（７４、７６）によって前記制御手段（６２）に接続され；
前記構成モジュール手段は、前記専用読出し／書込み回路（７４、７６）に印加された制御信号と前記制御手段（６２）によって前記第２のバス手段（５４）に印加されたところの機能モジュール（３０ないし５２）の少なくとも１つの前記サブセットを識別するアドレスに応答して、アドレスされた機能モジュール（３０ないし５２）を、前記制御手段（６２）に対して識別する。
前記標準プロトコルがＰＣＩであり、
ＰＣＩが、前記プロセッサ（１２）の制御下で実現される
請求項３に記載のデータ処理システム（１０）。
前記複数の機能モジュール（３０ないし５２）、前記第２のバス手段（５４）、前記制御手段（６２）、前記構成モジュール手段（５６、５８、６０）が全てＡＳＩＣ上に形成される
請求項４に記載のデータ処理システム（１０）。
以下の(a)ないし(d)を設け、プロセッサ（１２）と、ランダムアクセスメモリ（ＲＡＭ）（１４）とを含むデータ処理システム（１０）：
(a)前記プロセッサ（１２）に結合され、標準プロトコルに従って動作するように構成された第１のバス手段（２２）；
(b)複数のデータ線と制御線を含む第２のバス手段（５４）；
(c)前記第２バス手段（５４）に結合され、夫々前記データ処理システム（１０）が必要とする機能を実行する複数の機能モジュール（３０ないし５２）：
前記機能モジュールの少なくともいくつかは前記ＲＡＭ（１４）への直接メモリアクセスによるデータ書込みを実行するために前記第１のバス手段（２２）の支配権を要求することができる；
(d)前記第１のバス手段（２２）と第２のバス手段（５４）との間に結合され、前記第１のバス手段（２２）に対する支配権要求に応答して、前記第１のバス手段（２２）が使用可能になったときに前記要求を許可する制御手段（６２）を含むブリッジモジュール手段（５６、５８、６０、６２）：
前記所有要求を許可された前記機能モジュール（３０ないし５２）は、その後前記ＲＡＭ（１６）に書き込むべきデータ及び前記データを書き込むべきＲＡＭ（１６）中のアドレスを前記第２のバス手段（５４）に印加し、
前記ブリッジモジュール手段（５６、５８、６０、６２）が、書き込むべきデータ及び前記アドレスを前記第１のバス手段（２２）に印加し前記直接メモリアクセスを達成する。
以下の(a)ないし(d)を設け、プロセッサ（１２）とランダムアクセスメモリ（ＲＡＭ）（１４）とを含むデータ処理システム（１０）：
(a)標準プロトコルに従って動作するように構成され、前記プロセッサ（１２）に結合された第１のバス手段（２２）、
(b)複数のデータ線と制御線とを含む第２のバス手段（５４）、
(c)前記第２バス手段（５４）に結合され、夫々前記データ処理システム（１０）が必要とする機能を実行し、少なくともいくつかが、前記ＲＡＭ（１４）への直接メモリアクセスによるデータ書込みを実行するために前記第１のバス手段（２２）の所有権を要求することができる、複数の機能モジュール（３０ないし５２）、および、
(d)前記第１のバス手段（２２）と第２のバス手段（５４）との間に結合され、前記第１のバス手段（２２）に対する支配権要求に応答して、前記第１のバス手段（２２）が使用可能になったときに前記要求を許可する制御手段（６２）を含むブリッジモジュール手段（５６、５８、６０、６２）：
前記支配権要求を許可された前記機能モジュール（３０ないし５２）は、その後前記データを読み出すべきＲＡＭ（１６）中のアドレスを前記第２のバス手段（５４）に印加し、
前記ブリッジモジュール手段（５６、５８、６０、６２）は、前記第１のバス手段（２２）に前記アドレスを印加し、前記ＲＡＭ（１６）がデータを前記アドレスから前記第１のバス手段（２２）上に出力する準備が完了したことを知らされたときに、前記データを前記アドレスから前記第２のバス手段（５４）上に駆動し前記直接メモリアクセスによるデータ読出しを達成する。