JPH01241632A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、主プログラムを格納した
記憶手段と、これに基づいて制御を行う制御手段とが別
々の基板上に搭載されている記録装置に適用して好適な
情報処理装置に関するものである。

（従来の技術） 従来、主プログラムが格納されている記憶手段と、記憶
手段の主プログラムに従って制御を行う制御手段とが、
別々の基板上に搭載されている情報装置、例えば、記録
装置においては、制御用のプログラムは主プログラム内
だけに保持されていた。

〔発明が解決しようとする課題） 上述したような従来の情報処理装置においては、主プロ
グラムを格納した記憶手段が搭載されている基板と、制
御手段が搭載されている基板との接続がたたれたりする
と、正常なデータのアクセスが不可能となるばかりか、
制御手段の暴走により機構の破壊なども生じる恐れがあ
る。

よって、情報処理装置は、記憶手段と制御手段との接続
が断たれた場合にも、動作を支障なく継続させることが
必要である。

従って、本発明の目的は、上述したような問題点を解消
し、記憶手段を搭載した基板と、制御手順を搭載した基
板との接続がたたれても、動作を支障なく継続すること
ができる情報処理装置を提供することにある。

〔課題を解決するための手段〕

かかる目的を達成するために、本発明は、主プログラム
が格納されている記憶手段と、記憶手段に格納されてい
る主プログラムに従って制御動作を行う制御手段と、記
憶手段と制御手段との間の接続状態の異常を検知する検
知手段と検知手段が、接続状態の異常を検知した時に、
制御手段をリセットすると共に、異常の発生を報知する
手段とを具えたことを特徴とするものである。

（作用〕 本発明によると、例えば、制御手段と記憶手段とが別々
の基板に設けられている場合、制御手段と記憶手段との
間に接続不良が生じると、この接続不良を検知手段が検
知する。これに応じて制御手段はリセットされるので、
暴走などの不都合は発生せず、またその旨は直ちにユー
ザーに報知されるので、迅速な対処が可能となる。

（実施例） 以下、図面を参照して実施例を詳細に説明する。

第１図は、本発明の一実施例として、記録装置の構成例
を示すブロック図である。

第１図において、１は記録装置を制御する制御部、２は
記録装置を制御する主プログラムが格納されている制御
用メモリ、３は記録情報を出力する出力部、４は記録装
置の異常時、例えば、制御部１と制御用メモリ２との間
の接続がたたれた場合に、記録装置に動作させる補助プ
ログラムが格納されている補助メモリである。５は記録
装置の状態を表示する表示部であり、例えば、異常時に
ユーザにこれを報知すべく警告ランプを点灯する手段、
あるいは警告メツセージを表示する手段とすることがで
きる。

制御部１は、通常は制御用メモリ２からのデータに基づ
いて、制御を行い、出力部３に記録情報を出力し、また
記録装置の状況を表示部５に表示する処理を行なう。

制御用メモリ２と制御部１との間において、例えば、断
線のような異常時が発生した場合には、補助メモリ４に
格納されたプログラムに基づいて、記録装置の異常状態
を出力部３により出力を行うか、または表示部５に表示
することにより装置の異常を報知する。すなわち、記録
装置に補助メモリを設けることにより、ユーザは記録装
置の異常を認知することができる。

第２図は、かかる処理を行うための第１図に示した記録
装置の詳細な構成例を示すブロック図である。。

第２図において、６はアドレス切換線、７は例えば、ブ
リップ７０９１回路で構成可能なリセット発生回路、８
は制御部ｌ内において実際に処理する制御処理部である
。

第２図において、制御用メモリ２側の基板と、制御部１
側の基板が接続している場合には、制御部メモリ２側の
アドレス切換線が接地されているので、リセット発生回
路７への入力は、“Ｌ”レベルである。従って、制御部
２は、制御部２の主プログラムに基づいて、記録装置は
制御を行なう。

制御部１側の基板と、制御用メモリ２側の基板との接続
が、記録装置の立ち上がり時、あるいは動作中に不良と
なった場合、アドレス切換線の信号が、“Ｈ”レベルと
なるので、補助メモリ４側のアドレスを発生するように
なるとともに、リセット発生回路７が動作して、制御処
理部８を初期化する。これにより、補助メモリ４に予め
格納されたプログラムが起動され、このプログラムに基
づいて、例えば、記録装置の異常状態を示す情報を出力
部３に出力し、表示部５にその旨を表示することができ
る。これにより、記録装置の異常をユーザが認知するこ
とができる。

第３図は、本発明に係る情報処理装置の他の実施例を示
すブロック図である。ここで、第１図と同様に構成でき
る部分については、対応箇所に同一符号を付して説明は
省略する。

本例においては、タイマ等によって構成され、制御部ｌ
によりリセットされると共に、このリセットに応じて計
時動作を開始して、所定時間後に制御部１に割込み信号
を送出する割込みカウンタ９を設けである。そして、制
御部１は割込み信号の人力に応じて、補助メモリ４、格
納されたプログラムに基づいて制御を行うようにする。

本例においては、制御用メモリ２と制御部１とが接続し
ている場合、例えば、制御用メモリ２のプログラムに基
づいて制御部１を介して割込みカウンタ９にリセット信
号が送られるようにする。

そのため、割込みカウンタ９の計時動作はリセットされ
、て、制御部ｌには割込み信号は送られない。

制御用メモリ２と制御部ｌどの間で、記録装置の立ち上
がり時、あるいは動作中に不良となった場合には、割込
みカウンタ９にリセット信号が送られなくなる。従って
、割込みカウンタ９はリセットされず、例えばタイマ等
に設定されている時間が満了すると、制御部１に割込み
信号が出力される。

このような割込みがあると、情報処理装置は補助メモリ
４のプログラムに基づいて制御される。

すなわち、補助メモリ４に予め格納されたプログラムに
従って、制御部１は記録装置の状態を出力部３に出力し
、表示部５にその旨を表示する。

〔発明の効果〕

以上説明したように、本発明によれば、制御用メモリの
他に補助メモリを設けるとともに、制御用メモリと制御
との間に断線等の異常が発生した場合に、制御部をリセ
ットし補助メモリのプログラムに従って動作させる手段
を設けたので、例えは、補助メモリに情報処理装置が異
常である旨を表示する等の処理を行うプログラムを設け
ておけば、ユーザは主プログラムの異字を容易に認知で
きる効果を有する。

【図面の簡単な説明】

第１図は、本発明の情報処理装置の一実施例を示すブロ
ック図、 第２図は、第１図に示した装置の詳細な構成例を示すブ
ロック図、 第３図は、本発明の情報処理装置の他の実施例を示すブ
ロック図である。 １　・・・　制御部、 ２　・・・　制御用メモリ、 ３　・・・　出力部、 ４　・・・　補助メモリ、 ５　・・・　表示部、 ６　・・・、アドレス切換線、 ７　・・・　リセット発生回路、 ８　・・・　制御処理部、 ９　・・・　割込みカウンタ。 すり七明ｆ）４’ｒ寧［乙理裂工のｖ　化イ列をホど丁
プロ、２り図、１

Claims (1)

1. 【特許請求の範囲】 主プログラムが格納されている記憶手段と、前記記憶手
   段に格納されている主プログラムに従って制御動作を行
   う制御手段と、 前記記憶手段と前記制御手段との間の接続状態の異常を
   検知する検知手段と 前記検知手段が、前記接続状態の異常を検知した時に、
   前記制御手段をリセットすると共に、当該異常の発生を
   報知する手段とを具えたことを特徴とする情報処理装置
   。