JPH01241664A - コ・プロセッサ制御方式 - Google Patents
コ・プロセッサ制御方式Info
- Publication number
- JPH01241664A JPH01241664A JP6894388A JP6894388A JPH01241664A JP H01241664 A JPH01241664 A JP H01241664A JP 6894388 A JP6894388 A JP 6894388A JP 6894388 A JP6894388 A JP 6894388A JP H01241664 A JPH01241664 A JP H01241664A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- address
- mmu
- host
- host processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコ・プロセッサ制御方式に関し、特にホストプ
ロセッサとコ・プロセッサのインタフェースを高速にし
たコ・プロセッサ制御方式に関する。
ロセッサとコ・プロセッサのインタフェースを高速にし
たコ・プロセッサ制御方式に関する。
数値制御装置、ロボット制御装置等のマイクロプロセッ
サシステムでは、複雑な演算等を高速に処理するために
、ホストプロセッサ以外に専用のコ・プロセッサを使用
している。コ・プロセッサはより高速になり、ホストプ
ロセッサの負担を軽減して、システム全体の処理を高速
化している。
サシステムでは、複雑な演算等を高速に処理するために
、ホストプロセッサ以外に専用のコ・プロセッサを使用
している。コ・プロセッサはより高速になり、ホストプ
ロセッサの負担を軽減して、システム全体の処理を高速
化している。
しかし、一般にホストプロセッサのアドレス空間は大き
く、コ・プロセッサのアドレス空間は小さく、それぞれ
異なるアドレス空間を存する。従って、ホストプロセッ
サからコ・プロセッサに演算を指令するときに、ホスト
プロセッサはコ・プロセッサ用のアドレスを生成してコ
・プロセッサに実行すべきアドレスを通知する必要があ
る。
く、コ・プロセッサのアドレス空間は小さく、それぞれ
異なるアドレス空間を存する。従って、ホストプロセッ
サからコ・プロセッサに演算を指令するときに、ホスト
プロセッサはコ・プロセッサ用のアドレスを生成してコ
・プロセッサに実行すべきアドレスを通知する必要があ
る。
このような処理はホストプロセッサとコ・プロセッサと
のやりとりが多くなると、相当の時間を要し、ホストプ
ロセッサの負担となる。
のやりとりが多くなると、相当の時間を要し、ホストプ
ロセッサの負担となる。
本発明はこのような点に鑑みてなされたものであり、ホ
ストプロセッサとコ・プロセッサのインタフェースを高
速にしたコ・プロセッサ制御方式を提供することを目的
とする。
ストプロセッサとコ・プロセッサのインタフェースを高
速にしたコ・プロセッサ制御方式を提供することを目的
とする。
本発明では上記課題を解決するために、ホスト・プロセ
ッサとコ・プロセッサから構成されるコ・プロセッサ制
御方式において、コ・プロセッサが実行すべき命令のア
ドレスを受け、該アドレスをコ・プロセッサのアドレス
空間に変換するＭＭＵ （メモリ管理ユニット）と、該
変換されたアドレスをセットするプログラムカウンタと
、 を具備したことを特徴とするコ・プロセッサ制御方式が
、 提供される。
ッサとコ・プロセッサから構成されるコ・プロセッサ制
御方式において、コ・プロセッサが実行すべき命令のア
ドレスを受け、該アドレスをコ・プロセッサのアドレス
空間に変換するＭＭＵ （メモリ管理ユニット）と、該
変換されたアドレスをセットするプログラムカウンタと
、 を具備したことを特徴とするコ・プロセッサ制御方式が
、 提供される。
ホストプロセッサは直接コ・プロセッサが実行すべきア
ドレスをＭＭＵに書き込み、ＭＭＵはこのアドレスをコ
・プロセッサの空間アドレスに変換し、コ・プロセッサ
のプログラムカウンタに書き込み、コ・プロセッサはこ
のアドレスから命令を実行する。
ドレスをＭＭＵに書き込み、ＭＭＵはこのアドレスをコ
・プロセッサの空間アドレスに変換し、コ・プロセッサ
のプログラムカウンタに書き込み、コ・プロセッサはこ
のアドレスから命令を実行する。
従って、ホストプロセッサはコ・プロセッサの実行アド
レスを変換する必要がなくホストプロセッサの負担は軽
減される。
レスを変換する必要がなくホストプロセッサの負担は軽
減される。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例であるコ・プロセッサ制御方
式のブロック図を示す０図において、１は全体を制御す
るホストプロセッサ、２はホストプロセッサの指令によ
って、高級な演算を実行するコ・プロセッサである。３
はコ・プロセッサ用のメモリであり、ホストプロセッサ
ｌから実行に必要なデータを受は取り、またコ・プロセ
ッサ２の演算結果を一時格納する。ホストプロセッサ１
はコ・プロセッサ２からの演算終了の割り込み等によっ
て、演算結果をメモリ３から読み取る。
式のブロック図を示す０図において、１は全体を制御す
るホストプロセッサ、２はホストプロセッサの指令によ
って、高級な演算を実行するコ・プロセッサである。３
はコ・プロセッサ用のメモリであり、ホストプロセッサ
ｌから実行に必要なデータを受は取り、またコ・プロセ
ッサ２の演算結果を一時格納する。ホストプロセッサ１
はコ・プロセッサ２からの演算終了の割り込み等によっ
て、演算結果をメモリ３から読み取る。
４はホストプロセッサ１例のメモリ、５はＩ１０ユニッ
トである。６はコ・プロセッサ２側のメモリ、７はＩ１
０ユニットである。８はホストプロセッサ１例のバスと
コ・プロセッサ２側のバスを結合するためのバッファで
ある。
トである。６はコ・プロセッサ２側のメモリ、７はＩ１
０ユニットである。８はホストプロセッサ１例のバスと
コ・プロセッサ２側のバスを結合するためのバッファで
ある。
第２図にコ・プロセッサの構成を示す。図において、２
はコ・プロセッサ、３はコ・プロセッサ２用のメモリで
ある。２１はフェッチユニットでありメモリ３から実行
命令を読み出す、２２は実行ユニットであり、フェッチ
された実行命令を実行する。２３はプログラムカウンタ
であり、実行すべき命令のアドレスを有し、１命令実行
ごとにカウントアツプされていく、２４はＭＭＵ （メ
モリ管理ユニット）である。
はコ・プロセッサ、３はコ・プロセッサ２用のメモリで
ある。２１はフェッチユニットでありメモリ３から実行
命令を読み出す、２２は実行ユニットであり、フェッチ
された実行命令を実行する。２３はプログラムカウンタ
であり、実行すべき命令のアドレスを有し、１命令実行
ごとにカウントアツプされていく、２４はＭＭＵ （メ
モリ管理ユニット）である。
ここで、ホストプロセッサ１はコ・プロセッサが実行す
べき命令の先頭アドレスを指定する。この先頭アドレス
はホストてロセッサ１のアドレス空間として指令される
。この先頭アドレスをＭＭＵ２４が、コ・プロセッサの
アドレス空間に変換して、プログラムカウンタ２３にセ
ットする。コ・プロセッサ２はこのまま命令を実行でき
る。従って、ホストプロセッサ１が、コ・プロセッサ２
用のアドレスを生成する必要はなくなり、ホストプロセ
ッサｌの負担は軽減される。特に、ホストプロセッサ１
とコ・プロセッサ２のやりとりの回数が多いときは、ホ
ストプロセッサ２の負担はより軽減される。
べき命令の先頭アドレスを指定する。この先頭アドレス
はホストてロセッサ１のアドレス空間として指令される
。この先頭アドレスをＭＭＵ２４が、コ・プロセッサの
アドレス空間に変換して、プログラムカウンタ２３にセ
ットする。コ・プロセッサ２はこのまま命令を実行でき
る。従って、ホストプロセッサ１が、コ・プロセッサ２
用のアドレスを生成する必要はなくなり、ホストプロセ
ッサｌの負担は軽減される。特に、ホストプロセッサ１
とコ・プロセッサ２のやりとりの回数が多いときは、ホ
ストプロセッサ２の負担はより軽減される。
コ・プロセッサ２はホストプロセッサ１がらの演算命令
等を終了すると、その結果をメモリ３に書き込み、ホス
トプロセッサ１に割り込みをかける。ホストプロセッサ
１はこの割り込みで、メモリ３の演算結果を読み取る。
等を終了すると、その結果をメモリ３に書き込み、ホス
トプロセッサ１に割り込みをかける。ホストプロセッサ
１はこの割り込みで、メモリ３の演算結果を読み取る。
上記の説明ではＭＭＵはコ・プロセッサの内部に設けた
が、既製のＭＭＵ等をコ・プロセッサの外部に設けて処
理することもできる。特に、既製のコ・プロセッサと既
製のＭＭＵを使用できるので、この方が便利な場合もあ
る。
が、既製のＭＭＵ等をコ・プロセッサの外部に設けて処
理することもできる。特に、既製のコ・プロセッサと既
製のＭＭＵを使用できるので、この方が便利な場合もあ
る。
以上説明したように本発明では、ホストプロセッサから
コ・プロセッサにホストプロセッサのアドレス空間上の
アドレスを指令し、コ・プロセッサ側のＭＭＵでコ・プ
ロセッサのアドレス空間に変換するように構成したので
、ホストプロセッサでのアドレス変換等が必要なくなり
、ホストプロセッサの負担が軽減され、処理が高速化さ
れる。
コ・プロセッサにホストプロセッサのアドレス空間上の
アドレスを指令し、コ・プロセッサ側のＭＭＵでコ・プ
ロセッサのアドレス空間に変換するように構成したので
、ホストプロセッサでのアドレス変換等が必要なくなり
、ホストプロセッサの負担が軽減され、処理が高速化さ
れる。
第１図は本発明の一実施例であるコ・プロセッサ制御方
式のブロック図、 第２図はコ・プロセッサの構成を示す図である。 ｌ・−一〜−一・−・・−・・ホストプロセッサ２−・
〜・−・・〜・−・コ・プロセッサ３・−・・・・・−
・−−一−メモリ ２１・−・−・・・−・−フェッチユニット２２−・−
−−−−−・・・−実行ユニット２３−・−・・・−・
−・プログラムカウンタ２４・・・・・−・・・−・・
・・ＭＭＵ （メモリ管理ユニット）特許出願人 ファ
ナック株式会社 代理人 弁理士 服部毅巖
式のブロック図、 第２図はコ・プロセッサの構成を示す図である。 ｌ・−一〜−一・−・・−・・ホストプロセッサ２−・
〜・−・・〜・−・コ・プロセッサ３・−・・・・・−
・−−一−メモリ ２１・−・−・・・−・−フェッチユニット２２−・−
−−−−−・・・−実行ユニット２３−・−・・・−・
−・プログラムカウンタ２４・・・・・−・・・−・・
・・ＭＭＵ （メモリ管理ユニット）特許出願人 ファ
ナック株式会社 代理人 弁理士 服部毅巖
Claims (4)
- （１）ホスト・プロセッサとコ・プロセッサから構成さ
れるコ・プロセッサ制御方式において、コ・プロセッサ
が実行すべき命令のアドレスを受け、該アドレスをコ・
プロセッサのアドレス空間に変換するＭＭＵ（メモリ管
理ユニット）と、該変換されたアドレスをセットするプ
ログラムカウンタと、 を具備したことを特徴とするコ・プロセッサ制御方式。 - （２）前記ＭＭＵは前記コ・プロセッサに内蔵されてい
ることを特徴とする特許請求の範囲第１項記載のコ・プ
ロセッサ制御方式。 - （３）前記ＭＭＵは前記コ・プロセッサの外部に設けら
れていることを特徴とする特許請求の範囲第１項記載の
コ・プロセッサ制御方式。 - （４）前記ＭＭＵは前記コ・プロセッサが命令の実行を
終了したときに、終了したアドレスをホストプロセッサ
の空間アドレスに変換する機能を備えたことを特徴とす
る特許請求の範囲第１項記載のコ・プロセッサ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6894388A JPH01241664A (ja) | 1988-03-23 | 1988-03-23 | コ・プロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6894388A JPH01241664A (ja) | 1988-03-23 | 1988-03-23 | コ・プロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241664A true JPH01241664A (ja) | 1989-09-26 |
Family
ID=13388256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6894388A Pending JPH01241664A (ja) | 1988-03-23 | 1988-03-23 | コ・プロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241664A (ja) |
-
1988
- 1988-03-23 JP JP6894388A patent/JPH01241664A/ja active Pending
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