JPH0517589B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル演算制御方式に係り、特に
IF文のネストを含んだDOループの処理の高速化
に好適なベクトルオペランドの演算制御方式に関
する。

〔従来の技術〕

本発明で対象とする計算機システムを第２図に
示す。命令制御部１は、計算機システムで実行さ
れる命令の解読、演算部２、記憶制御部３への動
作指令、命令実行順序の制御等を行う。演算部２
は命令の実行を行う。記憶制御部３は、主記憶装
置４に対するデータの読み出し（以下「フエツ
チ」と呼ぶことにする）、データの格納（以下
「ストア」と呼ぶことにする）を行う。主記憶装
置４は、アドレスづけされた記憶媒体であり、記
憶制御部３の指令により、データのフエツチ、ス
トアを行う。以後、「アドレス」という時は、主
記憶装置４のアドレスを指すものとする。汎用レ
ジスタ群５は、複数の番号づけされた汎用レジス
タからなり、使用するレジスタの番号は命令中に
指定される。

こゝで、演算部２の中に、ベクトル演算を行う
プロセツサが内蔵される。このプロセツサを内蔵
アレイプロセツサ（IAP：Integrated Array
Processor）と呼び、このIAPで使う命令をIAP
命令と呼ぶ。第３図にIAP命令の形式で示す。該
命令の動作は、「Ｂフイールドに示された汎用レ
ジスタの値＋Ｄフイールドの値」（以後、副命令
と呼ぶことにする）によつて指定される。R1フ
イールドで示された汎用レジスタは、演算すべき
ベクトル要素の起点を示す初期カウントを格納す
る。R1フイールド中の数＋１で示された汎用レ
ジスタは、演算回数に対応するベクトル長を格納
する。R3フイールドで示された汎用レジスタは、
OAV（Operand Address Vector）の最初のバイ
トの主記憶アドレスを与える。

OAVは、ベクトルオペランドに対するVDT
（Vector Descriptor Table）のアドレスを与え
る主記憶上のテーブルである。具体的には、第３
図に示すように、VDT２（第２オペランドの
VDT）の先頭アドレス、VDT３（第３オペラン
ドのVDT）の先頭アドレス、VDT１（第１オペ
ランドのVDT）の先頭アドレス、コントロール
ベクトルアドレスから成る。

VDTは第４図に示す形式をしており、最左端
または最右端のベクトル要素アドレス（すなわち
演算の対象となる最初のベクトル要素のアドレ
ス）、インクリメント値（ベクトル要素間の間隔）
から成る。

コントロールベクトルは、０または１のビツト
列であり、第５図に示す形式をしている。コント
ロールベクトルの各々のビツトがオペレーシヨン
単位に対応する。つまり、左端のビツトが初期カ
ウント０に対応し、順次右へ１，２，…に対応す
る。コントロールベクトルの長さは、R1フイー
ルド中の数＋１で示された汎用レジスタに示され
た数である。

IAP命令は、第２オペランドと第３オペランド
を演算して、第１オペランドに置きこむ。演算の
種類は、前述の副指令によつて指定され、各オペ
ランドベクトルのアドレスは前述のVDTに示さ
れる。演算の最初のオペランドの位置は、各オペ
ランドの先頭アドレスに、前述のR1フイールド
で示される初期カウントとVDT中のインクリメ
ント値の積を代数的に加算することによつて得ら
れる。R1フイールドで示されるる汎用レジスタ
の内容は、１組のベクトル要素に対する演算が終
了するたびに１ずつ加算され、次の演算は、各オ
ペランドの先頭アドレスに、この更新されたR1
レジスタ中の数とVDT中のインクリメント値の
積を代数的に加算したアドレスにあるオペランド
に対して行われる。R1レジスタの内容がR1＋１
レジスタの内容と等しくなつた時、命令の実行は
終了する。

コントロールベクトルは、演算の実行の許可を
行う。コントロールベクトルは、第７図のような
条件文を含んだDOループ計算に使われる。第７
図の例の場合、Ａ(I)＝Ｂ(I)となるＩに対するコン
トロールベクトルビツトを１にして、Ａ(I)≠Ｂ(I)
とするＩに対するコントロールベクトルビツトを
０にしておき、１でありコントロールベクトルビ
ツトに対応する要素に対してのみＣ(I)＝Ｄ(I)＋Ｅ
(I)の演算をすればよい。

このため、従来の計算機システムには、「マス
ク命令」と「コントロールベクトル生成命令」が
用意されている。「マスク命令」は、副指令中の
「コントロールフラグビツト」が１である命令が
「マスク」命令であり、コントロールベクトルビ
ツトが１である要素に対してのみ、副指令中に指
定された演算を行い、コントロールベクトルビツ
トが０である要素に対しては演算を行わない。
「コントロールベクトル生成命令」は、第２オペ
ランドの各ベクトル要素に対応する第３オペラン
ドの各ベクトル要素が比較され、両オペランドが
副指令中に指定された条件（たとえば第２オペラ
ンド＝第３オペランド）を満せば、対応する第１
オペランドの要素に「１」、そうでなければ「０」
が格納される。

第７図に示したDOループは、最初に、「コン
トロールベクトル生成命令」を実行して、Ａ(I)＝
Ｂ(I)となる要素が１になるコントロールベクトル
を生成し、該コントロールベクトルを用いて「マ
スク命令」を実行することによつて実行される。

なお、上記「マスク命令」と「コントロールベ
クトル生成命令」に関しては、例えば
HITACM180／200H／280H内蔵アレイプロセツ
サ解説書（資料番号8080−２−041−20）に記載
されている。

〔発明が解決しようとする問題点〕

従来技術では、コントロールベクトルの生成を
行うコントロールベクトル生成命令はコントロー
ルベクトルの制御を受けなかつた。したがつて、
第７図のような条件文を含んだDOループはIAP
命令に展開できるが、第８図のようなIF文のネ
ストを含むDOループは、２つ以上のコントロー
ルベクトルの制御を受けるため、IAP命令に展開
できず、実行時間が長くなる問題があつた。

本発明の目的は、IF文のネストを含んだDOル
ープをIAP命令に展開して処理の高速化を図るベ
クトル演算制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明は、各要素が１ビツトからなるコントロ
ールベクトルを保持するコントロールベクトルレ
ジスタを具備すると共に、ベクトル演算命令やコ
ントロールベクトル生成命令などのベクトル命令
を実行する計算システムにおいて、二つのベクト
ルオペランドの各要素の比較結果を保持する手段
と、前記保持された比較結果を、前記コントロー
ルベクトルレジスタに保持されているコントロー
ルベクトルの対応する要素の値に応じて有効ある
いは無効とする手段と、前記コントロールベクト
ルにより有効あるいは無効の制御を受けた比較結
果を該コントロールベクトルにセツトする手段を
設け、コントロールベクトル生成命令の実行にお
いて、既に保持されているコントロールベクトル
の制御を可能にしたことである。

〔作 用〕

コントロールベクトルの制御をうけるコントロ
ールベクトル生成命令は、以下に示す仕様とす
る。

第２オペランドの各ベクトル要素と対応する第
３オペランドの各ベクトル要素が比較され、対応
するコントロールベクトルのビツトが「０」なら
ば、対応する第１オペランドの要素に「０」が格
納される。対応するコントロールベクトルのビツ
トが「１」ならば、第２，第３オペランドが副指
令中に指定された条件（たとえば、第２オペラン
ド＝第３オペランド）を満たせば、対応する第１
オペランドの要素に「１」が、そうでなければ
「０」が格納される。

こゝでは、「コントロールベクトルの制御をう
けるコントロールベクトル生成命令」として、副
指令中に条件「第２オペランド＝第３オペラン
ド」が指定されたCEQE命令を例にとる。以下、
このCEQE命令を用いると、第８図のようなIF文
のネストを含むDOループがIAP命令に展開でき
ることを第９図にしたがつて説明する。

ベクトルＡ，Ｂ，Ｃ，Ｄが図中の数値であると
する。まず、ベクトルＡ，Ｂをそれぞれ第２，第
３オペランドとして、従来のコントロールベクト
ル生成命令（コントロールベクトルの制御をうけ
ない）を実行する。結果の第１オペランドは、Ａ
(I)＝Ｂ(I)となる要素番号のデータが１、Ａ(I)≠Ｂ
(I)となる要素番号のデータが０となるベクトル
（ベクトルＥとする）になる。次に、このベクト
ルＥをコントロールベクトルとして、前記CEQE
命令（コントロールベクトルの制御をうけるコン
トロールベクトル生成命令）を、ベクトルＣ，Ｄ
をそれぞれ、第２，第３オペランドとして実行す
ると、結果の第１オペランドは、ベクトルＥの１
である要素番号の中で、Ｃ(I)＝Ｄ(I)となる要素番
号のデータが１、その他の要素番号のデータが０
となるベクトル（ベクトルＦとする）になる。次
に、このベクトルＦをコントロールベクトルとし
て、ベクトルＸ，Ｙにマスク命令を実行すれば、
第８図のDOループが実現されたことになる。す
なわち、第８図のDOループがIAP命令に展開さ
れる。

〔実施例〕

本発明は第２図中の演算部２に係わる。第１図
に本発明の一実施例を示す。

第１図で、１０はコントロールベクトルレジス
タであり、第５図に示すコントロールベクトルが
第３図のOAVの中のコントロールベクトルアド
レスによつて示される主記憶アドレスから取り出
されて格納される。シフタ１２はレジスタ１０の
値を左または右にシフトする。レジスタ１０の先
頭ビツトの値は演算結果有効信号１４となる。フ
エツチアドレスレジスタ１５，１７は、それぞれ
フエツチするデータのアドレスを格納し、該アド
レスをアドレス線１９，２０を適して記憶制御部
３に送り、それぞれ該主記憶アドレスから読み出
されたデータを、データ線２１，２２にセツトす
る。ストアアドレスレジスタ２８は、ストアする
データのアドレスを格納し、該アドレスをアドレ
ス線３５を通して記憶制御部３に送り、ストアデ
ータレジスタ３２に格納されているデータを、該
主記憶アドレスにストアする。

３０はIAP演算部であり、フエツチデータレジ
スタ２３，２４、演算器２５、コントロールビツ
トレジスタ２６、結果レジスタ２７、判定論理部
２９、抑止論理部３１からなる。フエツチデータ
レジスタ２３，２４は前述のように、主記憶から
読み出されたデータを格納する。演算器２５はレ
ジスタ２３，２４中のデータを用いて演算を行
う。演算の種類はIAP命令の副指令中に示され
る。コントロールベクトル生成命令の場合は、副
指令中に指定された条件（CEQE命令の場合は、
第２オペランド＝第３オペランド）が成立するか
どうかを、演算結果から判定論理部２９で判定
し、成立すると結果レジスタ２７に１をセツトす
る。コントロールビツトレジスタ２６は、コント
ロールベクトルレジスタ１０の演算結果有効信号
１４をセツトする。抑止論理部３１では、レジス
タ２６が１であると、レジスタ２７の値を抑止せ
ずに結果コントロールビツト線３７にのせる。レ
ジスタ２６が０であると、レジスタ２７の値を抑
止し、結果コントロールビツト線３７は０にな
る。

シフタ３３は、ストアデータレジスタ３２の内
容を左右にシフトする。ワークレジスタ３４は、
シフタ３３の出力と結果コントロールビツト線３
７の内容をセツトする。

本発明における演算部２は、マイクロプログラ
ムで制御される。CEQE命令のマイクロプログラ
ムを第６図に示す。

該マイクロプログラムの実行に先立つて、命令
制御部１は、フエツチアドレスレジスタ１５に第
２オペランドの先頭アドレス（第３図のVDT２
中にある）を、フエツチアドレスレジスタ１７に
第３オペランドの先頭アドレス（第３図のVDT
３中にある）を、ストアアドレスレジスタ２８に
第１オペランドアドレス（第３図のVDT１中に
ある）を、コントロールベクトルレジスタ１０に
コントロールベクトル（第３図のコントロールベ
クトルアドレスで示される主記憶中にある）をセ
ツトしておく。また、ストアデータレジスタ３２
はゼロクリアしておく。これが前処理である。

マイクロプログラムのステツプを実行する時
は、演算部２に起動信号が出される。該起動信号
で、レジスタ１０，１５，１７，２３，２４，２
６，２７，３２，３４はセツトされる。

マイクロプログラムのステツプを実行する
と、IAP演算部３０に起動がかゝる。演算部２５
は、フエツチデータレジスタ２３に格納されてい
る第２オペランドベクトルの先頭要素から、フエ
ツチデータレジスタ２４に格納されている第３オ
ペランドの先頭要素を減算して、その結果を判定
論理部２９で判定し、第２オペランド＝第３オペ
ランドなら１を、そうでなければ０を結果レジス
タ２７にセツトする。一方、コントロールベクト
ルの先頭要素、すなわち、レジスタ１０の先頭ビ
ツトが１の時は、演算結果有効信号１４は１とな
り、コントロールビツトレジスタ２６は１にな
る。同様に、コントロールベクトルの第１要素が
０の時は、コントロールビツトレジスタ２６は０
になる。

抑止論理部３１は、レジスタ２６の値が０であ
れば、結果コントロールビツト線３７に０を、レ
ジスタ２６の値が１であれば、第２オペランド＝
第３オペランドの時、結果コントロールビツト線
３７に１、第２オペランド≠第３オペランドの
時、結果コントロールビツト線３７に０をのせ
る。

コントロールビツト線３７の値がワークレジス
タ３４の末尾１ビツトに入る。ワークレジスタ３
４の末尾以外には、ストアデータレジスタ３２の
値がシフタ３３で１ビツト左シフトされてセツト
されるが、レジスタ３２は初め０にセツトされて
いる。ワークレジスタ３４の内容は、ストアレジ
スタ３２にセツトされる。このようにして、最も
新しく生成されたコントロールベクトルのビツト
の値がストアデータレジスタ３２の末尾に入る。

マイクロプログラムのステツプでは、同時
に、次のベクトル要素の処理のために、加算器１
６によりフエツチアドレスレジスタ１５の内容に
第２オペランドのインクリメント値（第３図の
VDT２中にある）を加える。この値が、第２オ
ペランドベクトルの次の要素アドレスである。該
アドレスを用いて、第２オペランドベクトルの次
の要素をフエツチする。同時に、加算器１８によ
りフエツチアドレスレジスタ１７の内容に第３オ
ペランドのインクリメント値（第３図のVDT３
中にある）を加える。該レジスタ中のアドレス
（第３オペランドの次の要素のアドレスである）
を用いて、第３オペランドベクトルの次の要素を
フエツチする。

マイクロプログラムのステツプでは、また、
コントロールベクトルレジスタ１０の中のデータ
をシフタ１２を使つて、１ビツト左にシフトす
る。このシフト後のデータの先頭ビツトが、次の
ベクトル要素に対応するコントロールベクトルビ
ツトになる。

マイクロプログラムのステツプでは、また、
「１要素処理した」ということで、R1レジスタ
（初期カウントがはいつている）の値に１を加え
る。

R1レジスタの値（最後に処理した要素の番号）
がR1＋１レジスタの値（最終要素の番号）に等
しければ、演算終了とみなしてステツプに行
く。等しくなければ、ステツプに戻つて、次の
要素の処理を始める。

前述したように、各要素が演算される毎に、最
も新しく生成されたコントロールベクトルビツト
がストアデータレジスタ３２の末尾に入り、それ
以前に生成されコントロールベクトルのビツト列
が、その末尾ビツトの前に並ぶため、ステツプ
に移つた時は、結果の生成されたコントロールベ
クトルが、ストアデータレジスタ３２に左から順
に並んではいつている。

ステツプでは、ストアデータレジスタ３２中
の生成されたコントロールベクトルを、ストアア
ドレスレジスタ２８中のアドレス（第３図の
VDT１中に示される第１オペランドアドレス）
にストアする。ステツプの終了後、後処理に移
る。後処理では、最終オペレーシヨン単位の実行
に引い続いて起こる割込みの受付けやR1レジス
タの０クリアなどを行う。

以上の動作によつて、CEQE命令が実行され
る。他の種類の「コントロールベクトルの制御を
うけるコントロールベクトル生成命令」も同様に
実行される。

〔発明の効果〕

本発明によれば、コントロールベクトルの各ビ
ツトの値に応じて、二つのベクトルオペランドの
対応する要素の比較結果を有効化／無効化するこ
とによつて、コントロールベクトル生成命令がコ
ントロールベクトルの制御を受けるようにするこ
とができるので、IF文のネストを含むDOループ
をIAP命令に展開でき、該DOループの処理の高
速化が達成される。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は
本発明で対象とする計算機システムの概略ブロツ
ク図、第３図は本発明で対象とするIAP命令の形
式を示す図、第４図は第３図中のVDTの形式を
示す図、第５図は第３図中のコントロールベクト
ルの形式を示す図、第６図は本発明を実現するた
めのマイクロプログラムの一実施例を示す図、第
７図及び第８図はプログラムの一例を示す図、第
９図は本発明による処理を説明するためのデータ
を示す図である。 １０……コントロールベクトルレジスタ、１２
……シフタ、１５，１７……フエツチアドレスレ
ジスタ、２３，２４……フエツチデータレジス
タ、２５……演算器、２６……コントロールビツ
トレジスタ、２７……結果レジスタ、２８……ス
トアレジスタ、２９……判定論理部、３０……
IAP演算部、３１……抑止論理部、３２……スト
アデータレジスタ、３３……シフタ、３４……ワ
ークレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 各要素が１ビツトからなるコントロールベク
   トルを保持するコントロールベクトルレジスタを
   持ち、ベクトル演算命令では、オペランドベクト
   ルの各要素間の演算を実行し、該演算結果を前記
   コントロールベクトルの対応する要素の値に応じ
   て有効あるいは無効とし、コントロールベクトル
   生成命令では、二つのベクトルオペランドを各要
   素毎に比較して、その比較結果を前記コントロー
   ルベクトルレジスタの対応するビツト位置に格納
   する、ベクトル命令を実行する計算システムにお
   いて、 二つのベクトルオペランドの各要素の比較結果
   を保持する手段と、前記保持された比較結果を、
   前記コントロールベクトルレジスタに保持されて
   いるコントロールベクトルの対応する要素の値に
   応じて有効あるいは無効とする手段と、 前記コントロールベクトルにより有効あるいは
   無効の制御を受けた比較結果を該コントロールベ
   クトルにセツトする手段を設け、 前記コントロールベクトル生成命令の実行にお
   いて、既に保持されているコントロールベクトル
   の制御を可能にしたことを特徴とするベクトル演
   算制御方式。