JPH01241665A - マルチプロセッサ・システムのリセット方式 - Google Patents
マルチプロセッサ・システムのリセット方式Info
- Publication number
- JPH01241665A JPH01241665A JP63068053A JP6805388A JPH01241665A JP H01241665 A JPH01241665 A JP H01241665A JP 63068053 A JP63068053 A JP 63068053A JP 6805388 A JP6805388 A JP 6805388A JP H01241665 A JPH01241665 A JP H01241665A
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- JP
- Japan
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- reset
- processor
- switch
- operated
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はマルチプロセッサ・システムにおいて、一定時
間内にリセット・スイッチが設定回数以上操作されたと
きにはシステム全体のリセットを行い、一定時間内に設
定回数未満リセット・スイッチが操作されたときにはプ
ロセッサ単位のリセット動作が行われるようにしたマル
チプロセッサ・システムのリセット方式に関するもので
ある。
間内にリセット・スイッチが設定回数以上操作されたと
きにはシステム全体のリセットを行い、一定時間内に設
定回数未満リセット・スイッチが操作されたときにはプ
ロセッサ単位のリセット動作が行われるようにしたマル
チプロセッサ・システムのリセット方式に関するもので
ある。
「従来の技術」
プロセッサが複数存在するマルチプロセッサ・システム
において、リセットを行う場合、各々のプロセッサのみ
をリセットする場合と、すべてのプロセッサを同時にリ
セットする場合とがある。
において、リセットを行う場合、各々のプロセッサのみ
をリセットする場合と、すべてのプロセッサを同時にリ
セットする場合とがある。
すなわち、各々のプロセッサを初期状態にもどすときに
は、各プロセッサのみをリセットし、システムを初期状
態にもどして同時にスタートさせるときにはシステム全
体をリセットさせるのである。
は、各プロセッサのみをリセットし、システムを初期状
態にもどして同時にスタートさせるときにはシステム全
体をリセットさせるのである。
これらに対応するために従来技術においては、プロセッ
サ単位のリセットを行うスイッチと、システム全体のリ
セットを行うスイッチとを別々に設け、これらのスイッ
チを適宜操作することにより行っていた。
サ単位のリセットを行うスイッチと、システム全体のリ
セットを行うスイッチとを別々に設け、これらのスイッ
チを適宜操作することにより行っていた。
「発明が解決しようとする課題」
従来技術においては、上記の如くプロセッサ単位のリセ
ットを行うスイッチとシステム全体のり゛ セットを行
うスイッチとを別々に設ける必要があるため、すべての
プロセッサに両スイッチを設けるか、あるいは別ユニッ
トを追加してその上にシステム全体のリセットを行うス
イッチを設け、プロセッサにはプロセッサ単位のリセッ
トを行うスイッチを設ける方式をとっていた。そのため
、前者の方式ではスイッチの数が多くなるとともに、個
別リセットを行うつもりが、スイッチの選択法りにより
システム全体のリセットを行ってしまう等の誤操作の危
惧があった。また、後者の方式では、ハードウェアが増
加する欠点があった。
ットを行うスイッチとシステム全体のり゛ セットを行
うスイッチとを別々に設ける必要があるため、すべての
プロセッサに両スイッチを設けるか、あるいは別ユニッ
トを追加してその上にシステム全体のリセットを行うス
イッチを設け、プロセッサにはプロセッサ単位のリセッ
トを行うスイッチを設ける方式をとっていた。そのため
、前者の方式ではスイッチの数が多くなるとともに、個
別リセットを行うつもりが、スイッチの選択法りにより
システム全体のリセットを行ってしまう等の誤操作の危
惧があった。また、後者の方式では、ハードウェアが増
加する欠点があった。
本発明は、上記従来技術の欠点を解決するものであって
、マルチプロセッサ・システムにおいて、１ｇＡのリセ
ット・スイッチを操作することにより、プロセッサ単位
のリセットと、システム全体のリセットを行うことがで
きるリセット方式を提供することを目的とする。
、マルチプロセッサ・システムにおいて、１ｇＡのリセ
ット・スイッチを操作することにより、プロセッサ単位
のリセットと、システム全体のリセットを行うことがで
きるリセット方式を提供することを目的とする。
「課題を解決するための手段」
複数のプロセッサを備えたマルチプロセッサ・システム
において、プロセッサ単位に各１ｇのリセット・スイッ
チを設け、各プロセッサのリセット・スイッチが一定時
間内に、設定された回数以上操作されたときにはシステ
ム全体のりセットとし、前記設定回数未満操作されたと
きには当該するプロセッサのみをリセットとする。
において、プロセッサ単位に各１ｇのリセット・スイッ
チを設け、各プロセッサのリセット・スイッチが一定時
間内に、設定された回数以上操作されたときにはシステ
ム全体のりセットとし、前記設定回数未満操作されたと
きには当該するプロセッサのみをリセットとする。
「作 用」
リセット・スイッチの状態を電気的信号に変換し、一定
時間内にリセット・スイッチの操作された回数を検出す
る手段を設け、この検出手段によって、リセット・スイ
ッチが設定回数未満操作されたことが検出されたときに
は当該するプロセッサのリセット動作を行い、上記検出
手段によって設定回数以上操作されたことが検出された
ときには、システム全体に対しリセット動作を行う。
時間内にリセット・スイッチの操作された回数を検出す
る手段を設け、この検出手段によって、リセット・スイ
ッチが設定回数未満操作されたことが検出されたときに
は当該するプロセッサのリセット動作を行い、上記検出
手段によって設定回数以上操作されたことが検出された
ときには、システム全体に対しリセット動作を行う。
「実施例」
第１図は本発明が適用されるマルチプロセッサ・システ
ムの一例を示す図である。第１図において、１．２．３
はプロセッサを、４．５．６は、各プロセッサ１．２．
３に塔載されているリセット回路を示している。このリ
セット回路４．５．６には後述するリセット・スイッチ
１７がそれぞれ設けられている。また各リセット回路４
．５．６は、前記各リセット・スイッチ１７が一定時間
内に、設定された回数以上操作されたときにはシステム
全体をリセット状態にするシステムリセット手段と、前
記リセット・スイッチ１７が前記設定された回数未満操
作されたときには当該するプロセッサ１．２、または３
のみをリセット状態にする手段とを具備している。
ムの一例を示す図である。第１図において、１．２．３
はプロセッサを、４．５．６は、各プロセッサ１．２．
３に塔載されているリセット回路を示している。このリ
セット回路４．５．６には後述するリセット・スイッチ
１７がそれぞれ設けられている。また各リセット回路４
．５．６は、前記各リセット・スイッチ１７が一定時間
内に、設定された回数以上操作されたときにはシステム
全体をリセット状態にするシステムリセット手段と、前
記リセット・スイッチ１７が前記設定された回数未満操
作されたときには当該するプロセッサ１．２、または３
のみをリセット状態にする手段とを具備している。
なお、前記リセット・スイッチ１７の設定回数は任意で
あるが、以下の説明は、設定回数が２回の場合について
行う。
あるが、以下の説明は、設定回数が２回の場合について
行う。
７．８．９は各プロセッサ１．２．３の内部バスを、１
０．１１．１２は、リセット信号線を、１３．１４．１
５は、システムリセット信号線を、１６はシステムバス
をそれぞれ示している。リセット信号ＲＥＳＥＴ＊は個
々のプロセッサ１．２．３をリセット状態にする信号で
あり、システムリセット信号５ＹＳＲＥＳＥＴ＊はシス
テム全体をリセット状態（する信号である。なお、５Ｙ
ＳＲＥＳＥＴ＊は、どのプロセッサ１．２．３のリセッ
ト回路４．５．６からも出力できる。
０．１１．１２は、リセット信号線を、１３．１４．１
５は、システムリセット信号線を、１６はシステムバス
をそれぞれ示している。リセット信号ＲＥＳＥＴ＊は個
々のプロセッサ１．２．３をリセット状態にする信号で
あり、システムリセット信号５ＹＳＲＥＳＥＴ＊はシス
テム全体をリセット状態（する信号である。なお、５Ｙ
ＳＲＥＳＥＴ＊は、どのプロセッサ１．２．３のリセッ
ト回路４．５．６からも出力できる。
第２図は前記リセット回路４の回路図、第３図は、第２
図の各部の波形を示す図である。なお、リセット回路５
．６はリセット回路４と全く同様に構成されているので
、その説明は省略する。
図の各部の波形を示す図である。なお、リセット回路５
．６はリセット回路４と全く同様に構成されているので
、その説明は省略する。
第２図において、１７はリセット・スイッチ、１８．１
９はプルアップの抵抗、２０．２１はへＡＮＤ回路、２
２はプロアツブの抵抗、２３はシフトレジスタ、２４．
２５はデイレイ、２６．２７はシュミットトリガ型のイ
ンバータ、２８は負論理のＯＲ回路、２９．３０はイン
バータ、３つは負論理のＯＲ回路、３２は負論理のＡＮ
Ｄ回路をそれぞれ示している。
９はプルアップの抵抗、２０．２１はへＡＮＤ回路、２
２はプロアツブの抵抗、２３はシフトレジスタ、２４．
２５はデイレイ、２６．２７はシュミットトリガ型のイ
ンバータ、２８は負論理のＯＲ回路、２９．３０はイン
バータ、３つは負論理のＯＲ回路、３２は負論理のＡＮ
Ｄ回路をそれぞれ示している。
リセット・スイッチ１７は、ノーマル・オープンと、ノ
ーマル・クローズの２極を持つノンロック・タイプのも
のである。抵抗１８、抵抗１９とＮＡＮＤ回路２０、Ｎ
ＡＮＤ回路２１は、チャタリング除去回路を構成してい
る。抵抗２２、シフトレジスタ２３、デイレイ２４、デ
イレイ２５、シュミットトリガ型のインバータ２６、シ
ュミットトリガ型のインバータ２７、負論理のＯＲ回路
２８、負論理のＡＮＤ回路３２は、タイミング制御部を
構成している。負論理のＯＲ回路３１は、外部から入力
する５ＹＳＲＥＳＥＴ＊信号をＲＥＳＥＴニド信号に変
換する機能を持つ。
ーマル・クローズの２極を持つノンロック・タイプのも
のである。抵抗１８、抵抗１９とＮＡＮＤ回路２０、Ｎ
ＡＮＤ回路２１は、チャタリング除去回路を構成してい
る。抵抗２２、シフトレジスタ２３、デイレイ２４、デ
イレイ２５、シュミットトリガ型のインバータ２６、シ
ュミットトリガ型のインバータ２７、負論理のＯＲ回路
２８、負論理のＡＮＤ回路３２は、タイミング制御部を
構成している。負論理のＯＲ回路３１は、外部から入力
する５ＹＳＲＥＳＥＴ＊信号をＲＥＳＥＴニド信号に変
換する機能を持つ。
第３図は、第２図の回路の各部の波形を示す図である。
（Ａ＞はチャタリング除去回路の出力、（Ｂ）はシフト
レジスタ２３のＱＡの出力、（Ｃ）はシフトレジスタ２
３のＱＢの出力、（Ｄ＞はシュミットトリガ型のインバ
ータ２６の出力、（Ｅ）はシュミットトリガ型のインバ
ータ２７の出力、（Ｆ）はシフトレジスタ２３のクリア
の入力、（Ｇ）は負論理のＡＮＤ回路３２の出力である
。
レジスタ２３のＱＡの出力、（Ｃ）はシフトレジスタ２
３のＱＢの出力、（Ｄ＞はシュミットトリガ型のインバ
ータ２６の出力、（Ｅ）はシュミットトリガ型のインバ
ータ２７の出力、（Ｆ）はシフトレジスタ２３のクリア
の入力、（Ｇ）は負論理のＡＮＤ回路３２の出力である
。
次に上記実施例の動作を説明する。リセット・スイッチ
１７を押すとチャタリング除去回路の出力（、Ａｔ）が
Ｈとなり、シフトレジスタ２３を動作させる。すると、
シフトレジスタ２３の出力（Ｂ）がＨとなり、その信号
はインバータ２９、負論理のＯＲ回路３１を通り、ＲＥ
ＳＥＴ＊信号を動作値のＬにする。同時に、シフトレジ
スタ２３の出力（Ｂ）がＨとなってから、デイレイ２４
の設定時間ｔ１の間、シフトレジスタ２３の入力（Ａ＞
の監視を行い、その間にリセットスイッチ］７が押され
ない場合には、シュミットトリガ型のインバータ２６の
出力（Ｄ）、シフトレジスタ２３の出力（Ｃ）との負論
理のＡＮＤの信号（Ｇ）がしになり、ざらに、シフトレ
ジスタ２３のクリア信号（Ｆ）がしになるため、シフト
レジスタ２３がクリアされ、ＲＥＳＥＴ＊はＨに戻る。
１７を押すとチャタリング除去回路の出力（、Ａｔ）が
Ｈとなり、シフトレジスタ２３を動作させる。すると、
シフトレジスタ２３の出力（Ｂ）がＨとなり、その信号
はインバータ２９、負論理のＯＲ回路３１を通り、ＲＥ
ＳＥＴ＊信号を動作値のＬにする。同時に、シフトレジ
スタ２３の出力（Ｂ）がＨとなってから、デイレイ２４
の設定時間ｔ１の間、シフトレジスタ２３の入力（Ａ＞
の監視を行い、その間にリセットスイッチ］７が押され
ない場合には、シュミットトリガ型のインバータ２６の
出力（Ｄ）、シフトレジスタ２３の出力（Ｃ）との負論
理のＡＮＤの信号（Ｇ）がしになり、ざらに、シフトレ
ジスタ２３のクリア信号（Ｆ）がしになるため、シフト
レジスタ２３がクリアされ、ＲＥＳＥＴ＊はＨに戻る。
シフトレジスタ２３の入力（Ａ＞の監視の間にさらにリ
セットスイッチが押されると、シフトレジスタ２３の出
力（Ｃ）がＨとなり、その信号は、インバータ３０を通
り、５ＹＳＲＥＳＥＴ＊を動作値のしにする。シフトレ
ジスタの出力（Ｃ）は、デイレイ２５の設定時間↑２ｔ
ｆｒ！！だ後、デイレイ２５、シュミットトリガ型のイ
ンバータ２７を通り、信号（Ｅ）をしにする。すると、
シフトレジスタ２３のクリア信号（Ｆ）がＬとなり、シ
フトレジスタ２３がクリアされ、ＲＥＳＥ丁＊信号、５
ＹＳＲＥＳＥＴ＊信号ともに、Ｈにもどる。
セットスイッチが押されると、シフトレジスタ２３の出
力（Ｃ）がＨとなり、その信号は、インバータ３０を通
り、５ＹＳＲＥＳＥＴ＊を動作値のしにする。シフトレ
ジスタの出力（Ｃ）は、デイレイ２５の設定時間↑２ｔ
ｆｒ！！だ後、デイレイ２５、シュミットトリガ型のイ
ンバータ２７を通り、信号（Ｅ）をしにする。すると、
シフトレジスタ２３のクリア信号（Ｆ）がＬとなり、シ
フトレジスタ２３がクリアされ、ＲＥＳＥ丁＊信号、５
ＹＳＲＥＳＥＴ＊信号ともに、Ｈにもどる。
外部５ＹＳＲＥＳＥＴ＊信号が、動作値のＬになると、
その信号は負論理ＯＲ回路３１を通り、ＲＥＳＥＴ＊信
号を、動作値のしにする。
その信号は負論理ＯＲ回路３１を通り、ＲＥＳＥＴ＊信
号を、動作値のしにする。
さて、プロセッサ１のリセット・スイッチ１７が１回押
されると、上述のように通常のリセット・スイッチの使
い方向様、内部バス７にリセット信号が出力され、プロ
セッサ１がリセットされ、おる一定時間内にもう一度押
された場合には、システム全体をリセット状態にするシ
ステムリセット信号が出力される。システムリセット信
号を受けた、プロセッサ２．３のリセット回路５．６は
、リセット信号を内部バス８．９に出力し、各プロセッ
サ２．３をリセット状態にする。プロセッサ２．３のリ
セッ１〜・スイッチ１７を操作した場合も同様に、１回
押された場合にはプロセッサ２、またはプロセッサ３の
みがリセットされ、ある−定時間内にもう一度押された
場合には、システム全体がリセットされる。
されると、上述のように通常のリセット・スイッチの使
い方向様、内部バス７にリセット信号が出力され、プロ
セッサ１がリセットされ、おる一定時間内にもう一度押
された場合には、システム全体をリセット状態にするシ
ステムリセット信号が出力される。システムリセット信
号を受けた、プロセッサ２．３のリセット回路５．６は
、リセット信号を内部バス８．９に出力し、各プロセッ
サ２．３をリセット状態にする。プロセッサ２．３のリ
セッ１〜・スイッチ１７を操作した場合も同様に、１回
押された場合にはプロセッサ２、またはプロセッサ３の
みがリセットされ、ある−定時間内にもう一度押された
場合には、システム全体がリセットされる。
「発明の効果」
以上の説明から明らかなように、本発明によれば、マル
チプロセッサ・システムのリセットが容易になり、また
スイッチの数を１／２に減らすと共に、個別リセットを
行うつもりが、誤ってシステムリセットを押すなどの誤
操作を防止することができる。
チプロセッサ・システムのリセットが容易になり、また
スイッチの数を１／２に減らすと共に、個別リセットを
行うつもりが、誤ってシステムリセットを押すなどの誤
操作を防止することができる。
第１図は本発明が適用されるマルチプロセッサ・システ
ムの一例を示す図、第２図は本発明の実施例の主たる部
分の回路図、第３図は第２図の各部の波形を示す図であ
る。 図において １．２．３はプロセッサ ４．５．６はリセット回路 ７．８．９は内部バス １０．１１．１２はリセット信号線 １３．１４．１５はシステムリセット信号線１Ｇはシス
テムバス １７はリセット・スイッチ １８．１９は抵抗 ２０．２１はＮＡＮＤＡＮ Ｄ回路抵抗 ２３はシフトレジスタ ２４．２５はデイレイ ２６．２７はシュミット・トリガ型のインバータ２８は
負論理のＯＲ回路 ２９．３０はインバータ ３１は負論理のＯＲ回路 ３２は負論理のＡＮＤ回路 でおる。
ムの一例を示す図、第２図は本発明の実施例の主たる部
分の回路図、第３図は第２図の各部の波形を示す図であ
る。 図において １．２．３はプロセッサ ４．５．６はリセット回路 ７．８．９は内部バス １０．１１．１２はリセット信号線 １３．１４．１５はシステムリセット信号線１Ｇはシス
テムバス １７はリセット・スイッチ １８．１９は抵抗 ２０．２１はＮＡＮＤＡＮ Ｄ回路抵抗 ２３はシフトレジスタ ２４．２５はデイレイ ２６．２７はシュミット・トリガ型のインバータ２８は
負論理のＯＲ回路 ２９．３０はインバータ ３１は負論理のＯＲ回路 ３２は負論理のＡＮＤ回路 でおる。
Claims (1)
- 複数のプロセッサを備えたマルチプロセッサ・システム
において、前記プロセッサにはそれぞれリセット・スイ
ッチが設けられるとともに、各プロセッサのリセット・
スイッチが一定時間内に、設定された回数以上操作され
たときにはシステム全体をリセット状態にするシステム
リセット手段と、前記リセット・スイッチが前記設定さ
れた回数未満操作されたときには該当するプロセッサの
みをリセット状態にする手段とを備えたことを特徴とす
るマルチプロセッサ・システムのリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068053A JPH01241665A (ja) | 1988-03-24 | 1988-03-24 | マルチプロセッサ・システムのリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068053A JPH01241665A (ja) | 1988-03-24 | 1988-03-24 | マルチプロセッサ・システムのリセット方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241665A true JPH01241665A (ja) | 1989-09-26 |
Family
ID=13362653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068053A Pending JPH01241665A (ja) | 1988-03-24 | 1988-03-24 | マルチプロセッサ・システムのリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204492A (ja) * | 1992-01-24 | 1993-08-13 | Nec Corp | システムリセット制御方式 |
| US6463529B1 (en) | 1989-11-03 | 2002-10-08 | Compaq Computer Corporation, Inc. | Processor based system with system wide reset and partial system reset capabilities |
-
1988
- 1988-03-24 JP JP63068053A patent/JPH01241665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6463529B1 (en) | 1989-11-03 | 2002-10-08 | Compaq Computer Corporation, Inc. | Processor based system with system wide reset and partial system reset capabilities |
| JPH05204492A (ja) * | 1992-01-24 | 1993-08-13 | Nec Corp | システムリセット制御方式 |
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