JPH01241920A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
- Publication number
- JPH01241920A JPH01241920A JP63068168A JP6816888A JPH01241920A JP H01241920 A JPH01241920 A JP H01241920A JP 63068168 A JP63068168 A JP 63068168A JP 6816888 A JP6816888 A JP 6816888A JP H01241920 A JPH01241920 A JP H01241920A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- phase difference
- value
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 7
- 101000821257 Homo sapiens Syncoilin Proteins 0.000 abstract 2
- 102100021919 Syncoilin Human genes 0.000 abstract 2
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相ロックループ回路に関し、特に入力され
た同期信号に同期したパルスを発生させる場合に、その
同期引き込み時間と、同期引き込みの安定性を改良した
位相ロックループ回路に関する。
た同期信号に同期したパルスを発生させる場合に、その
同期引き込み時間と、同期引き込みの安定性を改良した
位相ロックループ回路に関する。
入力同期信号に同期したパルスを発生させる回路として
、位相ロックループ（ＰＬＬ）回路がある。
、位相ロックループ（ＰＬＬ）回路がある。
かかる位相ロックループ回路には、入力された同期信号
と、発生クロックに基づいて生成した内部同期信号との
位相差をディジタル数値で表現し、そのディジタル数値
を積分し電圧変換して得た制御信号により発振器（ＶＣ
Ｏ）の周波数を制御し、発生クロックを入力同期信号に
位相同期させるようにしたものがある。
と、発生クロックに基づいて生成した内部同期信号との
位相差をディジタル数値で表現し、そのディジタル数値
を積分し電圧変換して得た制御信号により発振器（ＶＣ
Ｏ）の周波数を制御し、発生クロックを入力同期信号に
位相同期させるようにしたものがある。
これを第２図を参照して説明すると、第２図はこの種の
従来の位相ロックループ回路の一例を示しており、この
位相ロックループ回路は、位相比較回路２１と、位相差
計数回路２２と、積分回路２３と、Ｄ／Ａ変換器２４と
、電圧制御発振器２５と、分周回路２６とから成る。
従来の位相ロックループ回路の一例を示しており、この
位相ロックループ回路は、位相比較回路２１と、位相差
計数回路２２と、積分回路２３と、Ｄ／Ａ変換器２４と
、電圧制御発振器２５と、分周回路２６とから成る。
同期信号５ＹＮＣは、位相比較回路２１に供給され、ク
ロックＣＫは電圧制御発振器２５から取り出される。ク
ロックＣＫは、分周回路２６にも与えられ、その分周出
力として内部同期信号ＩＮＴＳＹＮＣが取り出されると
共に、この内部同期信号■ＮＴＳＹＮＣが位相比較回路
２１の他方入力として加えられる。
ロックＣＫは電圧制御発振器２５から取り出される。ク
ロックＣＫは、分周回路２６にも与えられ、その分周出
力として内部同期信号ＩＮＴＳＹＮＣが取り出されると
共に、この内部同期信号■ＮＴＳＹＮＣが位相比較回路
２１の他方入力として加えられる。
位相差計数回路２２、積分回路２３及びＤ／Ａ変換器２
４は、上述の位相比較回路２Ｉと電圧制御発振器２５と
の間に設けられており、これらによって、位相差をディ
ジクル数値で表現される信号を得、これを積分し、Ｄ／
Ａ変換して発振周波数制御用の制御信号を形成し、これ
を電圧制御発振器２５に印加するような構成を採ってい
る。
４は、上述の位相比較回路２Ｉと電圧制御発振器２５と
の間に設けられており、これらによって、位相差をディ
ジクル数値で表現される信号を得、これを積分し、Ｄ／
Ａ変換して発振周波数制御用の制御信号を形成し、これ
を電圧制御発振器２５に印加するような構成を採ってい
る。
このように、第２図に示す位相ロックループ回路では、
位相比較回路２Ｉで入力された同期信号５ＹＮＣと、発
生したクロックＣＫから分周回路２６で作った内部同期
信号ＩＮＴＳＹＮＣとの位相を比較し、その位相差を位
相差計数回路２２でディジクル数値で表現し、積分回路
２３で積分してＤ／Ａ変換器２４により電圧変換して発
振器２５の周波数を制御し、入力された同期信号５ＹＮ
Ｃに同期したパルスを発生させるようにしている。
位相比較回路２Ｉで入力された同期信号５ＹＮＣと、発
生したクロックＣＫから分周回路２６で作った内部同期
信号ＩＮＴＳＹＮＣとの位相を比較し、その位相差を位
相差計数回路２２でディジクル数値で表現し、積分回路
２３で積分してＤ／Ａ変換器２４により電圧変換して発
振器２５の周波数を制御し、入力された同期信号５ＹＮ
Ｃに同期したパルスを発生させるようにしている。
ところが、この種の位相比較出力をディジタル化し、積
分し、Ｄ／Ａ変換して発振周波数を制御する構成の場合
、次のような利点がある反面、従来のものでは、同期引
き込み時間、安定度の面では問題がある。
分し、Ｄ／Ａ変換して発振周波数を制御する構成の場合
、次のような利点がある反面、従来のものでは、同期引
き込み時間、安定度の面では問題がある。
すなわち、上述した従来の位相ロックループ回路は、位
相差を積分することにより精度の高い安定した同期パル
スを作ることができるが、電源投入時などに生じる周波
数の大きなずれに対して同期引き込みまでにかなりの時
間を要してしまうという欠点がある。また、同期引き込
み時間を短縮するために、積分回路２３の精度を粗くす
ると、微妙な変動に対しても発振器２５が直接影響を受
けて安定度が悪くなるという欠点がある。
相差を積分することにより精度の高い安定した同期パル
スを作ることができるが、電源投入時などに生じる周波
数の大きなずれに対して同期引き込みまでにかなりの時
間を要してしまうという欠点がある。また、同期引き込
み時間を短縮するために、積分回路２３の精度を粗くす
ると、微妙な変動に対しても発振器２５が直接影響を受
けて安定度が悪くなるという欠点がある。
本発明の目的は、たとえ電源投入時など周波数の大きな
ずれが生じる場合でも引き込み時間の短縮化が図れ、し
かも、安定度の低下も回避することのできる位相ロック
ループ回路を提供することにある。
ずれが生じる場合でも引き込み時間の短縮化が図れ、し
かも、安定度の低下も回避することのできる位相ロック
ループ回路を提供することにある。
本発明は、入力される同期信号に位相同期した信号を得
る位相口ツクループ回路において、前記同期信号と、そ
の同期信号に基づいて発生されるクロックから得られる
内部同期信号との位相比較をする第１の手段と、 前記位相比較による位相差をディジタル数値として表現
する第２の手段と、 ディジタル数値があらかじめ定められた範囲内にあるか
どうかを判定する第３の手段と、その判定に応じてディ
ジタル数値を適応的に大きくすることが可能な第４の手
段と、 第４の手段のディジタル数値を積分する第５の手段と、 第５の手段の出力を電圧値に変換する第６の手段と、 前記電圧値に応じて発振器を制御し、出力として前記ク
ロックを発生する第７の手段と、第７の手段からのクロ
ックを分周して前記内部同期信号を出力する第８の手段
とを備えることを特徴としている。
る位相口ツクループ回路において、前記同期信号と、そ
の同期信号に基づいて発生されるクロックから得られる
内部同期信号との位相比較をする第１の手段と、 前記位相比較による位相差をディジタル数値として表現
する第２の手段と、 ディジタル数値があらかじめ定められた範囲内にあるか
どうかを判定する第３の手段と、その判定に応じてディ
ジタル数値を適応的に大きくすることが可能な第４の手
段と、 第４の手段のディジタル数値を積分する第５の手段と、 第５の手段の出力を電圧値に変換する第６の手段と、 前記電圧値に応じて発振器を制御し、出力として前記ク
ロックを発生する第７の手段と、第７の手段からのクロ
ックを分周して前記内部同期信号を出力する第８の手段
とを備えることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例回路は、第１図に示すごとく、位相比較回路１
１と、位相差計数回路１２と、積分回路１５と、Ｄ／Ａ
変換器１６と、電圧制御発振器１７と、分周回路１８の
他、位相差検出回路１３及び利得調整回路１４を備える
。
１と、位相差計数回路１２と、積分回路１５と、Ｄ／Ａ
変換器１６と、電圧制御発振器１７と、分周回路１８の
他、位相差検出回路１３及び利得調整回路１４を備える
。
位相差検出回路１３及び利得調整回路１４を除く他の構
成要素については、第２図の場合と同様のものであって
よい。
成要素については、第２図の場合と同様のものであって
よい。
すなわち、位相比較回路１１は、同期信号５ＹＮＣと、
その同期信号５ＹＮＣより発生させたクロックＣＫから
得られた内部同期信号ＩＮＴＳＹＮＣとの位相比較をす
る回路であり、また、位相差計数回路１２は、上述の位
相比較による位相差をディジタル数値として表現して出
力する手段として用いられている。
その同期信号５ＹＮＣより発生させたクロックＣＫから
得られた内部同期信号ＩＮＴＳＹＮＣとの位相比較をす
る回路であり、また、位相差計数回路１２は、上述の位
相比較による位相差をディジタル数値として表現して出
力する手段として用いられている。
クロックＣＫは、供給制御信号に応じて発振周波数が制
御される電圧制御発振器１７の出力として取り出され、
内部同期信号ｒＮＴｓＹＮｃは、そのクロックＣＫを分
周回路１Ｂにより分周することによって得ている。
御される電圧制御発振器１７の出力として取り出され、
内部同期信号ｒＮＴｓＹＮｃは、そのクロックＣＫを分
周回路１Ｂにより分周することによって得ている。
また、電圧制御発振器１７の前段に設けられた積分回路
１５とＤ／Ａ変換器１６は、それぞれ、ディジタル数値
を積分し、その積分出力をＤ／Ａ変換によって電圧値に
変換して電圧制御発振器１７への制御信号を生成するも
のであるが、第２図の構成と異なり、位相差計数回路１
２と積分回路１５との間には、利得調整回路１４が挿入
され、また、この利得調整回路１４を制御する位相差検
出回路１３が設けられている。
１５とＤ／Ａ変換器１６は、それぞれ、ディジタル数値
を積分し、その積分出力をＤ／Ａ変換によって電圧値に
変換して電圧制御発振器１７への制御信号を生成するも
のであるが、第２図の構成と異なり、位相差計数回路１
２と積分回路１５との間には、利得調整回路１４が挿入
され、また、この利得調整回路１４を制御する位相差検
出回路１３が設けられている。
位相差検出回路１３には、位相差計数回路１２の出力が
印加される。この位相差検出回路１３は、位相差計数回
路１２で得られるディジタル数値があらかじめ定められ
た範囲内のものかどうかを判定する回路であり、その判
別結果に応じて利得調整回路１４が制御される。利得調
整回路１４は、判定結果に従って、ディジタル数値を適
応的に大きくする手段を構成しており、ディジタル数値
は、かかる利得調整回路１４を介して前記積分回路１５
へ与えられる。
印加される。この位相差検出回路１３は、位相差計数回
路１２で得られるディジタル数値があらかじめ定められ
た範囲内のものかどうかを判定する回路であり、その判
別結果に応じて利得調整回路１４が制御される。利得調
整回路１４は、判定結果に従って、ディジタル数値を適
応的に大きくする手段を構成しており、ディジタル数値
は、かかる利得調整回路１４を介して前記積分回路１５
へ与えられる。
具体的には、ディジタル数値があらかじめ定められた範
囲内にあることが位相差検出回路１３によって検出され
たときは、ディジタル数値はそのまま出力され、前記範
囲外のときは、位相差のディジタル数値を適応的に大き
くするようにして出力する。
囲内にあることが位相差検出回路１３によって検出され
たときは、ディジタル数値はそのまま出力され、前記範
囲外のときは、位相差のディジタル数値を適応的に大き
くするようにして出力する。
本実施例では、このように、入力された同期信号に位相
同期した信号を発生させる回路において、同期信号５Ｙ
ＮＣと同期信号５ＹＮＣより発生したクロックＣＫから
作った内部同期信号ＩＮＴＳＹＮＣとの位相比較をする
位相比較回路１１と、前記位相比較による位相差をディ
ジタル数値として表現する手段としての位相差計数回路
１２と、前記ディジタル数値があらかじめ定められた範
囲内にあるかどうかを判定する手段としての位相差検出
回路１３と、前記判定により前記ディジタル数値を適応
的に大きくするための手段としての利得調整回路１４と
、この適応的に大きくしたディジタル数値を積分する積
分回路１５と、前記積分による値を電圧変換するＤ／Ａ
変換器１６と、前記電圧変換による電圧値で発振器を制
御する手段を構成する電圧制御発振器１７と、発振器よ
り作られたクロックＣＫを分周して前記内部同期信号Ｉ
ＮＴＳＹＮＣを作る分周回路１８とを有する。
同期した信号を発生させる回路において、同期信号５Ｙ
ＮＣと同期信号５ＹＮＣより発生したクロックＣＫから
作った内部同期信号ＩＮＴＳＹＮＣとの位相比較をする
位相比較回路１１と、前記位相比較による位相差をディ
ジタル数値として表現する手段としての位相差計数回路
１２と、前記ディジタル数値があらかじめ定められた範
囲内にあるかどうかを判定する手段としての位相差検出
回路１３と、前記判定により前記ディジタル数値を適応
的に大きくするための手段としての利得調整回路１４と
、この適応的に大きくしたディジタル数値を積分する積
分回路１５と、前記積分による値を電圧変換するＤ／Ａ
変換器１６と、前記電圧変換による電圧値で発振器を制
御する手段を構成する電圧制御発振器１７と、発振器よ
り作られたクロックＣＫを分周して前記内部同期信号Ｉ
ＮＴＳＹＮＣを作る分周回路１８とを有する。
次に、本実施例回路の動作について説明する。
位相比較回路１１は、入力された同期信号５ＹＮＣと、
同期信号５ＹＮＣより発生したクロックＣＫから分周回
路１８で作った内部同期信号ＩＮＴＳＹＮＣとの位相差
ａを出力する。位相差計数回路１２は、位相差ａを同期
信号５ＹＮＣのエツジを基準にディジタル数値すで表現
する。位相差検出回路１３にはディジクル数値すが入力
され、位相差検出回路１３はこのディジクル数値すがあ
らかじめ定められた範囲にあるかどうかを検出し検出信
号Ｃを出力する。
同期信号５ＹＮＣより発生したクロックＣＫから分周回
路１８で作った内部同期信号ＩＮＴＳＹＮＣとの位相差
ａを出力する。位相差計数回路１２は、位相差ａを同期
信号５ＹＮＣのエツジを基準にディジタル数値すで表現
する。位相差検出回路１３にはディジクル数値すが入力
され、位相差検出回路１３はこのディジクル数値すがあ
らかじめ定められた範囲にあるかどうかを検出し検出信
号Ｃを出力する。
ここで、あらかじめ定められた範囲外にある場合には、
利得調整回路１４は検出信号Ｃにより、入力したディジ
タル数値すを適応的に大きくした数値ｄを出力する。か
かる場合には、積分回路１５は、適応的に大きくした数
値ｄを積分し積分値ｅを出力する。そして、Ｄ／Ａ変換
器１６は、積分値ｅを直流電圧値ｆに変換し、電圧制御
発振器１７は、直流電圧値ｆにより周波数を制御された
クロックＣＫを出力する。
利得調整回路１４は検出信号Ｃにより、入力したディジ
タル数値すを適応的に大きくした数値ｄを出力する。か
かる場合には、積分回路１５は、適応的に大きくした数
値ｄを積分し積分値ｅを出力する。そして、Ｄ／Ａ変換
器１６は、積分値ｅを直流電圧値ｆに変換し、電圧制御
発振器１７は、直流電圧値ｆにより周波数を制御された
クロックＣＫを出力する。
一方、位相差検出回路１３での判定の結果、所定範囲内
にあれば、利得調整回路１４は、入力をそのまま出力し
、これが積分回路１５に与えられ、以後は前記と同様に
して、積分、Ｄ／Ａ変換が行われ、発振周波数が制御さ
れる。
にあれば、利得調整回路１４は、入力をそのまま出力し
、これが積分回路１５に与えられ、以後は前記と同様に
して、積分、Ｄ／Ａ変換が行われ、発振周波数が制御さ
れる。
このように、前記位相ロックループ回路は、入力された
同期信号５ＹＮＣと同期信号５ＹＮＣより発生したクロ
ックＣＫから作った内部同期信号ＩＮＴＳＹＮＣとの位
相差をディジタル数値で表現し、このディジタル数値を
積分して電圧変換して発振器の周波数を制御し、位相同
期させる回路において、前記ディジタル数値があらかじ
め定められた範囲内にあるかどうかを判定し信号を出す
手段と、前記判定により、あらかじめ定められた範囲内
にある場合は位相差の前記ディジタル数値をそのまま出
力し、範囲外にある場合は位相差の前記ディジタル数値
を適応的に大きくする手段を有しており、位相差を積分
することによる利点を損なうことなく、同期引き込み時
間、安定度を改善することができる。
同期信号５ＹＮＣと同期信号５ＹＮＣより発生したクロ
ックＣＫから作った内部同期信号ＩＮＴＳＹＮＣとの位
相差をディジタル数値で表現し、このディジタル数値を
積分して電圧変換して発振器の周波数を制御し、位相同
期させる回路において、前記ディジタル数値があらかじ
め定められた範囲内にあるかどうかを判定し信号を出す
手段と、前記判定により、あらかじめ定められた範囲内
にある場合は位相差の前記ディジタル数値をそのまま出
力し、範囲外にある場合は位相差の前記ディジタル数値
を適応的に大きくする手段を有しており、位相差を積分
することによる利点を損なうことなく、同期引き込み時
間、安定度を改善することができる。
すなわち、電源投入時などに生ずる周波数の大きなずれ
に対しても、従来のように同期引き込みにかなりの時間
を要するということがなく、迅速な同期引き込みが可能
であり、しかも、積分回路の精度を粗くした場合に生ず
る安定度の低下も避けることができる。
に対しても、従来のように同期引き込みにかなりの時間
を要するということがなく、迅速な同期引き込みが可能
であり、しかも、積分回路の精度を粗くした場合に生ず
る安定度の低下も避けることができる。
以上説明したように、本発明によれば、入力された同期
信号とその同期信号より発生したクロックから作った内
部同期信号との位相差をディジタル数値として表現し、
このディジタル数値を積分して電圧変換して発振器の周
波数を制御し位相同期させる場合において、前記ディジ
タル数値があらかじめ定められた範囲にあるかどうかを
判定し、範囲内にあるときは前記ディジタル数値をその
まま出力し、範囲外にあるときは前記ディジタル数値を
適応的に大きくすることができるので、同期はずれの時
の引き込み時間を短縮し、かつ同期引き込み時の安定度
を良くする効果がある。
信号とその同期信号より発生したクロックから作った内
部同期信号との位相差をディジタル数値として表現し、
このディジタル数値を積分して電圧変換して発振器の周
波数を制御し位相同期させる場合において、前記ディジ
タル数値があらかじめ定められた範囲にあるかどうかを
判定し、範囲内にあるときは前記ディジタル数値をその
まま出力し、範囲外にあるときは前記ディジタル数値を
適応的に大きくすることができるので、同期はずれの時
の引き込み時間を短縮し、かつ同期引き込み時の安定度
を良くする効果がある。
第１図は本発明の位相ロックループ回路の一実施例を示
すブロック図、 第２図は従来の位相ロックループ回路を示すブロック図
である。 １１・・・・・位相比較回路 １２・・・・・位相差計数回路 １３・・・・・位相差検出回路 １４・・・・・利得調整回路 １５・・・・・積分回路 １６・・・・・Ｄ／Ａ変換器 １７・・・・・電圧制御発振器 １８・・・・・分周回路 ５ＹＮＣ・・・・・入力同期信号 ＩＮＴＳＹＮＣ・・内部同期信号 ＣＫ・・・・クロック ａ・・・・・位相差 ｂ・・・・・ディジタル数値（ディジタル数値で表現し
た位相差） Ｃ・・・・・検出信号 ｄ・・・・・ディジタル数値（適応的に大きくしたディ
ジタル数値の位相差） ｅ・・・・・積分値 ｆ・・・・・直流電圧値 代理人 弁理士 岩 佐 義 幸
すブロック図、 第２図は従来の位相ロックループ回路を示すブロック図
である。 １１・・・・・位相比較回路 １２・・・・・位相差計数回路 １３・・・・・位相差検出回路 １４・・・・・利得調整回路 １５・・・・・積分回路 １６・・・・・Ｄ／Ａ変換器 １７・・・・・電圧制御発振器 １８・・・・・分周回路 ５ＹＮＣ・・・・・入力同期信号 ＩＮＴＳＹＮＣ・・内部同期信号 ＣＫ・・・・クロック ａ・・・・・位相差 ｂ・・・・・ディジタル数値（ディジタル数値で表現し
た位相差） Ｃ・・・・・検出信号 ｄ・・・・・ディジタル数値（適応的に大きくしたディ
ジタル数値の位相差） ｅ・・・・・積分値 ｆ・・・・・直流電圧値 代理人 弁理士 岩 佐 義 幸
Claims (1)
- （１）入力される同期信号に位相同期した信号を得る位
相ロックループ回路において、 前記同期信号と、その同期信号に基づいて発生されるク
ロックから得られる内部同期信号との位相比較をする第
１の手段と、 前記位相比較による位相差をディジタル数値として表現
する第２の手段と、 ディジタル数値があらかじめ定められた範囲内にあるか
どうかを判定する第３の手段と、その判定に応じてディ
ジタル数値を適応的に大きくすることが可能な第４の手
段と、 第４の手段のディジタル数値を積分する第５の手段と、 第５の手段の出力を電圧値に変換する第６の手段と、 前記電圧値に応じて発振器を制御し、出力として前記ク
ロックを発生する第７の手段と、第７の手段からのクロ
ックを分周して前記内部同期信号を出力する第８の手段
とを備えることを特徴とする位相ロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068168A JPH01241920A (ja) | 1988-03-24 | 1988-03-24 | 位相ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068168A JPH01241920A (ja) | 1988-03-24 | 1988-03-24 | 位相ロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241920A true JPH01241920A (ja) | 1989-09-26 |
Family
ID=13365966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068168A Pending JPH01241920A (ja) | 1988-03-24 | 1988-03-24 | 位相ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2410629A (en) * | 2003-12-12 | 2005-08-03 | Qualcomm | A phase locked loop with automatic gain control |
| US7825706B2 (en) | 2002-06-28 | 2010-11-02 | Qualcomm Incorporated | Phase locked loop that sets gain automatically |
-
1988
- 1988-03-24 JP JP63068168A patent/JPH01241920A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7825706B2 (en) | 2002-06-28 | 2010-11-02 | Qualcomm Incorporated | Phase locked loop that sets gain automatically |
| GB2410629A (en) * | 2003-12-12 | 2005-08-03 | Qualcomm | A phase locked loop with automatic gain control |
| GB2410629B (en) * | 2003-12-12 | 2006-11-01 | Qualcomm | A phase locked loop that sets gain automatically |
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