JPH01241938A - デジタル信号中継制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデジタル信号中継制御方式に係り、特に半二重
伝送路において伝送路拡張時に生しるループバック現象
を阻止するデジタル信号中継制御方式に関する。

［従来の技術］ 従来のデジタル信号中継制御方式は第５図に示す構成の
回路が特願昭６１−２４８９９３号で開示されている。

第５図において伝送路４と伝送路５とはそれぞれ複数の
通信端末か接続される半２重伝送方式の伝送路である。

通信端末］は伝送路４に接続され通信端末３は伝送路５
に接イ、♂εされる。デジタル信号中継装置２は伝送路
４と伝送路５に接続される。

つきに、デジタル信−じ中継装置２の内部構成について
説明する。

伝送路４は受信回路２０を介して一方はＡ　Ｎ　１．）
論理回路素子２１、他方はＲＳフリップフロップ２２の
ヤシ１〜端子に接続されている。ＡＮＤ論理回路素子２
１の出力は送信回路２３を介し伝送路５に接続されてい
る。また伝送路５からは、同様に受信回路２４を介し、
ＡＮＤ論理回路素子２５、ＲＳフリップフロップ２６に
接続され、ＡＮＤ論理回路素子２５の出力は送信回路２
７を介し伝送路４に接続されている。ＲＳフリップフロ
ップ２２．２６はそれぞれＡＮＤ論理回路素子２」、２
５および送信回路２３．２７の制御端子（高／低インピ
ーダンス制御）およびＮＯＲ論理回路素子２９．２８、
ＯＲ論理回路素子２１０に接続されている。ＮＯＲ論理
回路素子２８の出力はＲＳフリップフロップ２２の、Ｎ
ＯＲ論理回路素子２９の出力はＲＳフリップフロップ２
６のりセット端子にそれぞれ接続されている。また其準
時間発生回路２１１はＯＲ論理回路素子２１０の出力と
接続される。ＮＯＲ論理回路素子２８．２９の他方の入
力はそれぞれ接続され基準時間発生回路２１１に接続さ
れている。

以上の構成によるデジタル信号中継装置２の動作につい
て説明する。第６図（１）は伝送路４に送出される伝送
信号でありこの信号は受信回路２０で受けられＲＳフリ
ップフロップ２２のセラ１一端子に入力される。このと
き伝送路５に送出信号がなければＲＳフリップフロップ
２２はセットされその出力信号２ｂは論理１（ハイレベ
ル）になりＡＮＤ論理回路素子２１のゲートを開き、ま
た送出回路２３を制御しＡＮＤ論理回路素子２１の出力
信号２ｄを伝送路５へ送出する。またＲＳフリップフロ
ップ２２の出力信号２ｂは、同時に、ＮＯＲ論理回路素
子２９を介しＲＳフリップフロップ２６をリセットする
ことにより受信回路２４からの信号によってＲＳフリッ
プフロップ２６がセットされることを禁止する。第４図
にここで使用しているＲＳフリップフロップの真理値表
を示す。

またＲＳフリップフロップ２６の出力信号はりセットさ
れているので論理Ｏ（ロウレベル）となっておりＡ　Ｎ
　Ｄ論理回路素子２５はゲートが閉じられまた送出回路
２７は高インピーダンスとなってループバック現象を防
いでいる。またＲＳフリップフロップ２２の出力信号２
ｂはＯＲ論理回路素子２１０を介し基準時間発生回路２
１１に入力され基準時間発生回路は、その時点から、１
キャラクタ時間後にパルス信号を出力しＮＯＲ論理回路
素子２８．２９を介しＲＳフリップフロップ２２．２６
をリセットしＡＮＤ論理回路素子２１．２５のゲートを
閉じ送出回路２７．２３を高インピーダンス状態にし最
初の状態にもどる。伝送路５の信号を第６図（２）に示
す。

［発明が解決しようとする課題］ 上記構成において、伝送路４が短絡状態になったとき第
５図に示す伝送路４から入力される信号は受信回路２０
でスタートビットとして受けられＲＳフリップフロップ
２２のセット端子に人力される。このとき伝送路５に送
出信号がなければＲＳフリップフロップ２２はセットさ
れその出力信号２ｂは論理１（ハイレベル）になりＡＮ
Ｄ論理回路素子２１のゲー１へを開き、また送出回路２
３を制御しＡＮＤ論理回路素子２１の出力信号２ｄを伝
送路へ送出する。すなわち伝送路４の短絡状態をそのま
ま伝送路５に出力することになる。またＲＳフリップフ
ロップ２２の出力信号２ｂは、同時に、ＮＯＲ論理回路
素子２９を介しＲＳフリップフロップ２６をリセットす
ることにより受信回路２４からの信号によってＲＳフリ
ップフロップ２６がセットされることを禁止する。また
ＲＳプリップフロップ２２の出力信号はりセラ１〜され
ているので論理Ｏ（ロウレベル）となっておりＡＮＤ論
理回路素子２５はゲートが閉じられまた送出回路２３は
高インピーダンスとなってループバック現象を防いでい
る。また、ＲＳフリップフロップ２２の出力信号２ｂは
ＯＲ論理回路素子２１０を介し基準時間発生回路２１１
に入力され基準時間発生回路は、その時点から、１キャ
ラクタ時間後にパルス信号を出力しＮＯＲ論理回路素子
２８．２９を介しＲＳフリップフロップ２２．２６をリ
セッ１へしＡＮＤ論理回路素子２Ｌ　２５のゲートを閉
じ送出回路２７．２３を高インピーダンス状態にし最初
の状態にもどる。がしかし、伝送路４は第６図（２）の
異常時点Ｔ１ｏ以降短絡状態であるので、また同様な動
作により伝送路５は常に送出回路２３が制御され低イン
ピーダンス状態となり伝送路５にて正常な通信が不可能
となる等の解決しなければならない課題がある。

［発明を解決するための手段］ 本発明によるデジタル信号中継制御方式は、−方並びに
他方の伝送路に対応して、それぞれ一方並びに他方の側
に送信回路、受信回路、セットによりデジタル信号の伝
送方向を定める保持回路を設けたデジタル中継装置を具
備し、前記一方の側の受信回路から入力されたスタート
ビットにより前記一方の側の保持回路がセットされ、前
記一方の側の保持回路がセットされたとき前記他方の側
の保持回路をリセットし前記他方の側の受信回路からの
入力を禁止するよう構成され、更に固定長の単位キャラ
クタ経過後にセットされた前記一方の側の保持回路をリ
セットする半二重伝送方式によるデジタル信号中継制御
方式であって、前記−方並びに他方の保持回路のセット
端子に微分回路を設けたデジタル信号中継装置を具備し
た構成である。

［発明の実施例コ 以下、本発明の好ましい実施例を第１図に基づき説明す
る。第１図と第５図で同一ものには同一符号を付しであ
るから説明を省略する、第１図に於て伝送路４と伝送路
５とはそれぞれ複数の通信端末が接続される半二重伝送
方式の伝送路である。

通信端末１は伝送路４に接続され、通信端末３は伝送路
５に接続される。デジタル信号中継装置２は伝送路４と
伝送路５に接続される。次に、デジタル信号中継装置２
の内部構成について説明する。

伝送路４は受信回路２０を介して制御回路を構成するＡ
ＮＤ論理回路素子２１、微分回路２１４を介して保持回
路としてのＲＳフリップフロップ２２のセット端子に接
続されている。ＡＮＤ論理回路素子２１の出力は送信回
路２３を介し、伝送路５に接続されている。また、伝送
路５からは、同様に受信口Ｗ＆２４を介し、制御回路を
構成するＡＮＤ論理回路素子２５、微分回路２１５を介
して保持回路としてのＲＳフリップフロップ２６のセッ
ト端子に接続され、ＡＮＤ論理回路素子２５の出力は送
信回路２７を介し伝送路４に接続されて＝７− いる。ＲＳフリップフロップ２２．２６の出力端子はそ
れぞれＡＮＤ論理回路素子２１．２５及びＮＯＲ論理回
路素子２９．２８の一方の入力端子、ＯＲ論理回路素子
２１０の入力端子に接続されている。制御回路を構成す
るＮＯＲ論理回路素子２８の出力はＲＳフリップフロッ
プ２２、制御回路を構成するＮＯＲ論理回路素子２９の
出力はＲＳフリップフロップ２６のリセット端子にそれ
ぞれ接続されている。また、ＯＲ論理回路素子２１０の
出力は基準時間発生回路２１１の入力端子に接続される
。ＮＯＲ論理回路素子２８．２９の他方の入力端子は共
通接続され、基準時間発生・制御回路を構成する基準時
間発生回路２１１のリセット端子に接続されている。

なお、上記実施例では比較的低速の場合、すなわちスタ
ートビットの検出から他方の伝送路への送出制御までに
かかる時間が問題とならない程度の場合について説明し
たが、高速な信号であっても遅延回路を設けることによ
り上記実施例と同様の効果を奏する。第２図に示す回路
は、第１図の回路に遅延回路２１２．２１３を設けたも
のである。ここで、遅延回路２１２．２１３の遅延時間
は一方の伝送回路の送信信号のスタートビットまたは送
信開始信号が発生してから検出し、制御を行い、他方の
伝送路へ送出するまでの時間を設定したものである。

［発明の作用コ 以上の構成によるデジタル信号中継装置２を用いたデジ
タル信号中継制御方式の動作を説明する。

第３図（１）において、最上段に示すのは伝送路４に送
出される伝送信号であり、この信号は受信回路２０で受
けられ、信号２ａとして微分回路２１４に入力されこの
微分回路２１４により立下りが微分信号としてＲＳフリ
ップフロップ２２のセット端子に入力される。このとき
伝送路５に送出信号がなければＲＳフリップフロップ２
２はセットされ、その出力信号２ｂは論理１（ハイレベ
ル）になり、ＡＮＤ論理回路素子２１のゲートを開き、
送出回路２３を制御し、ＡＮＤ論理回路素子２１の出力
信号２ｄ、即ち受信回路２０で受信した信号を伝送路５
へ送出する。また、ＲＳフリップフロップ２２の出力信
号２ｂは、同時にＮＯＲ論理回路素子２９を介しＲＳフ
リップフロップ２６をリセットすることにより受信回路
２４からの信号によってＲＳフリップフロップ２６がセ
ットされることを禁止する。

第４図にここで使用しているＲＳフリップフロップの真
理値表を示す。Ｓはセット端子、Ｒはリセット端子、Ｑ
は出力端子である。なお、セット端子Ｓ、リセット端子
Ｒは負論理人力である。ＲＳフリップフロップ２６の出
力信号２ｂ’はリセットされているので論理Ｏ（ローレ
ベル）となっておりＡＮＤ論理回路素子２５はゲー！・
が閉じられ、送出回路２７は高インピーダンスとなって
ループバック現象を防いでいる。ＲＳフリップフロップ
２２の出力信号２ｂはＯＲ論理回路素子２１０を介し、
基準時間発生回路２１１に入力され基準時間発生回路は
、その時点から１キャラクタ時間後にパルス信号２ｅを
出力しＮＯＲ論理回路素子２８．２９を介しＲＳフリッ
プフロップ２２．２６をリセットし、ＡＮＤ理論回路素
子２１．２５のゲートを閉じ送出回路２３．２７を高イ
ンピーダンス状態にし、最初の状態に戻る。また、信号
２ｃは基準時間発生回路２１１に入力される信号を示す
。

次に伝送路５からの信号について説明する。第３図（１
）において最下段に示すのは伝送路５に送出される伝送
信号を示すタイミングチャートである。送出された信号
は受信回路２４で受けられ、入力信号２ａ’が微分回路
２１５に入力され、この微分回路２１５により立下りが
微分信号としてＲＳフリップフロップ２６のセット端子
に入力される。このとき伝送路４に送出信号がなければ
ＲＳフリップフロップ２６はセットされその出力信号２
ｂ’は論理１（ハイレベル）になりＡＮＤ論理回路素子
２５のゲートを開き、また送出回路２７を制御しＡＮＤ
論理回路素子２５の出力信号２ｄ’、即ち受信回路２４
で受信した信号を伝送路４へ送出する。また、ＲＳフリ
ップフロップ２６の出力信号２ｂ’は、同時に、ＮＯＲ
論理回路素子２８を介し、ＲＳフリップフロップ２２を
リセットすることにより受信回路２０からの信号によっ
てＲＳフリップフロップ２２がセットされることを禁止
する。また、ＲＳフリップフロップ２２の出力信号２ｂ
はリセットされているので論理Ｏ（ローレベル）となっ
ており、ＡＮＤ論理回路素子２１はゲートが閉じられ、
また送出回路２７は高インピーダンスとなってループバ
ック現象を防いでいる。また、ＲＳフリップフロップ２
６の出力信号２ｂ’はＯＲ論理回路素子２１０を介し、
基準時間発生回路２１１に入力され基準時間発生回路は
、その時点から、１キャラクタ時間後にパルス信号を出
力しＮＯＲ論理回路素子２８．２９を介しＲＳフリップ
フロップ２２．２６をリセッ１−シ、ＡＮＤ論理回路素
子２１．２５のゲートを閉じ送出回路２３．２７を高イ
ンピーダンス状態にし、最初の状態に戻る。

また、片側の伝送路が短絡時の動作において説明する。

第３図（２）において、最上段に示すのは伝送路４が異
常時点Ｔ１ｏで短絡したときの信号であり、この信号は
受信回路２０で受けられ、信号２ａとして微分回路２１
４に入力され、この秋分回路２１４により立下りが微分
信号としてＲＳフリップフロップ２２のセット端子に入
力される。このとき伝送路５に送出信号がなければＲＳ
フリップフロップ２２はセットされ、その出力信号２ｂ
は論理１（ハイレベル）になり、ＡＮＤ論理回路素子２
１のゲートを開き、送出回路２３祭制御し、ＡＮＤ論理
回路素子２１の出力信号２ｄ、即ち受信回路２０で受信
した信号、この場合短絡信号を伝送路５へ第６図（２）
に示すように送出する。また、ＲＳフリップフロップ２
２の出力信号２ｂは同時にＮＯＲ論理回路素子２９を介
し、ＲＳフリップフロップ２６をリセットすることによ
り微分回路２１５からの信号によってＲＳフリップ２６
がセラ１〜されることを禁止する。ＲＳフリップフロッ
プ２６の出力信号２ｂ’はリセットされているので論理
０（ローレベル）となっており、ＡＮＤ論理回路素子２
５はゲートが閉じられ、送出回路２７は高インピーダン
スとなってループバック現象を防いでいる。ＲＳフリッ
プフロップ２２の出力信号２ｂはＯＲ論理回路素子２１
０を介し、基準時間発生回路２１１に入力され基準時間
発生回路は、その時点から１キャラクタ時間後にパルス
信号２ｅを出力し、ＮＯＲ論理回路素子２８．２９を介
し、ＲＳフリップフロップ２２．２６をリセットし、　
（また、ＲＳフリップフロップ２２のセット端子は伝送
路４が短絡状態にもかかわらず、微分回路２１４の効果
によりリセットが可能となる。）ＡＮＤ論理回路素子２
１．２５のゲートを閉じ、送出回路２７．２３を高イン
ピーダンス状態にし、最初の状態に戻る。また信号２ｃ
は基準時間発生回路２１１に入力される信号を示す。信
号２ｆ、２ｆ’はそれぞれ微分回路２１４．２１５の出
力信号を示す。

以上のように伝送路４が短絡状態があった場合、正常に
スタートビットが伝送されてきたときと同じ動作を１キ
ャラクタ分おこなうがＲＳフリップフロップ２２のセラ
１〜入力は微分回路２１４により論理１（ハイレベル）
となっており、再度のセットはされずもとの初期状態に
もどる。このとき伝送路４は短絡状態が継続されていて
も伝送路５では送信回路２３がハイインピーダンス状態
となっているため正常に伝送をおこなうことができる。

伝送路５側での短絡についても同様である。

［発明の効果］ 本発明によるデジタル信号中継制御方式は一方並びに他
方の伝送路に対応して、それぞれ一方並びに他方の側に
送信回路、受信回路、セットによりデジタル信号の伝送
方向を定める保持回路を設けたデジタル中継装置を具備
し、前記一方の側の受信回路から入力されたスタートビ
ットにより前記一方の側の保持回路がセットされ、前記
一方の側の保持回路がセットされたとき前記他方の側の
保持回路をリセットし前記他方の側の受信回路からの入
力を禁止するよう構成され、更に固定長の単位キャラク
タ経過後にセットされた前記一方の側の保持回路をリセ
ットする半二重伝送方式によるデジタル信号中継制御方
式において、前記一方並びに他方の保持回路のセット端
子に微分回路を設けたデジタル信号中継装置を具備した
構成としであるため、他方の伝送路に係わる連続したス
タートビットを微分するところに特徴を有している。

このため半二重伝送方式によるボスウェイの場合、他方
の伝送路の短絡によりもう一方の伝送路に影響を与えな
いより信頼性の高い伝送システムが構成できる効果があ
る。また、追加した微分回路は簡単に抵抗器およびコン
デンサにより安価に実現できる効果がある。

【図面の簡単な説明】

第１図は本発明によるデジタル信号中継制御方式の一実
施例を示すブロック図、第２図は他の実施例を示すブロ
ック図、第３図（１）、（２）は信号を示すタイミング
チャート第４図はＲＳフリップフロップの真理衣、第５
図は従来のデジタル信号中継制御方式を示すブロック図
、第６図（１）、（２）は第５図の信号のタイミングチ
ャートである。 １・・・・・・・・通信端末 ２・・・・・・・・デジタル信号中継装置３・・・・・
・・・通信端末 ４．５・・・・伝送路 ２０．２４・・・・・受信回路 ２１．２５・・・・・制御回路（ＡＮＤ論理回路素子）
２２．２６・・・保持回路（ＲＳフリップフロップ）２
３．２７・・・・・送信回路 ２８．２９・・・・・制御回路（ＮＯＲ論理回路素子）
２１０・・・・基準時間発生・制御回路（ＯＲ論理回路
素子） ２１１・・・・基準時間発生・制御回路２１２．２１３
・・・・遅延回路 ２ａ、２ａ’　・・・・・・受信信号 ２ｂ・・・・・・ＲＳフリップフロップ２２出力信号２
ｃ・・・・・・ＯＲ論理回路素子２１０出力信号２ｄ・
・・・・・ＡＮＤ論理回路素子２１出力信号２ｅ・・・
・・・基準時間パルス信号 ２ｂ’・・・ＲＳフリップフロップ２６の出力信号２ｄ
’・・・・・ＡＮＤ論理回路素子２５の出力信号２ｆ・
・・・・・微分回路２１４出力信号２ｆ’　・・・・微
分回路２１５出力信号２１４．２１５・・・・・・微分
回路 代理人　弁理士　　守　谷　−雄 ４図 Ｓ ５図

Claims (1)

【特許請求の範囲】
1. 一方並びに他方の伝送路に対応して、それぞれ一方並び
   に他方の側に送信回路、受信回路、セットによりデジタ
   ル信号の伝送方向を定める保持回路を設けたデジタル中
   継装置を具備し、前記一方の側の受信回路から入力され
   たスタートビットにより前記一方の側の保持回路がセッ
   トされ、前記一方の側の保持回路がセットされたとき前
   記他方の側の保持回路をリセットし前記他方の側の受信
   回路からの入力を禁止するよう構成され、更に固定長の
   単位キャラクタ経過後にセットされた前記一方の側の保
   持回路をリセットする半二重伝送方式によるデジタル信
   号中継制御方式において、前記一方並びに他方の保持回
   路のセット端子に微分回路を設けたデジタル信号中継装
   置を具備したことを特徴とするデジタル信号中継制御方
   式。